【課題】混晶層中のＧｅ濃度およびＣ濃度の許容範囲内で、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】Ｓｉ基板１上にダミーゲート電極３を形成する。次に、ダミーゲート電極３をマスクにしたリセスエッチングにより、リセス領域７を形成する。次いで、リセス領域７の表面に、ＳｉＧｅ層からなる混晶層８をエピタキシャル成長させる。続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。ダミーゲート電極３を除去することで、層間絶縁膜１２にＳｉ基板１を露出する凹部１３を形成する。その後、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】低いオン抵抗を実現可能な構造を有する、窒化物半導体を用いたエンハンスメント（ノーマリーオフ）型電界効果トランジスタ、とその製造方法の提供。
【解決手段】ＡｌＧａＮ電子供給層１０４上に、それと同じか、より大きなＡｌ組成のＡｌＧａＮからなり、ｎ型不純物が２×１０¹⁹ｃｍ^-3以上ドーピングされ、厚さが２〜１０ｎｍ範囲のコンタクト層１０５を設け、ソース電極１０６とドレイン電極１０７の間の一部でコンタクト層１０５をエッチング除去して形成する第１のリセス１１０と、第１のリセス内の一部で電子供給層１０４を薄くして形成する第２のリセス１１２とを有し、第２のリセス内をゲート絶縁膜１１３とＴ型ゲート電極１０８で隙間なく埋め込み、Ｔ型ゲート電極１０８の傘の下の絶縁膜１０９による段差を利用して自己整合的にＴ型ゲート電極１０８に隣接してコンタクト層１０５上にオーミック補助電極１１４を形成する。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】ノーマリオフ動作が可能な絶縁ゲート電界効果トランジスタを提供する。
【解決手段】このヘテロ接合電界効果トランジスタ(ＭＩＳＨＦＥＴ)は、ＡｌＧａＮバリア層１０４の上にソースオーミック電極１０５とドレインオーミック電極１０６が形成されている。ＡｌＧａＮバリア層１０４上にＳｉＮｘゲート絶縁膜１０８、ｐ型多結晶ＳｉＣ層１０９、オーミック電極であるＰｔ／Ａｕゲート電極１１０が順次形成されている。ｐ型多結晶ＳｉＣ層１０９は仕事関数が相対的に大きいので、ゼロバイアス状態でもＭＩＳＨＦＥＴのチャネルが空乏化されて、ノーマリオフ動作が生じる。 （もっと読む）

【課題】特性の安定性が高い電界効果トランジスタ及びその製造方法を提供する。
【解決手段】基板２上にバッファ層３、アンドープＧａＮ層４、ＡｌＧａＮ層５及びＳｉＣ層９をこの順に形成する。ＳｉＣ層９のキャリア濃度は１×１０^１７ｃｍ^−３以上とし、抵抗率は１０ｍΩｃｍ（ミリオーム・センチメートル）以下とする。次に、ＳｉＣ層９に対してＳＦ_６ガスにより反応性イオンエッチングを施し、ＳｉＣ層９をパターニングする。そして、ＡｌＧａＮ層５上に保護膜１０を形成した後、ＳｉＣ層９上にソース電極６及びドレイン電極７を形成し、ＡｌＧａＮ層５上にゲート電極８を形成する。 （もっと読む）

【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。
【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。 （もっと読む）

【課題】寄生抵抗の問題が生じることのないソース・ドレイン領域を有する。
【解決手段】半導体装置２５は、半導体基板１０上に一定間隔で列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極１６と、複数の柱状ゲート電極１６のうちの隣接する２つの柱状ゲート電極間の一部分に形成されるＭＯＳＦＥＴのチャネルに相当する半導体領域１９と、を備える。この半導体装置の製造方法は、半導体基板を含む基層１０〜１２の表面に複数の穴１４を列状に形成し、これら列状の複数の穴１４に半導体を埋め込んで柱状ゲート電極１６を列状に複数形成し、ゲート電極１６の少なくとも一部を露出させて半導体基板１０，１１の表面に複数の柱状ゲート電極１６を露出させ、隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜１７を成膜し、列状で複数の柱状ゲート電極１６の上端を平坦面としてから金属膜により橋絡して第２ゲート電極２３を形成し、ゲート電極を製造する。 （もっと読む）

基板（１０）上に位置するスタック（３０）。スタックは、誘電体層（１６）と金属層（２６）との間に層（２４）を有する。その層は、ハロゲン及び金属を含む。一実施形態において、ハロゲンはフッ素である。一実施形態において、スタックは、トランジスタ用の制御電極スタックである。一例において、制御電極スタックは、ＭＯＳＦＥＴ用のゲートスタックである。一例において、層はフッ化アルミニウムを含む。
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トランジスタゲートは、表面上に配置された一対のスペーサを有する基板と、スペーサ間で基板上にコンフォーマルに堆積された高ｋ誘電体と、高ｋ誘電体上とスペーサの側壁の一部に沿ってコンフォーマルに堆積されたリセスされた仕事関数金属と、リセスされた仕事関数金属上にコンフォーマルに堆積された第２の仕事関数金属と、第２の仕事関数金属上に堆積された電極金属とを含む。トランジスタゲートは、高ｋ誘電体を基板上のスペーサ間にあるトレンチ内にコンフォーマルに堆積し、高ｋ誘電体上に仕事関数金属をコンフォーマルに堆積し、仕事関数金属上に犠牲マスクを堆積し、仕事関数金属の一部を露出すべく犠牲マスクの一部をエッチングし、リセスされた仕事関数金属を形成すべく仕事関数金属の露出された一部をエッチングすることにより形成されうる。第２の仕事関数金属及び電極金属が、リセスされた仕事関数金属上に堆積されうる。 （もっと読む）

【課題】改善された電気的特性を有するゲート構造物の形成方法及びそれを用いた半導体装置の製造方法を提供する。
【解決手段】基板上にゲート絶縁膜パターン、第１導電層パターン、及びダミーゲート層パターンを含む第１予備ゲート構造物を形成する。第１予備ゲート構造物に隣接する基板に不純物領域を形成した後、基板上に第１ゲート構造物を覆う絶縁層を形成する。ダミーゲート層パターンを除去してゲート絶縁膜パターン及び第１導電層パターンを含む第２予備ゲート構造物を形成した後、第１導電層パターン上に第２導電層パターンを形成する。ゲート電極を導電層パターンに変化されるか導電層パターンを形成するための犠牲層の役割を遂行するダミーゲート層パターンを適用することで、不純物領域の形成工程を含む半導体装置の製造のための高温工程下でもゲート電極が劣化されることを防止することができる。 （もっと読む）

【課題】二重仕事関数金属ゲートスタックを備えるＣＭＯＳ半導体装置を提供する。
【解決手段】ＣＭＯＳ半導体装置は、ＰＭＯＳ及びＮＭＯＳ装置の仕事関数を独立的に調節できる工程技術を利用して形成された二重仕事関数金属ゲート構造物を備えて、ゲート絶縁膜の信頼性に悪い影響を与えることをかなり低減または除去できる。 （もっと読む）

【課題】トレンチ型ゲートの溝内への導電性膜の埋め込み性が向上した、半導体装置の製造方法を提供する。
【解決手段】トランジスタが形成される複数の活性領域を囲む、基板面に対して垂直方向の断面が逆テーパ形状の素子分離部を基板に形成する工程と、複数の活性領域におけるトランジスタのソースおよびドレインの領域を覆う耐酸化性絶縁マスクを形成する工程と、耐酸化性絶縁マスクの上から基板に対して異方性エッチング行い、活性領域にトレンチ型ゲート用の溝を形成する工程と、上記溝の基板表面に形成された自然酸化膜を除去する工程と、水素雰囲気で熱処理を行うアニール工程と、耐酸化性絶縁マスクを除去する工程と、アンモニア過酸化水素を含む溶液で洗浄を行う洗浄工程と、熱酸化法により溝の基板表面にゲート酸化膜を形成する工程とを有するものである。 （もっと読む）

素子の耐圧性を改善するために、ゲートの周囲の電界を緩和する電界緩和機能を含むIII族窒化物電力半導体素子。 （もっと読む）

【課題】 微細化が進んだ場合でもゲート・リーク電流の低減を図ることのできる電界効果トランジスタを実現すること。
【解決手段】 半導体基板１と、磁化方向が第１方向に固定された第１強磁性体電極３と、磁化方向が前記第１方向と実質的に同じ方向に固定された第２強磁性体電極４と、第１強磁性体電極３と第２強磁性体電極４との間のチャネル２と、チャネル２上にゲート絶縁層５を介して設けられ磁化方向が前記第１方向と実質的に反対の方向に固定された強磁性体層６を備えたゲート電極とを具備することを特徴とする電界効果トランジスタ。ゲート電極の強磁性体層６の磁化方向が、第１強磁性体電極３及び第２強磁性体電極４のそれぞれの磁化方向と実質的に反対の方向に固定されているので、トンネル磁気抵抗効果によりゲート・リーク電流を低減化することができる。 （もっと読む）

ゲート酸化物層（１２）とメタルゲート電極（６０）との間に保護層（７０）を形成することによって、リプレースメントゲートトランジスタに対してリーク電流を抑えた実効的なゲート酸化膜厚を得ることができ、これにより、応力を減らすことができる。実施形態においては、金属ゲート電極（６０）から保護層を通じてゲート酸化物層（１２）に向かうに従って濃度が低下する金属炭化物を含む非晶質炭素層（７０）の保護層が形成される。方法の実施形態では、リムーバブルゲートを除去するステップ、ゲート酸化物層へ非晶質炭素層を蒸着するステップ、メタルゲート電極（６０）を形成するステップ、を含み、さらにその後、メタルゲートからの金属を非晶質炭素層に拡散して金属炭化物を形成するように、高温に加熱するステップ、を含む。さらに、一実施形態では、高誘電定数を有するゲート酸化物層（８２）と、金属ゲート電極（１００）と基板（１０）との界面において高濃度のシリコンと、を含むメタルゲートトランジスタが含まれる。
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【課題】 ｎＭＩＳおよびｐＭＩＳ形成領域の高誘電率ゲート絶縁膜上に設けられたデュアルメタルゲート電極の仕事関数の変化を抑制して、信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】 単結晶シリコン基板１００のｎＭＩＳおよびｐＭＩＳ形成領域に高誘電率ゲート絶縁膜１０２を形成し、ゲート絶縁膜１０２上にシリコンおよびゲルマニウムを含まない第一の金属膜１０３を形成し、ｐＭＩＳ形成領域のゲート絶縁膜上に第一の金属膜１０３を残して、ｎＭＩＳ形成領域の第一の金属膜１０３を除去する。次に、ｎＭＩＳ形成領域のゲート絶縁膜１０２および第一の金属膜１０３上にシリコンまたはゲルマニウムを含む第二の金属膜１０４を形成し、第一および第二の金属膜１０３、１０４を加工してゲート電極Ｇｎ、Ｇｐをそれぞれ形成する。また、第一の金属膜１０３と第二の金属膜１０４に含まれる主の金属元素は周期律表における同族金属元素とする。 （もっと読む）

【課題】トランジスタ特性のばらつきが抑えられた半導体装置の製造方法を提供する。
【解決手段】Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを有する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜、ノンドープポリシリコン膜、金属シリサイド膜、金属ナイトライド膜、金属膜を形成する工程と、金属シリサイド膜の、Ｐ型ＭＯＳＦＥＴのゲート電極を構成する部分とＮ型ＭＯＳＦＥＴのゲート電極を構成する部分とが互いに分離するように、金属膜、金属ナイトライド膜および金属シリサイド膜を少なくとも加工してゲート形状にパターニングする工程と、Ｐ型およびＮ型のＭＯＳＦＥＴ形成領域内のノンドープポリシリコン膜にそれぞれＰ型およびＮ型不純物を導入する工程と、不純物を拡散させるための熱処理を行う工程と、不純物導入後のポリシリコン膜をゲート形状にパターニングする工程を有する半導体装置の製造方法。 （もっと読む）

【課題】 光感度を向上させ、波長４００ｎｍ以下の紫外線を検知する電界効果型トランジスタを提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域５およびドレイン領域６を形成する。ここで、ソース領域５とドレイン領域６との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）、ソース領域５、及びドレイン領域６の上にゲート絶縁膜８を形成する。ゲート絶縁膜８上には、シリコンナノ粒子層９、シリコン酸化膜層１０、およびＡｕ電極層１１から構成されるゲート電極１２を設け、さらにゲート電極１２の周囲には絶縁膜からなる側壁膜（サイドウォール）１３を設ける。 （もっと読む）

【課題】 電極サイズが大きい場合でも、アルミニウムを含むメタル配線に変質、変形等の悪影響を与えることなく、界面準位を十分に低減できるようにした半導体導体装置の製造方法を提供する。
【解決手段】 ゲート電極１５両側のシリコン層５にＳ／Ｄ１９とを形成する工程と、Ｓ／Ｄ１９とが形成されたシリコン層５上に層間絶縁膜２１を形成する工程と、層間絶縁膜２１を選択的にエッチングしてコンタクトホールｈ１〜ｈ３を形成する工程と、コンタクトホールｈ１〜ｈ３の底面にＴｉＮ／Ｔｉ膜２３を形成する工程と、ＴｉＮ／Ｔｉ膜２３が形成されたＳＯＩ基板１０に水素シンターを施す工程と、水素シンターの後でＴｉＮ／Ｔｉ膜２３上にアルミニウムを含むメタル配線３１を形成する工程と、を含む。長チャネルトランジスタについては、メタル配線３１に悪影響を与えることなく、シリコン層５とゲート絶縁膜１３との間の界面準位を低減できる。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）