【課題】金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）において、本発明の目的は、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面特性を向上させることにより、電気的特性およびデバイス性能を向上させることである。
【解決手段】ｈｉｇｈ−Ｋ誘電体上に金属ゲートを蒸着することによりＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の界面を向上させる方法は、熱アニーリングモジュール内で、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする。 （もっと読む）

【解決手段】
非長方形形状を有していてよいキャビティに基いて歪誘起半導体合金を形成することができ、二酸化シリコン材質のような適切な保護層を設けることによって、非長方形形状は対応する高温処理の間にも維持され得る。その結果、歪誘起半導体材質の横方向のオフセットを小さくすることができる一方、キャビティエッチングプロセスの間に対応するオフセットスペーサの十分な厚みをもたらすことができるので、ゲート電極完全性を維持することができる。例えば、ｐチャネルトランジスタは六角形形状を伴うシリコン／ゲルマニウム合金を有することができ、それにより全体的な歪転移効率を顕著に高めることができる。 （もっと読む）

【課題】放熱効率を向上し且つ歩留りや信頼性の低下を防止することが可能な半導体装置および半導体装置の製造方法を提供する。
【解決手段】裏面に凹部ＤＰ１が形成されたシリコン基板１０１と、シリコン基板１０１における裏面と反対側の上面上に成長されたｐ型半導体層１０３と、ｐ型半導体層１０３の上方または側方に互いに離間して形成されたソース電極１０８ｓおよびドレイン電極１０８ｄと、を含むＭＯＳＦＥＴと、を備える。ｐ型半導体層１０３は、シリコン基板１０１に対して格子定数および熱膨張係数のうち少なくとも１つが異なる。凹部ＤＰ１は、シリコン基板１０１の厚み方向から見て少なくともソース電極１０８ｓおよびドレイン電極１０８ｄで挟まれた領域を内包する領域に形成されている。 （もっと読む）

【課題】製造が容易で、短チャネル効果を抑制したままで、オフ電流を増加することなく、オン電流を増大させることが可能な半導体装置（縦型ＳＧＴ）を提供する。
【解決手段】中空筒状に形成された半導体のボディ部４と、ボディ部４の下部に形成され、ソースおよびドレイン領域の一方となる第１の領域３と、ボディ部４の上部に形成され、ソースおよびドレイン領域の他方となる第２の領域５と、ボディ部４の前記ソース領域と前記ドレイン領域に挟まれた領域に形成されたチャネル領域４ａと、チャネル領域４ａの内周面および外周面をゲート絶縁膜を介して覆うように形成されたゲート電極７と、第１の領域に接するようにボディ部４の下方に形成され、第１の領域と同じ導電型の半導体層からなる第３の領域３ａとを、備えたことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供する。
【解決手段】素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えるようにして半導体装置を構成する。 （もっと読む）

本明細書で述べられる実施形態は、無拡散アニールプロセスを使用して金属シリサイド層を形成する方法を包含する。一実施形態では、基板上に金属シリサイド材料を形成するための方法が、提供される。その方法は、基板のシリコン含有表面を覆って金属材料を堆積させるステップと、金属材料を覆って金属窒化物材料を堆積させるステップと、金属窒化物材料を覆って金属接点材料を堆積させるステップと、基板を無拡散アニールプロセスにさらして金属シリサイド材料を形成するステップとを含む。無拡散アニールプロセスの短い時間枠は、窒素がシリコン含有界面に拡散して窒化シリコンを形成する時間を低減し、それ故に界面抵抗を最小限にする。
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【課題】オフセットスペーサが除去されることを防止する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜上に形成されたゲート電極１５Ａと、ゲート電極の側面上に形成されたオフセットスペーサ１７Ａと、ゲート電極の側面上にオフセットスペーサを介して形成された断面形状がＬ字状の内側サイドウォール１９と、ゲート電極１５Ａ、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域を覆うように形成された絶縁膜２４とを備え、オフセットスペーサ１７Ａは、ゲート電極の側面上に形成された内側オフセットスペーサ１６と、ゲート電極の側面上に内側オフセットスペーサ１６を覆うように形成された外側オフセットスペーサ１７とを有し、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されている。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】半導体装置の製造歩留まりを向上させる。
【解決手段】
半導体基板１の主面にゲート絶縁膜用の絶縁膜を形成する。それから、プラズマ処理装置５１の処理室５１ａ内で、半導体基板１の主面のゲート絶縁膜用の絶縁膜をプラズマ窒化する。その後、プラズマ処理装置５１から半導体基板１をフープ３１内に移送し、フープ３１をベイステーションＢＳに移動させてそこで待機させて半導体基板１を保管する。ベイステーションＢＳに待機している間、半導体基板１を保管しているフープ３１内に、フープ３１に設けられた第１の呼吸口から窒素ガスを供給し、フープ３１に設けられた第２の呼吸口からフープ３１内の窒素ガスを排出する。その後、フープ３１を熱処理装置５２に移動させて、半導体基板１を熱処理装置５２の処理室内に搬入して熱処理する。 （もっと読む）

半導体デバイス用のアルミニウムがドープされた金属（タンタル又はチタン）炭窒化物ゲート電極の作製方法が記載されている。当該方法は、上に誘電層を有する基板を供する工程、及びプラズマが存在しない状態で前記誘電層上に前記ゲート電極を作製する工程を有する。前記ゲート電極は、金属炭窒化物を堆積する堆積工程、及び前記金属炭窒化物上にアルミニウム前駆体の原子層を吸着させる吸着工程によって作製される。前記堆積工程及び前記吸着工程は、前記アルミニウムがドープされた金属炭窒化物ゲート電極が所望の厚さを有するまで、必要な回数だけ繰り返されて良い。
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【解決手段】
共通の能動領域内に少なくとも１つの埋め込み半導体合金を設けることによって得られる異なる歪レベルに基いて、その能動領域内に形成されるプルダウントランジスタ及びパストランジスタの駆動電流能力を調節することができ、それにより能動領域の単純化された全体的な幾何学的構造を提供することができる。従って、能動領域の単純化された構造を伴う最小のチャネル長に基きスタティックＲＡＭセルを形成することができ、プルダウン及びパストランジスタに対する駆動電流の比を調節するためにトランジスタ幅の明白な変化が従来的に用いられている洗練されたデバイスで観察され得るような顕著な歩留まり低下を回避することができる。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備える。 （もっと読む）

【課題】互いに異なる金属膜厚からなるゲート電極を有するｎ型及びｐ型ＭＩＳトランジスタを備えた半導体装置において、ゲートリークによる劣化を抑制する。
【解決手段】半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備える。第１のＭＩＳトランジスタは、第１の活性領域１２ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１の金属膜１４ａ、及び、第１の金属膜１４ａ上に形成された第１のシリコン膜１７ａを含む第１のゲート電極２４Ａとを備える。第２のＭＩＳトランジスタは、第２の活性領域１２ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜上に形成された第１の金属膜１４ｂ、第１の金属膜１４ｂ上に形成された第２の金属膜１５ｂ、及び、第２の金属膜１５ｂの上に形成された第２のシリコン膜１７ｂを含む第２のゲート電極２４Ｂとを備えている。 （もっと読む）

【課題】 絶縁ゲート型半導体素子が形成されるウェル領域は拡散領域であり、その底部ほど不純物濃度が薄くなり、抵抗が増加する問題がある。このため特に、アップドレイン構造の絶縁ゲート型半導体素子ではオン抵抗が増加する問題があった。
【解決手段】 ｐ型ウェル領域を、２つのｐ型不純物領域を積層することにより構成する。それぞれのｐ型不純物領域は、ｐ型不純物を、異なる注入エネルギーでｎ型半導体層内部と表面に多段注入し、熱処理により同時に拡散してｐ型ウェル領域とする。これにより、表面からある程度の深さ（５μｍ程度）までの不純物プロファイルが略平坦なｐ型ウェル領域を得ることができ、その表面に形成されるチャネル層の特性変動も抑制できる。 （もっと読む）

【課題】半導体装置の電流駆動能力の向上および電流駆動能力の変動の抑制が図られた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板２００と、半導体基板２００の主表面に形成された溝部内に埋め込まれた素子分離絶縁膜１０４と、半導体基板２００の主表面上に形成されたゲート電極１２０と、ゲート電極１２０と隣り合う部分に形成されたソース領域１１１と、ゲート電極１２０と隔てて設けられたゲート電極１５０と、ゲート電極１５０と隣り合う部分に形成されたソース領域１４１と、ソース領域１１１，１４１を覆うように形成され、素子分離絶縁膜１０４が半導体基板２００に加える応力と反対方向の応力を半導体基板に加えるストレス絶縁膜１３０を備え、ゲート電極１２０の隣りに位置する部分は、ゲート電極１２０下に位置する部分よりも下方に位置し、ゲート電極１５０の隣りに位置する部分からゲート電極１５０下に達する部分は、実質的に面一とされる。 （もっと読む）

【課題】横型絶縁ゲートトランジスタ素子を備え、オン抵抗の増加を抑制しつつ体格を小型化することのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体層に構成されたＬＤＭＯＳ素子と、半導体層の主表面上に形成された絶縁膜を同一表面から貫通するコンタクプラグとしての、ソース領域とベースコンタクト領域とに接続された第１コンタクトプラグと、を備えた半導体装置であって、ベースコンタクト領域が、半導体層の主表面に略垂直な方向においてソース領域よりも主表面に対して下方で、半導体層の主表面に沿う方向においてソース領域と少なくとも一部が重なる位置に形成されている。そして、第１コンタクトプラグが、絶縁膜及びソース領域を貫通しつつベースコンタクト領域まで延設されている。 （もっと読む）

【課題】 金属層と半導体層との接続抵抗の上昇を抑えた積層ゲート電極を有する半導体装置、及びその製造方法を提供する。
【解決手段】 半導体装置１０は、半導体基板１１に形成された第１導電型のソース領域及びドレイン領域１４と、ソース領域とドレイン領域との間に形成されたチャネル領域１６と、チャネル領域上に形成されたゲート絶縁膜２１とを有する。半導体装置１０は更に、ゲート絶縁膜上に形成された金属ゲート電極層２２と、金属ゲート電極層上に形成された、第１導電型とは逆の導電型である第２導電型の半導体ゲート電極層２３とを有する。 （もっと読む）

【課題】 高ＯＦＦ耐圧および低ＯＮ抵抗を実現し、かつ小形化が可能な半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極４Ａをドレイン側Ｎ^-拡散層２ｂ上まで設けることによって、ゲート電極４Ａに電圧が印加されるＯＮ状態において、ドレイン側Ｎ^-拡散層２ｂにキャリアを誘起することができるので、前提技術に比べて、ＯＮ抵抗を低下させることができる。これによって、第１ゲート絶縁膜６Ａ上の部分と、ドレインＮ⁺拡散層５との離隔距離であるドレインオフセット長ＤＬ２を小さくすることなく、ＯＮ抵抗を低下させることができる。したがって、ドレインオフセット長ＤＬ２を前提技術のドレインオフセット長ＤＬ１と同程度に維持することができるので、ゲート電極４Ａに電圧が印加されないＯＦＦ状態では、前提技術とほぼ同じＯＦＦ耐圧を得ることができる。 （もっと読む）

【課題】ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成する工程と、それらをパターン加工するとともに、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する工程と、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に絶縁材料からなる側壁７を形成し、かつ当該絶縁材料でノッチ部６を埋め込む工程と、第１，第２のダミーゲート部３，４を除去して、当該除去部分の底部にゲート絶縁膜２及びノッチ部６を残す工程と、除去部分を導電材料で埋め込むことによりゲート電極を形成する工程とを有する。 （もっと読む）

【課題】界面準位密度が低い金属酸化物薄膜を成膜することができる金属酸化物薄膜の成膜方法を提供する。
【解決手段】半導体基板上に有機金属化合物を付着させ、重水を含む水よりなる酸化剤によって有機金属化合物を酸化させて金属酸化物薄膜を生成させる金属酸化物薄膜の成膜方法において、該水の金属不純物濃度が１ｗｔｐｐｂ以下であることを特徴とする金属酸化物薄膜の成膜方法。この水は、浄化装置１５において、ＵＶ及び混床イオン交換樹脂によって浄化処理される。 （もっと読む）