【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】 置換ゲート工程で発生する不良を防止できる半導体装置の製造方法を提供する。
【解決手段】本発明による半導体装置の製造方法は、半導体基板上にゲート絶縁膜および犠牲ゲート電極を含むゲートパターンを形成する段階、前記半導体基板および前記ゲートパターン上にエッチング停止層および絶縁層を形成する段階、前記エッチング停止層が露出するまで前記絶縁層を除去する段階、前記犠牲ゲート電極が露出するまで前記エッチング停止層をエッチバックする段階、前記犠牲ゲート電極を除去し、結果物の全体構造の上面に金属層を形成する段階、前記絶縁層が露出するまで前記金属層を除去する段階、および前記金属層を所定の深さでエッチバックする段階を含む。 （もっと読む）

【課題】ソース領域およびドレイン領域とゲート電極との位置制御性を向上させ、製造バラツキを低減する。
【解決手段】窒化物半導体を用いた半導体装置１０は、窒化物半導体層２に所定間隔を隔てて形成されたソース領域３およびドレイン領域４の間のチャネル領域上に形成され、少なくとも一部がシリサイド合金から形成されたゲート電極６を備え、ソース領域３上にあるゲート電極６の端からゲート電極６と上下に重なるソース領域３の端までの距離Ｌ１と、ドレイン領域４上にあるゲート電極６の端からゲート電極６と上下に重なるドレイン領域４の端までの距離Ｌ２と、が等しい。 （もっと読む）

【課題】トランジスタ特性に優れ、ゲート絶縁膜のゲート電極の近傍の領域中で電荷や電界の集中が起こらない半導体装置を提供する。
【解決手段】半導体装置は、トランジスタを備える。トランジスタのゲート絶縁膜は窒素原子及び酸素原子を含有する。ゲート絶縁膜は、半導体層に接する第１の面及びゲート電極に接する第２の面において窒素原子を含有せず、第1の面と第２の面の間に窒素原子濃度のピークを有する。 （もっと読む）

【課題】 金属膜の酸化に起因する特性劣化を最小限に抑えることができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】 処理容器内に基板を搬入する工程と、処理容器内に処理ガスを供給し排気して化学的蒸着法により基板上に金属膜を形成する工程と、処理容器内にアルミニウム原子を含む原料ガスと窒素原子を含むガスとを供給し排気して化学的蒸着法により金属膜上に窒化アルミニウム膜を形成する工程と、金属膜および窒化アルミニウム膜形成後の基板を処理容器内から搬出する工程と、を有し、金属膜を形成する工程と窒化アルミニウム膜を形成する工程は、処理容器内を非酸素雰囲気に保った状態で連続的に行われる。 （もっと読む）

【課題】ゲート電極構造の垂直方向の抵抗を低減する。
【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。 （もっと読む）

トランジスタは、基板と、基板上の一対のスペーサと、基板上且つスペーサ対間のゲート誘電体層と、ゲート誘電体層上且つスペーサ対間のゲート電極層と、ゲート電極層上且つスペーサ対間の絶縁キャップ層と、スペーサ対に隣接する一対の拡散領域とを有する。絶縁キャップ層は、ゲートにセルフアラインされるエッチング停止構造を形成し、コンタクトエッチングがゲート電極を露出させることを防止し、それにより、ゲートとコンタクトとの間の短絡を防止する。絶縁キャップ層は、セルフアラインコンタクトを実現し、パターニング限界に対して一層ロバストな、より幅広なコンタクトを最初にパターニングすることを可能にする。
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【課題】ＣＭＰによるダミーゲート電極の頭出し工程およびＣＭＰによるメタルゲート電極の形成工程を回避できる製造方法を提供する。
【解決手段】シリサイド膜２４Ｓ，２４Ｄ上に選択的に、シリコン膜２５Ｓ，２５Ｄを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの間にシリコン基板の表面を露出する凹部２３Ｖを形成する工程と、側壁絶縁膜２３ＷＡ，２３ＷＢの表面および露出されたシリコン基板表面を連続して覆うように、誘電体膜を形成する工程と、シリコン基板上に金属または導電性金属窒化物を含む導電膜を、凹部２３Ｖに誘電体膜を介して充填するように形成する工程と、導電膜をエッチバックし、側壁絶縁膜２３ＷＡ，２３ＷＢの間において凹部２３Ｖを誘電体膜を介して充填するゲート電極を形成する工程と、を含む。 （もっと読む）

低寄生抵抗であるチャネル歪みされたマルチゲートトランジスタとその製造方法に係る。ゲートを連結したチャネル側壁の高さがＨ_ｓｉである半導体フィンのチャネル領域の上にゲートスタックを形成されてよく、ゲートスタックに隣接する半導体フィンのソース／ドレイン領域内に、エッチングレートを制御するドーパントを注入してよい。ドーピングされたフィン領域をエッチングして、半導体フィンの、略Ｈ_ｓｉに等しい厚みを除去して、ゲートスタックの一部の下にある半導体基板の部分を露呈させるソース／ドレイン延長キャビティを形成してよい。露呈した半導体基板の上に材料を成長させて、再成長したソース／ドレイン・フィン領域を形成して、ソース／ドレイン延長キャビティを充填して、ゲートスタックからの長さを、チャネルの長さに実質的に平行な方向に離れる方向に延ばしてよい。 （もっと読む）

半導体へテロ構造内に形成されたデバイスへの低抵抗自己整合コンタクトを供する方法が開示されている。当該方法はたとえば、III-V族及びSiGe/Ge材料系において作製される量子井戸トランジスタのゲート、ソース、及びドレイン領域へのコンタクトを形成するのに用いられてよい。ゲートへのソース/ドレインコンタクト間に比較的大きな空間を生成してしまう従来のコンタクト作製処理の流れとは異なり、当該方法により供されたソースとドレインのコンタクトは自己整合され、各コンタクトは、ゲート電極に対して位置合わせされ、かつ、スペーサ材料を介して前記ゲート電極から分離される。
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【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】チャネル領域に強い歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。
【解決手段】半導体基板１と、半導体基板１の第１の面に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成されたゲート電極３と、ゲート電極３の側壁に形成されたゲート側壁絶縁膜４と、ゲート電極３の下の半導体基板１中に形成されるチャネル領域に隣接し、不純物が注入されたソース／ドレイン拡散層領域５、６と、ゲート電極３の上方を除き、ソース／ドレイン拡散層領域５、６の上に形成された応力印加膜８と、を有し、半導体基板１の第１の面におけるソース／ドレイン拡散層領域５、６が形成された領域には、凹部または凸部５０、５１、６０、６１が設けられている半導体装置を提供する。 （もっと読む）

【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）

【課題】ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。
【解決手段】素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。更に、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６を有する。ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（シリコン領域２０）を有している。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】 ＭＯＳトランジスタの製造工程を削減し、さらには寄生ＭＯＳの敷居値電圧が低下するのを抑制する。
【解決手段】 本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜３０にチャネル形成用の不純物をイオン注入しない製造方法である。従って、本発明の半導体装置は、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。 （もっと読む）

ＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造は、ソースを基板及びゲートシールドへと接続させ、この際、このような接点のためにより小さな面積が用いられる。前記構造は、導電性基板層と、ソースと、ドレイン接点とを含む。少なくとも１つの介在層により、前記ドレイン接点が前記基板層から分離される。導電性のトレンチ状のフィードスルー要素が前記介在層を通過し、前記基板及び前記ソースと接触することで、前記ドレイン接点及び前記基板層を電気的に接続する。 （もっと読む）

【課題】ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。
【解決手段】電子走行層３と電子供給層４との間にｉ−ＡｌＮからなる中間層５を形成し、キャップ構造７上のゲート電極の形成予定部位に中間層５をエッチングストッパとして用いて開口１１ａを形成した後、中間層５の開口１１ａに位置整合する部位に熱リン酸を用いたウェットエッチングにより開口１１ｂを形成して、開口１１ａ，１１ｂからなる開口１１をゲート絶縁膜１２を介して下部が埋め込み、上部がキャップ構造７上方に突出するゲート電極１３を形成する。 （もっと読む）