【課題】シリコンから構成される導電パターンの下から上までの幅を均一化すること。
【解決手段】半導体基板１上に絶縁膜５を介して第１シリコン膜６を形成し、第１シリコン膜６に高濃度で一導電型不純物を導入し、第１シリコン膜６上に第２シリコン膜９を形成し、第２シリコン膜９上に所定パターンのマスク１０ｍを形成した後、マスク１０ｍから露出する領域で、第１シリコン膜６が露出しない深さまで第１条件により第２シリコン膜９をエッチングし、ついで第１条件に比べて半導体基板１の垂直方向へのエッチング成分の高い第２条件によって第２シリコン膜９の残りと第１シリコン膜６を絶縁膜５が露出しない深さまでエッチングし、さらに第２条件に比べて絶縁膜に対する第１シリコン膜６のエッチング選択比が大きな第３条件により第１シリコン膜６の残りをエッチングする工程とを有している。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】製造工程におけるプラズマによる電荷の蓄積に起因するゲート絶縁膜の破壊を防ぐとともに、素子の面積の増大を抑制する。
【解決手段】アクティブ領域２２が設定されている半導体基板２０の、アクティブ領域に設定されたトランジスタ形成領域２４にＭＯＳ型電界効果トランジスタが形成されている。ＭＯＳ型電界効果トランジスタの制御電極４０は、第１導電型の電極部４２、４５及び４８と、第２導電型の電極部４６と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合４９とを有している。第１導電型の電極部は、アクティブ領域から素子分離領域にわたって形成されている。第２導電型の電極部は、素子分離領域に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。 （もっと読む）

【課題】ゲート電極を少ない工程数で形成することができる、半導体装置の製造方法を提供する。
【解決手段】基板上に、ゲート絶縁膜を介してシリコン層を形成する工程と、第１のゲート電極および第２のゲート電極を形成する工程と、前記第１および第２のゲート電極を覆う層間膜を形成する工程と、前記第１および第２のゲート電極の前記シリコン層上に被シリサイド化金属からなる第１の金属膜を形成する工程と、前記第１の金属膜を構成する前記被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように熱処理を行う第１の熱処理工程と、前記第１のゲート電極の前記第１の熱処理の行われたシリコン層上に、選択的に酸化膜を形成する工程と、前記第1の熱処理が行われたシリコン層上に、被シリサイド化金属からなる第２の金属膜を形成して、さらに熱処理する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案すること。
【解決手段】磁性体で形成された層を含んでいる第１のソースドレイン層と；前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と；前記チャネル層の側面に形成されたゲート絶縁膜と；前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタ。 （もっと読む）

【課題】微細化が進みゲート長のバリエーションが増大した場合にも、高駆動力ＭＩＳＦＥＴを搭載した高性能デバイスを安定して実現できる簡便なＦＵＳＩ化技術を提供する。
【解決手段】第１のゲート長（相対的に短いゲート長）を持つ第１のゲート電極１０５Ａがフルシリサイド化されているのに対して、第２のゲート長（相対的に長いゲート長）を持つ第２のゲート電極１０５Ｂはフルシリサイド化されていない。 （もっと読む）

【課題】ＮＭＯＳのシリサイド組成をＰＭＯＳのシリサイド組成よりもシリコンリッチにしようとすると、フルシリサイド化の際にＮＭＯＳのポリシリコンに対するニッケルの供給を抑制する必要がある。
【解決手段】実施形態に係る半導体装置の製造方法は、基板上にゲート絶縁膜を介してシリコン層を形成する工程と、シリコン層をパターニングしてＮＭＯＳのゲート電極（第１のゲート電極）およびＰＭＯＳのゲート電極（第２のゲート電極）を形成する工程と、シリコンからなる第１のゲート電極上に、選択的にシリコン酸化膜を形成する工程と、シリコン酸化膜を形成する工程よりも後に、第１および第２のゲート電極上に、被シリサイド化金属からなる第１の金属膜を形成する工程と、第１の金属膜を構成する被シリサイド化金属のシリサイドである第１のシリサイドが形成されるように、第１の熱処理を行う工程と、を含む。 （もっと読む）

【課題】ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに適した組成のフルシリサイド相を、少ない工程数で、容易に得ることが可能な製造方法を提供すること。
【解決手段】基板１上に、ゲート絶縁膜２を介して前記ＮＭＯＳＦＥＴ用第１ゲート電極、およびＰＭＯＳＦＥＴ用第２ゲート電極を形成する工程と、前記ゲート電極を覆う層間膜８を形成する工程と、前記層間膜８を平坦化し、前記第１、第２ゲート電極のシリコン層３を露出する工程と、前記第２ゲート電極の上部を選択的に除去する工程と、前記第２のゲート電極および第１のゲート電極のシリコン層３上に金属膜１１を形成し、シリサイド化熱処理を行う工程と、熱処理工程後に未反応の金属膜を除去する工程と、を含み、第２のゲート電極上部を選択的に除去する工程の前に、前記第１および第２のゲート電極の各シリコン層３に、シリサイド相の組成制御のための不純物を同時に導入する工程を含む半導体装置の製造方法。 （もっと読む）

【課題】安定し、再現可能な、新しい低仕事関数材料を提供し、さらに再現可能で実行し易い低仕事関数材料の製造方法を提供する。
【解決手段】本発明のシリサイド化されたゲート電極の仕事関数の調節方法は、少なくとも１つのランタニドと、Ｓｉ、Ｇ、またはＳｉＧｅを含む半導体材料と、金属を含む層をゲート誘電体上に設けるステップと、前記層をシリサイド化されたゲート電極に変換するステップとを含む。 （もっと読む）

【課題】フルシリサイドゲート電極を有し、電気特性に優れたＣＭＯＳデバイスを容易に製造することが可能な半導体装置の製造方法を得る。
【解決手段】半導体基板における第１の導電型の領域上の高誘電率ゲート絶縁膜上に第１のポリシリコンゲート電極を、第２の導電型の領域上の高誘電率ゲート絶縁膜上に第２のポリシリコンゲート電極を形成する工程と、シリサイド化反応を抑制するシリサイド化反応抑制金属の元素を第２のポリシリコンゲート電極には注入せずに第１のポリシリコンゲート電極に注入する工程と、シリサイド化反応抑制金属の元素の注入後に、シリサイド化する金属の膜を少なくとも第１および第２のポリシリコンゲート電極上に形成する工程と、金属の膜を形成した半導体基板を熱処理して第１および第２のポリシリコンゲート電極をシリサイド化させてそれぞれをフルシリサイド電極とする熱処理工程と、を含む。 （もっと読む）

【課題】本発明は、２つの仕事関数の半導体デバイスの製造方法を提供する。
【解決手段】製造方法は、基板の第１領域及び第２領域上にデバイスを設けることを備える。これは、基板の第１領域及び第２領域上に誘電性層を設けること、及び第１及び第２領域の両方の誘電性層の上部にゲート電極を設けることによってなされる。第１領域上のゲート電極及び第２領域上のゲート電極の両方は仕事関数を有する。上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。 （もっと読む）

【課題】研磨工程などを削減するとともに素子分離領域の上に微細なゲートスペースパターンを有する。
【解決手段】半導体装置は、半導体基板１００と、素子分離絶縁膜１０１と、第１および第２電極１０７ａ，１０７ｂと、ゲート絶縁膜パターン１０４と、側壁絶縁膜１０８とを備えている。素子分離絶縁膜１０１は半導体基板１００の上に設けられており、第１および第２電極１０７ａ，１０７ｂはゲート絶縁膜パターン１０４を挟むようにして素子分離絶縁膜１０１の上に設けられている。側壁絶縁膜１０８は、第１および第２電極１０７ａ，１０７ｂの側面のうちゲート絶縁膜パターン１０４に接している部分以外の部分に設けられている。 （もっと読む）

【課題】３次元チャネル構造トランジスタのゲート長とゲート幅を拡大した集積回路及びその製造方法を提供する。
【解決手段】ソース領域１６１、ドレイン領域１６２、上記ソース領域と上記ドレイン領域との間に配置されるチャネル領域１６３、ゲート電極１６５と、上記チャネル領域と上記ゲート電極との間に配置されるゲート誘電体１６４と、上記ゲート電極と上記ソース領域の少なくとも一部との間に配置される第１絶縁体構造物１４６と、上記ゲート電極と上記ドレイン領域の少なくとも一部との間に配置される第２絶縁体構造物１４７とを含み、上記ゲート電極の下端部は、上記ソース領域および上記ドレイン領域の少なくとも１つの領域の下端部よりも下に形成され、上記第１絶縁体構造物および上記第２絶縁体構造物の少なくとも１つは、上記ゲート誘電体よりも大きな層厚を有し、上記第１絶縁体構造物および上記第２絶縁体構造物は、互いに非対称である。 （もっと読む）

【課題】電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１００は、互いに所定の間隔を隔てて形成されたソース領域７およびドレイン領域９と、チャネル領域５ａを含むボディ領域５と、電界緩和層３と、ボディ領域５と電界緩和層３との表面上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の表面上に形成され、不純物領域１４と、不純物領域１４よりも低い不純物濃度を有する空乏層形成領域１５とが形成されたポリシリコン層３２からなるゲート電極１６とを備えている。そして、空乏層形成領域１５は、ゲート電極１６のドレイン領域９側の端部１６ａから中央部の近傍の領域に渡って形成されている。 （もっと読む）

【課題】ゲート電極に電圧が印加されないときにも、ゲート電極とドレイン領域との間の電界を緩和し、ゲート絶縁膜に電界集中が発生するのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１００は、互いに所定の間隔を隔てて形成されたソース領域７およびドレイン領域９と、ソース領域７に接するように形成され、チャネル領域５ａを含むボディ領域５と、電界緩和層３と、ボディ領域５と電界緩和層３との表面上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３の表面上に形成され、不純物領域１４と不純物領域１５とが接触するように形成されたポリシリコン層３２を含むゲート電極１６とを備えている。そして、不純物領域１５は、ゲート電極１６のドレイン領域９側に形成されている。 （もっと読む）

【課題】製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。
【解決手段】基板１中に互いに絶縁分離されたｐ型半導体領域２とｎ型半導体領域３を形成する工程と、ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜５，１５をそれぞれ形成する工程と、第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイド６ｂを形成するとともに第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイド１６を形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、第１ニッケルシリサイドと第１ゲート絶縁膜との界面にアルミニウム６ａを偏析させる工程と、を備えている。 （もっと読む）

【課題】チャネルに効率的に応力を印加できるＭＯＳトランジスタ構造を有する半導体装置、またはその製造方法の提供。
【解決手段】半導体装置の製造方法は、（ａ）半導体基板のＳｉ表面上にゲート絶縁膜３、ゲート電極４を形成する工程と、（ｂ）絶縁ゲート電極側壁上に絶縁サイドウォールスペーサＳＷを形成する工程と、（ｃ）絶縁サイドウォールスペーサＳＷ両側のＳｉ領域にリセス１１を形成する工程と、（ｄ）リセスされた半導体基板表面上に、臨界膜厚以下の第１のＳｉＧｅ層１２ａをエピタキシャル成長する工程と、（ｅ）第１のＳｉＧｅ層１２ａ上に、第１のＳｉＧｅ層１２ａよりもＧｅ組成が低く、臨界膜厚以下の第２のＳｉＧｅ層１２ｂをエピタキシャル成長する工程と、（ｆ）第２のＳｉＧｅ層１２ｂ上に、第２のＳｉＧｅ層１２ｂよりもＧｅ組成が高く、臨界膜厚以下の第３のＳｉＧｅ層１２ａをエピタキシャル成長する工程と、を含む。 （もっと読む）

【課題】エクステンション領域を形成する際のイオン注入を行う前の工程において必然的に生じる基板掘れによる特性劣化を防止する。
【解決手段】半導体装置は、半導体基板１の上にゲート絶縁膜４を介在させて形成されたゲート電極５と、ゲート絶縁膜４及びゲート電極５の側面上に形成され、絶縁膜からなるオフセットスペーサ６と、半導体基板１におけるゲート電極５の側方の部位に形成された第１のエクステンション領域８及び第２のエクステンション領域９とを備えている。第１のエクステンション領域８は、第２のエクステンション領域９よりもゲート電極５に近い領域に形成され、且つ第２のエクステンション領域９よりも半導体基板１の浅い部位に形成されている。 （もっと読む）

【課題】シリサイド層への不純物拡散を抑制し、シリコン層中に不純物を十分行き渡ることのできる半導体装置、及びその製造方法を提供する。
【解決手段】半導体基板上に、ゲート酸化膜を介して形成されたゲート電極を備える半導体装置において、前記ゲート電極は、前記ゲート酸化膜に接して形成されたシリコン層と、前記シリコン層上に積層された金属を含有する金属含有層と、を有し、前記シリコン層は、前記ゲート酸化膜側に設けられ、第１導電型の不純物がドープされている第１シリコン層と、前記第１シリコン層上に積層され、前記第１導電型の不純物がドープされていない第２シリコン層と、を有すること。 （もっと読む）

【課題】 高耐圧トランジスタと低電圧駆動トランジスタとが同一基板に設けられた半導体装置であって、微細化および信頼性の向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】 半導体層１０と、前記半導体層１０の高耐圧トランジスタ形成領域１０ＨＶを画定するための第１の素子分離領域１１０と、前記半導体層１０の低電圧駆動トランジスタ形成領域１０ＬＶを画定するためのトレンチ絶縁層２２からなる第２の素子分離領域２１０と、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎと、前記低電圧駆動トランジスタ形成領域１０ＬＶに形成された低電圧駆動トランジスタ２００Ｐ，Ｎと、前記高耐圧トランジスタ形成領域１０ＨＶに形成された高耐圧トランジスタ１００Ｐ，Ｎの電界緩和のためのオフセット絶縁層２０ｂと、を含み、前記オフセット絶縁層２０ｂの上端は、バーズビーク状の形状を有する。 （もっと読む）