半導体装置及びその製造方法
【課題】製造工程におけるプラズマによる電荷の蓄積に起因するゲート絶縁膜の破壊を防ぐとともに、素子の面積の増大を抑制する。
【解決手段】アクティブ領域２２が設定されている半導体基板２０の、アクティブ領域に設定されたトランジスタ形成領域２４にＭＯＳ型電界効果トランジスタが形成されている。ＭＯＳ型電界効果トランジスタの制御電極４０は、第１導電型の電極部４２、４５及び４８と、第２導電型の電極部４６と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合４９とを有している。第１導電型の電極部は、アクティブ領域から素子分離領域にわたって形成されている。第２導電型の電極部は、素子分離領域に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。
【解決手段】アクティブ領域２２が設定されている半導体基板２０の、アクティブ領域に設定されたトランジスタ形成領域２４にＭＯＳ型電界効果トランジスタが形成されている。ＭＯＳ型電界効果トランジスタの制御電極４０は、第１導電型の電極部４２、４５及び４８と、第２導電型の電極部４６と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合４９とを有している。第１導電型の電極部は、アクティブ領域から素子分離領域にわたって形成されている。第２導電型の電極部は、素子分離領域に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを有する半導体装置を製造するにあたり、一般にプラズマ処理が行われる。例えば、多層配線構造を有する半導体装置を製造するには、ＭＯＳ電界効果トランジスタのゲート電極に接続された１層目のメタル層に対して、プラズマ処理として放電プラズマを用いたプラズマエッチング工程でパターニングを行って、第１層メタル配線を形成する。また、層間絶縁膜の形成にプラズマ処理としてプラズマＣＶＤ法が用いられることもある。
【０００３】
これらのプラズマ処理で、ゲート電極や、ゲート電極に電気的に接続された第１層メタル配線に電荷が蓄積される場合がある。これらの蓄積された電荷によりゲート電極と半導体基板との間に電位差が生じ、この電位差によりゲート絶縁膜に電界が発生する。このため、ゲート絶縁膜が発生した電界によりダメージを受けて特性が劣化したり、破壊されたりする恐れがある。
【０００４】
この課題を解決するために、ゲート電極に接続された第１層メタル配線と、基板との間にｐｎ接合を形成して、第１メタル配線に蓄積された電荷を半導体基板に放電する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１２４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている従来例の半導体装置では、半導体基板にｐｎ接合を形成するため、アクティブ領域から素子分離領域により分離された領域が必要になる。このため、素子の面積が増大する。
【０００６】
また、例えば、ＳＯＩ基板では、ｐｎ接合が形成された領域を素子分離すると、この領域が、ＢＯＸ層と素子分離領域とで電気的にフローティング状態となってしまう。この場合、ｐｎ接合が形成された領域に送られた電荷が、この領域に蓄積されてしまうため、ＳＯＩ基板には適用が困難である。
【０００７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、製造工程におけるプラズマによる電荷の蓄積に起因するゲート絶縁膜の破壊を防ぐとともに、素子の面積の増大を抑制し、さらに、ＳＯＩ基板等にも適用可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、この発明の半導体装置では、アクティブ領域と、アクティブ領域を他の領域から素子分離する素子分離領域とが設定されている半導体基板のアクティブ領域にＭＯＳ型電界効果トランジスタが形成されている。
【０００９】
ＭＯＳ型電界効果トランジスタの制御電極は、アクティブ領域から素子分離領域にわたって形成されている。制御電極は、第１導電型の電極部と、第２導電型の電極部と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合とを有している。第１導電型の電極部は、アクティブ領域と素子分離領域の一部分とに形成されている。第２導電型の電極部は、素子分離領域の他の部分に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。
【発明の効果】
【００１０】
この発明の半導体装置によれば、ＭＯＳ型電界効果トランジスタの制御電極は、第１導電型の電極部と、第２導電型の電極部と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合とを有していて、第２導電型の電極部が、アクティブ領域の半導体基板に電気的に接続されている。
【００１１】
このため、例えば、第１導電型がｎ型であり、第２導電型がｐ型の場合、ゲート電極のｎ型の電極部に蓄積された負の電荷は、ゲート電極のｎ型の電極部から、ｐ型の電極部へと、ｐｎ接合における順方向の電荷の流れにより移動し、半導体基板に達する。この結果、ゲート電極と、ゲート電極下の半導体基板とが同電位になる。
【００１２】
一方、ゲート電極のｎ型の電極部に蓄積された正の電荷は、蓄積された電荷により生じる電位がｐｎ接合における降伏電圧を超えると、逆方向電流により、基板に送られる。この結果、ゲート電極と、ゲート電極下の半導体基板との電位差は、ｐｎ接合の降伏電圧以上にはならない。
【００１３】
従って、半導体装置の製造時に、ゲート電極やゲート電極に接続されたメタル配線に蓄積された電荷によってゲート絶縁膜が受けるダメージが低減される。
【００１４】
同様に、第１導電型がｐ型であり、第２導電型がｎ型である場合も、第１導電型、すなわちｐ型の電極部に蓄積された電荷が、正負のいずれの電荷であっても、ゲート電極と、ゲート電極下の半導体基板との間の電位差は、ｐｎ接合における降伏電圧以上にはならない。
【００１５】
また、ゲート電極にｐｎ接合を形成することにより、従来の基板にｐｎ接合を形成するのに必要であった、ｐｎ接合が形成されるｐｎ接合基板領域と、ｐｎ接合基板領域を他の領域から素子分離する素子分離領域とが不要となる。このため、素子面積の縮小が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００１７】
（第１実施形態の半導体装置）
図１及び図２を参照して、第１実施形態の半導体装置について説明する。図１（Ａ）及び図１（Ｂ）は、半導体装置の一構成例を示す概略的平面図である。第１実施形態の半導体装置は、アクティブ領域が設定されている半導体基板の、アクティブ領域に形成されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。
【００１８】
図１（Ａ）は、ＭＯＳＦＥＴが形成された半導体基板上に、層間絶縁膜と、この層間絶縁膜上にメタル配線とが形成された状態を示している。また、図１（Ｂ）は、ゲート電極の構成について説明する図であって、層間絶縁膜など構成要素の一部を省略して示している。図２（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ図１（Ａ）に示したＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を示している。
【００１９】
半導体基板として、例えば、バルクシリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いることができる。以下では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。また、ここでは、半導体基板として、ｐ型のバルクシリコン基板（以下、単にシリコン基板と称する。）を用いる例について説明する。なお、例えばｎ型のシリコン基板にｐ型のウェル構造を有する基板を用いることも可能である。
【００２０】
シリコン基板２０には、アクティブ領域２２と、素子分離領域２９とが設定されている。アクティブ領域２２は、ＭＯＳＦＥＴなどの素子が形成される領域である。アクティブ領域２２は、素子分離領域２９によって、他の領域（図示を省略する。）から分離されている。素子分離領域２９のシリコン基板２０には、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離シリコン酸化膜３２が形成されている。
【００２１】
アクティブ領域２２のシリコン基板２０の主表面２０ａ上には、ゲート絶縁膜３４として、シリコン酸化膜が形成されている。ゲート絶縁膜３４は、例えば従来周知の熱酸化法により形成される。
【００２２】
ゲート絶縁膜３４上には、ＭＯＳＦＥＴの制御電極としてゲート電極４０が形成されている。ゲート電極４０は、例えば、従来周知の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、アクティブ領域２２及び素子分離領域２９にわたって形成されたポリシリコン膜を、パターニングすることにより得られる。ゲート電極４０のパターニングは、従来周知のホトリソグラフィ及びドライエッチングにより行われる。なお、ゲート電極４０はアクティブ領域２２から、素子分離領域２９にわたって、すなわち素子分離シリコン酸化膜３２上にも延在して形成されている。
【００２３】
この実施形態では、ゲート電極４０は、第１部分４２、第２部分４４及び第３部分４８の３つの部分から構成される。第１部分４２は、第１方向（図１（Ｂ）の図示の紙面内を縦方向）にアクティブ領域２２から素子分離領域２９にわたって設けられている部分である。第２部分４４は、第１部分４２の素子分離領域２９上の部分から、第１方向に直交する第２方向（図１（Ｂ）の図示の紙面内を横方向）に延在して設けられている部分である。第３部分４８は、第１部分４２のアクティブ領域２２側の端部から、第２方向に延在して設けられている部分である。第１部分４２と第３部分４８は、主表面側を平面的に見たときＴ字状に一体的に構成されている。ここで、第３部分４８は、Ｔ字形の横バーに相当し、第１部分４２は、Ｔ字形の縦バーに相当する。
【００２４】
アクティブ領域２２は、主表面側を平面的に見たとき、ゲート電極４０の第１部分４２と第３部分４８とにより３分されている。ゲート電極４０の第３部分４８により、アクティブ領域２２はボディ領域２８と、ＭＯＳＦＥＴ形成領域２４とに２分されている。ＭＯＳＦＥＴ形成領域２４は、さらに、ゲート電極４０の第１部分４２により、一対の主電極領域、すなわちドレイン領域２５とソース領域２７とに２分されている。
【００２５】
ドレイン領域２５とソース領域２７とに挟まれる、ゲート電極４０の直下の領域は、ＭＯＳＦＥＴの動作時にチャネルが形成されるチャネル領域２６である。また、ボディ領域２８には、ゲート電極４０の第３部分４２の直下のアクティブ領域が含まれるものとする。すなわち、アクティブ領域２２の中で、ＭＯＳＦＥＴ形成領域２４に含まれない領域がボディ領域２８である。
【００２６】
シリコン基板２０のドレイン領域２５及びソース領域２７には、ゲート電極４０を挟む位置にそれぞれ不純物高濃度拡散層（以下、単に高濃度拡散層と称することもある。）５５ａ及び５５ｂが形成されている。この高濃度拡散層５５ａ及び５５ｂは、例えばヒ素（Ａｓ）などのｎ型の不純物が高濃度に拡散されて、すなわちｎ＋層として形成されている。この高濃度拡散層５５ａ及び５５ｂは、ＭＯＳＦＥＴの動作時にソース又はドレインとして機能する領域である。
【００２７】
不純物低濃度拡散層（以下、単に低濃度拡散層と称することもある。）５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂと、チャネル領域２６とによって挟まれる部分に設けられる領域である。低濃度拡散層５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。
【００２８】
なお、低濃度拡散層５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂよりも不純物の濃度が低い、ｎ−層として形成される。これら低濃度拡散層５７ａ及び５７ｂの構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と実質的に同様な構造である。
【００２９】
また、ボディ領域２８には、メタル配線７０と電気的に導通させるときの接触抵抗を減らすために、ｐ型又はｎ型の不純物が注入されるのが良い。ここでは、ボディ領域２８にｐ型の不純物が注入された例について説明する。
【００３０】
ゲート電極４０の側面に、サイドウォール５２が形成されている。サイドウォール５２は、ＬＤＤ構造を形成するために用いられる。
【００３１】
ゲート電極４０の第１部分４２及び第３部分４８は、ゲート電極を構成するポリシリコン膜にｎ型の不純物が注入された領域である。
【００３２】
ゲート電極４０の第２部分４４は、ｎ型部分４５とｐ型部分４６とに２分されている。ｎ型部分４５は、ゲート電極４０の第１部分４２及び第３部分４８と同様に、ポリシリコン膜にｎ型の不純物が注入された領域である。また、ｐ型部分４６は、ゲート電極４０を構成するポリシリコン膜にｐ型の不純物が注入された領域である。ｎ型部分４５は、第１部分４２と連続して設けられており、一方、ｐ型部分４６は、第１部分４２と離間して設けられている。
【００３３】
また、ゲート電極４０の第３部分４８は、第２部分４４と同様にｎ型部分４８ａとｐ型部分４８ｂとに２分されている。
【００３４】
すなわち、ゲート電極４０は、ｎ型の不純物が注入されたｎ型の電極部と、ｐ型の不純物が注入されたｐ型の電極部とを備えている。
【００３５】
ｎ型の電極部は、アクティブ領域２２と、素子分離領域２９の一部分とに形成されたゲート電極４０の部分であって、ｎ型の不純物が注入されている。ｎ型の電極部は、第１部分４２、第２部分４４のｎ型部分４５、及び第３部分４８のｎ型部分４８ａを備えている。
【００３６】
また、ｐ型の電極部は、素子分離領域２９の他の部分に形成されたゲート電極４０の部分であって、ｐ型の不純物が注入されている。ｐ型の電極部は、第２部分４４のｐ型部分４６を備えている。
【００３７】
さらに、ゲート電極４０は、ｎ型の電極部（図１中、４２、４５及び４８ａで示す部分）と、ｐ型の電極部（図１中、４６で示す部分）の間に、ｐｎ接合ダイオード（以下、単にｐｎ接合と称することもある。）４９を備えている。
【００３８】
ＭＯＳＦＥＴが形成されたシリコン基板２０の、一方の主表面２０ａ上には、層間絶縁膜６０が形成されている。層間絶縁膜６０は、例えば、ＣＶＤ法によりシリコン酸化膜３４を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化することにより得られる。
【００３９】
層間絶縁膜６０には、ゲート電極４０、シリコン基板２０の高濃度拡散層５５ａ及び５５ｂ並びにシリコン基板のボディ領域２８とメタル配線７０との電気的な導通を得るためのコンタクトプラグ６４（６４ａ、６４ｂ、６４ｃ、６４ｄ及び６４ｅ）が形成されている。コンタクトプラグ６４は、層間絶縁膜６０に開口したコンタクトホール６２をＴｉ／ＴｉＮ／Ｗで埋め込むことにより形成されている。
【００４０】
層間絶縁膜６０上には、メタル配線７０が形成されている。メタル配線７０は、層間絶縁膜６０上に例えば、アルミニウム（Ａｌ）をスパッタ法で堆積させた後、任意好適な公知のホトリソグラフィ及びプラズマエッチングを行うことで、形成される。
【００４１】
このメタル配線７０の配線パターンは、設計に応じて任意好適に形成される。
【００４２】
メタル配線７０の１つが、ゲート電極４０のｐ型の電極部、すなわちｐ型部分４６と、コンタクトプラグ６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ６４ｂを介して、ボディ領域２８のシリコン基板２０と電気的に導通している。従って、ゲート電極４０のｐ型の電極部４６と、シリコン基板２０のボディ領域２８とは電気的に導通している。
【００４３】
なお、図１（Ａ）では、ゲート電極４０のｐ型部分４６と、ボディ領域２８とを電気的に接続するメタル配線７０のみを示し、他のメタル配線の図示を省略している。
【００４４】
図３は、第１実施形態の半導体装置の等価回路図である。
【００４５】
一般に、層間絶縁膜の形成をプラズマＣＶＤ法で行った場合や、メタル配線のパターニングをプラズマエッチングで行った場合には、メタル配線に電荷が蓄積される場合がある。ゲート電極４０の第１部分４２に電気的に接続されたメタル配線７０に電荷が蓄積されると、この蓄積された電荷により、ゲート絶縁膜に電界が生じ、ゲート絶縁膜にダメージを与える恐れがある。
【００４６】
第１実施形態の半導体装置によれば、ゲート電極４０のｎ型の電極部４２、４５及び４８ａにコンタクトプラグ６４ｄを経て接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ゲート電極４０のｎ型の電極部４２、４５及び４８ａから、ｐ型の電極部４６へと、ｐｎ接合４９における順方向の電荷の流れにより移動する。
【００４７】
ｐ型の電極部４６は、コンタクトプラグ６４ａ及び６４ｂとメタル配線７０とを経て、ボディ領域２８と電気的に導通している。また、ボディ領域２８とチャネル領域２６とは注入されている不純物の導電型が同じため、ボディ領域２８とチャネル領域２６とは電気的に導通されているのと同様の状態になる。従って、チャネル領域２６上のゲート電極４０、すなわち、ゲート電極４０のｎ型の電極部４２と、チャネル領域２６とが電気的に導通され同電位となる。この結果、ゲート絶縁膜３４には、メタル配線に蓄積された電荷による電界が生じない。
【００４８】
一方、ゲート電極４０にコンタクトプラグ６４ｄを経て接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合４９により、ゲート電極４０のｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６とは電気的に絶縁された状態となる。この場合、正の電荷がゲート電極のｎ型の電極部４２、４５及び４８ａに蓄積された状態となる。このとき、正の電荷の蓄積量が多くなり、ｐｎ接合４９の降伏電圧を超えると、ｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６の間のｐｎ接合４９に、降伏電流が流れる。この場合、ゲート電極４０のｎ型の電極部４２、４５及び４８ａと、チャネル領域２６との間の電位差は、ゲート電極４０のｐｎ接合４９における降伏電圧以上にはならない。
【００４９】
なお、ｐ型の電極部４６と、ｎ型の電極部４２、４５及び４８ａのそれぞれに注入される不純物の濃度を、好適な値に設定することにより、ｐｎ接合４９の降伏電圧を、ＭＯＳＦＥＴの使用時にゲート電極４０に印加される制御電圧（使用電圧）よりも大きく設定するのが良い。
【００５０】
この場合、ゲート電極４０のｎ型の電極部４２、４５及び４８ａに、使用電圧が印加されている状態では、ｐｎ接合４９に印加される電界が降伏電圧以下であるので、ｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６とは絶縁された状態である。このため、ｐ型の電極部４６とボディ領域２８とを電気的に接続するメタル配線７０が存在していても、所望の動作がなされる。すなわち、プラズマ処理においてゲート電極４０に蓄積する電荷を放電するための配線を、プラズマ処理後の工程で切断する必要がない。
【００５１】
なお、ゲート電極４０とゲート電極４０下のシリコン基板２０との間のゲート絶縁膜３４に印加される、チャージアップにより生ずる最大の電界は、降伏電圧と接地電圧との電位差で与えられる。従って、ゲート絶縁膜３４に印加される電界を小さくするためには、降伏電圧を、動作保証電圧を下回らない範囲で、使用電圧よりも僅かに大きく設定するのが好適である。
【００５２】
ＭＯＳＦＥＴの動作電圧を３Ｖと設定した例について説明する。このとき、動作保証の範囲を、例えば２．５〜３．５Ｖとする。ｐｎ接合の降伏電圧Ｖｂｒは、様々な要因によりばらつく。ここで、降伏電圧Ｖｂｒは、動作保証電圧を下回らないことが必要である。このため、降伏電圧Ｖｂｒは、動作保証範囲の最大電圧Ｖｍａｘに対して、例えば、Ｖｂｒ＝Ｖｍａｘ＋６×σと設定される。
【００５３】
上述の例では、Ｖｍａｘ＝３．５Ｖであるので、ばらつきの程度が、標準偏差σで０．１Ｖの場合、Ｖｂｒ＝３．５＋６×０．１＝４．１Ｖとなる。
【００５４】
この場合、チャージアップによりゲート絶縁膜に印加される電界は、４．１Ｖ程度であり、動作電圧の３Ｖよりも僅かに大きいだけである。このため、チャージアップによるダメージは、使用時にゲート絶縁膜が受けるダメージよりも僅かに大きいだけである。
【００５５】
上述したように、第１実施形態の半導体装置によれば、ゲート電極にｐｎ接合を形成することにより、基板にｐｎ接合を形成する場合に必要であった、ｐｎ接合が形成されるｐｎ接合基板領域と、ｐｎ接合基板領域を他のアクティブ領域から素子分離する素子分離領域の形成が不要となるため、素子面積の縮小が可能になる。
【００５６】
さらに、アクティブ領域中のボディ領域とｐ型の電極部とを電気的に接続して、ゲート絶縁膜を挟むゲート電極と半導体基板との間の電位差を、ｐｎ接合４９の降伏電圧よりも小さくすることで、ゲート絶縁膜に与えるダメージを低減させることができる。
【００５７】
また、この構成によればアクティブ領域に対して素子分離された基板の領域にｐｎ接合を形成しない。このため、半導体基板として、ＳＯＩ基板やＳＯＳ基板を用いたとしても、基板の素子分離された領域に電荷を蓄積させることがない。
【００５８】
また、本発明は、ゲート絶縁膜を挟む位置のシリコン基板と、ゲート電極との電位を等しくすることで、ゲート絶縁膜に与えるダメージを低減している。このため、不純物高濃度拡散領域がＭＯＳＦＥＴ形成領域の下の絶縁層との境界面に達するような、ＳＯＩ基板やＳＯＳ基板を用いた完全空乏型の半導体装置にも適用可能である。
【００５９】
ここでは、ボディ領域にｐ型の不純物を注入した例について説明したが、ｎ型の不純物を注入しても良い。この場合、シリコン基板のボディ領域とチャネル領域の間にｐｎ接合が生じる。
【００６０】
ここで、ゲート電極４０に接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ボディ領域からチャネル領域へとｐｎ接合における順方向の電荷の流れにより移動する。
【００６１】
一方、ゲート電極４０に接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合により、ゲート電極４０のｎ型の電極部とｐ型の電極部とは電気的に絶縁された状態となる。このとき、ｎ型の電極４２、４５及び４８ａに動作電圧を超える電圧が印加されると、第３部分４８下のシリコン基板２０に反転領域が形成される。この結果、ボディ領域２８とチャネル領域２６とが同電位になる。このように、ボディ領域２８にｎ型の不純物を注入しても、ボディ領域２８にｐ型の不純物を注入したのと同じ効果が得られる。
【００６２】
ここでは、第１導電型をｎ型とし、第２導電型をｐ型として、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、導電型は反転していても良い。すなわち、第１導電型をｐ型とし、第２導電型をｎ型として、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成すれば良いので、ここでは説明を省略する。
【００６３】
また、イオン注入の際に形成するレジストマスクのパターンを好適に設定することにより、同一の基板に、ＰＭＯＳとＮＭＯＳと両者を形成できることはもちろんである。
【００６４】
（第１実施形態の半導体装置の製造方法）
図４〜９を参照して、第１実施形態の半導体装置の製造方法について説明する。図４〜９は、図１及び２を参照して説明した第１実施形態の半導体装置の製造方法を説明するための工程図であって、各工程で形成された主要部を示している。図４、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）は、各工程で形成された構造体の概略的平面図である。図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）及び図９（Ｂ）は、それぞれ、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）のＡ−Ａ線に沿って取った切断端面を示している。図５（Ｃ）、図６（Ｃ）、図７（Ｃ）、図８（Ｃ）及び図９（Ｃ）は、それぞれ、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）のＢ−Ｂ線に沿って取った切断端面を示している。又、図９（Ｄ）は、図９（Ａ）のＣ−Ｃ線に沿って取った切断端面を示している。
【００６５】
ここでは、半導体装置として、ｎ型のＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳと称する。）を製造する例について説明する。
【００６６】
先ず、半導体基板としてｐ型のシリコン基板２０を用意する。なお、半導体基板は、ｐ型のウェルを有するｎ型のシリコン基板を用いても良い。また、絶縁層上にｐ型のシリコン層を有するＳＯＩ基板又はＳＯＳ基板を用いても良い。
【００６７】
シリコン基板２０に、ＭＯＳＦＥＴが形成されるアクティブ領域２２と、アクティブ領域２２を他の領域から分離する素子分離領域２９を設定する（図４参照）。
【００６８】
続いて、例えばＬＯＣＯＳ法など任意好適な従来周知の方法により、素子分離領域２９に素子分離シリコン酸化膜３２を形成する。
【００６９】
その後、アクティブ領域２２のシリコン基板２０の主表面２０ａ上に、例えば従来周知の熱酸化法によりシリコン酸化膜を形成する。このシリコン酸化膜は、ＭＯＳＦＥＴのゲート絶縁膜３４として用いられる。
【００７０】
次に、ゲート絶縁膜３４及び素子分離シリコン酸化膜３２上に、例えば、ＣＶＤ法によりポリシリコンを堆積させ、ポリシリコン膜を形成する。このポリシリコン膜を、任意好適な公知のホトリソグラフィ及びドライエッチングにより加工して、ゲート電極４０を形成する。
【００７１】
ここで、ゲート電極４０は、第１部分４２、第２部分４４及び第３部分４８の３つの部分から構成される。第１部分４２は、第１方向にアクティブ領域２２から素子分離領域２９にわたって設けられている部分である。第２部分４４は、第１部分４２の素子分離領域２９上の部分から第２方向に延在して設けられている部分である。第３部分４８は、第１部分４２のアクティブ領域２２側の端部から、第２方向に延在して設けられている部分である。
【００７２】
アクティブ領域２２は、ゲート電極４０の第１部分４２と第３部分４８とにより３分される。アクティブ領域２２は、ゲート電極４０の第３部分４８により、ボディ領域２８とＭＯＳＦＥＴ形成領域２４とに２分される。ＭＯＳＦＥＴ形成領域２４は、さらに、ゲート電極４０の第１部分４２によりドレイン領域２５とソース領域２７とに２分される。
【００７３】
ドレイン領域２５とソース領域２７とに挟まれる領域は、ＭＯＳＦＥＴの動作時にチャネルが形成されるチャネル領域２６である。また、ボディ領域２８には、ゲート電極４０の第３部分４８の直下の領域が含まれるものとする（図５（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７４】
次に、ゲート電極４０のアクティブ領域２２と、素子分離領域２９の一部分と、シリコン基板２０のＭＯＳＦＥＴ形成領域２４のゲート電極４０を挟む領域にｐ型の不純物を注入して、一対の主電極領域を形成する。
【００７５】
この工程では、先ず、ボディ領域２８と、ゲート電極４０の一部であるｐ型の電極部を覆うレジストマスク８０を形成する。レジストマスク８０は、従来周知の任意好適なホトリソグラフィ工程によって形成される。ここで、ゲート電極４０の第２部分４４にｎ型部分４５とｐ型部分４６を設定し、レジストマスク８０はｐ型部分４６を覆うように形成される。ｎ型部分４５は、第２部分４４のうち第１部分４２に接続される側に設定され、他方がｐ型部分４６となる。
【００７６】
次に、上記のレジストマスク８０を用いた従来周知のイオン注入により、ｎ型不純物として例えばリンを、１０ｋｅＶのエネルギーで、５×１０１３ｃｍ−２の濃度で打ち込む。この結果、アクティブ領域２２のドレイン領域２５とソース領域２７にｎ型の不純物拡散層５４が形成される。また、ゲート電極の第１部分４２と、第２部分４４のうちのｎ型の部分４５と、第３部分４８のうちのｎ型の部分とにイオンが注入される（図６（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７７】
次に、レジストマスク８０を除去した後、例えば、減圧ＣＶＤ法により、シリコン基板２０の主表面２０ａの全面上にシリコン酸化膜を成膜する。その後、シリコン酸化膜に対する全面エッチバックを行う。この全面エッチバックは、シリコン基板２０の主表面２０ａに対して鉛直方向からの異方性エッチングで行われて、シリコン酸化膜がゲート電極の側面に、サイドウォール５２として残存する（図７（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７８】
次に、再び、ボディ領域２８と、ゲート電極４０の一部を覆うレジストマスク８１を形成する。レジストマスク８１の形成は、図５を参照して説明した上記のｎ型の不純物拡散層の形成の際に用いたレジストマスク８０と同様に形成することができ、同じフォトマスクを用いて形成することができる。
【００７９】
次に、上記のレジストマスク８１を用いた従来周知のイオン注入により、ｎ型不純物として例えば砒素を、３５ｋｅＶのエネルギーで、３×１０１５ｃｍ−２の濃度で打ち込む。この結果、アクティブ領域２２のドレイン領域２５とソース領域２７に高濃度のｎ型不純物が注入された高濃度拡散層５５ａ及び５５ｂが形成される。このとき、サイドウォール５２直下の、ｎ型の不純物拡散層５４にはイオン注入がなされず、低濃度拡散層５７ａ及び５７ｂとして残存する。ここで形成された高濃度拡散層５５ａ及び５５ｂが、主電極領域に対応する。
【００８０】
このように、ゲート電極４０をマスクとして利用したイオン注入を行った後、ゲート電極４０及びサイドウォール５２をマスクとして利用したイオン注入を行うことで、いわゆるＬＤＤ構造が形成される。また、ゲート電極４０の第１部分４２と、第２部分４４のうちのｎ型部分４５と、第３部分４８のうちのｎ型の部分とにイオンが注入される（図８（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００８１】
次に、レジストマスク８１を除去した後に、このレジストマスクに対する反転レジストマスク（図示を省略する。）を形成する。反転レジストマスクは、ボディ領域２８と、ゲート電極４０のｐ型の電極部４６を露出させ、他の部分を覆うレジストマスクである。
【００８２】
次に、この反転レジストマスクを用いて、ｐ型の不純物をボディ領域２８とゲート電極４０のｐ型の電極部４６とにイオン注入する。この結果、ゲート電極のｐ型の電極部４６とｎ型の電極部４５との間にｐｎ接合４９が形成される。
【００８３】
ｐ型不純物の濃度は、ＭＯＳＦＥＴの動作電圧よりも僅かに高い電圧で、逆方向電流が流れるように、任意好適に設定される。
【００８４】
次に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化して、層間絶縁膜６０を得る。その後、任意好適な従来周知のホトリソグラフィ及びドライエッチングを行い、層間絶縁膜６０にコンタクトホール６２を開口する。
【００８５】
その後、コンタクトホール６２内にチタンと窒化チタンをスパッタリング法により積層した後、コンタクトホール６２をＣＶＤ法によりタングステンで埋め込んで、その後のＣＭＰ工程により、層間絶縁膜６０上のＴｉ／ＴｉＮ／Ｗを除去してコンタクトプラグ６４を形成する（図９（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００８６】
次に、層間絶縁膜６０上にメタル層（図示を省略する。）を例えば、アルミニウム（Ａｌ）をスパッタ法で堆積させることにより、形成する。その後、メタル層に対して任意好適な公知のホトリソグラフィ及びプラズマエッチングを行うことで、メタル配線を形成する。この結果、図１（Ａ）及び（Ｂ）と、図２（Ａ）、（Ｂ）及び（Ｃ）を参照して説明した半導体装置が得られる。ここでは、メタル配線７０の１つが、ゲート電極４０のｐ型の電極部、すなわちｐ型部分４６と、コンタクトプラグ６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ６４ｂを介して、ボディ領域２８のシリコン基板２０と電気的に導通している。従って、ゲート電極４０のｐ型の電極部４６と、シリコン基板２０のボディ領域２８とは電気的に導通している。
【００８７】
ここで、図１（Ａ）の平面図では、ゲート電極４０のｐ型部分４６と、ボディ領域２８とを電気的に接続するメタル配線７０のみを示し、他のメタル配線の図示を省略している。
【００８８】
その後、層間絶縁膜及びメタル配線上に保護膜を形成しても良いし、さらに、層間絶縁膜及びメタル配線の形成を繰り返し行って、多層配線構造を形成しても良い。これらの工程は、従来周知であるので、ここでは説明を省略する。
【００８９】
ここでは、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成すれば良いので、ここでは説明を省略する。
【００９０】
（第２実施形態の半導体装置及びその製造方法）
図１０を参照して、第２実施形態の半導体装置について説明する。図１０（Ａ）及び図１０（Ｂ）は、半導体装置の一構成例を示す概略的平面図である。第２実施形態の半導体装置は、アクティブ領域にボディ領域を備えない点が第１実施形態の半導体装置と異なっている。アクティブ領域にボディ領域を備えない点と、ゲート電極の構造を除いては、第１実施形態の半導体装置と同様なので、重複する説明を省略する。
【００９１】
第２実施形態の半導体装置では、ゲート電極１４０は、第１部分１４２及び第２部分１４４の２つの部分から構成される。第１部分１４２は、第１方向にアクティブ領域１２２から素子分離領域１２９にわたって設けられている部分である。第２部分１４４は、第１部分１４２の素子分離領域１２９上の部分から第２方向に延在して設けられている部分である。
【００９２】
第２実施形態の半導体装置では、アクティブ領域１２２はＭＯＳＦＥＴ形成領域に一致し、ゲート電極１４０の第１部分１４２によりドレイン領域１２５とソース領域１２７とに２分される。
【００９３】
ゲート電極１４０の第１部分１４２は、ゲート電極１４０を構成するポリシリコン膜にｎ型の不純物が注入された領域である。ゲート電極１４０の第２部分１４４は、ｐ型部分１４６とｎ型部分１４５とに２分されている。
【００９４】
ｎ型部分１４５は、ゲート電極１４０の第１部分１４２と同様に、ポリシリコン膜にｎ型の不純物が注入された領域である。また、ｐ型部分１４６は、ゲート電極１４０を構成するポリシリコン膜にｐ型の不純物が注入された領域である。ｎ型部分１４５は、第１部分１４２と連続して設けられており、一方、ｐ型部分１４６は、第１部分１４２と離間して設けられている。
【００９５】
すなわち、ゲート電極１４０は、ｎ型の不純物が注入されたｎ型の電極部と、ｐ型の不純物が注入されたｐ型の電極部とを備えている。
【００９６】
ｎ型の電極部は、アクティブ領域１２２と、素子分離領域１２９の一部分とに形成されたゲート電極１４０の部分であって、ｎ型の不純物が注入されている。ｎ型の電極部は、第１部分１４２、及び第２部分１４４のｎ型部分１４５を備えている。
【００９７】
また、ｐ型の電極部は、素子分離領域１２９の他の部分に形成されたゲート電極１４０の部分であって、ｐ型の不純物が注入されている。ｐ型の電極部は、第２部分１４４のｐ型電極部１４６を備えている。
【００９８】
さらに、ゲート電極１４０は、ｎ型の電極部（図１０（Ｂ）中、１４２及び１４５で示す部分）と、ｐ型の電極部（図１０（Ｂ）中、１４６で示す部分）の間に、ｐｎ接合１４９を備えている。
【００９９】
アクティブ領域１２２は、ゲート電極１４０の第１部分１４２によりドレイン領域１２５とソース領域１２７とに２分される。第２実施形態の半導体装置では、ボディ領域を備えていない。すなわち、第２実施形態の半導体装置ではアクティブ領域１２２とＭＯＳＦＥＴ形成領域とが一致している。
【０１００】
ドレイン領域１２５とソース領域１２７とに挟まれる領域は、チャネル領域１２６である。
【０１０１】
メタル配線１７０の１つが、ゲート電極１４０のｐ型の電極部、すなわちｐ型部分１４６と、コンタクトプラグ１６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ１６４ｂを介して、ソース領域１２７のシリコン基板と電気的に導通している。従って、ゲート電極１４０のｐ型の電極部１４６と、シリコン基板のソース領域１２７とは電気的に導通している。
【０１０２】
ここで、平面図では、ゲート電極のｐ型の電極部と、ソース領域とを電気的に接続するメタル配線のみを示し、他のメタル配線の図示を省略している。
【０１０３】
第２実施形態の半導体装置によれば、ゲート電極１４０に接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ゲート電極１４０のｎ型の電極部から、ｐ型の電極部へと、ｐｎ接合１４９における順方向の電荷の流れにより移動する。
【０１０４】
ｐ型の電極部は、コンタクトプラグ１６４及びメタル配線１７０を経て、ソース領域１２７と電気的に導通している。電荷は、ソース領域１２７からチャネル領域１２６へとｐｎ接合における順方向の電荷の流れにより移動する。
【０１０５】
一方、ゲート電極１４０に接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合１４９により、ゲート電極１４０のｎ型の電極部とｐ型の電極部とは電気的に絶縁された状態となり、正の電荷がゲート電極のｎ型の電極部分に蓄積された状態となる。このとき、正の電荷の蓄積量が多くなり、ｐｎ接合の降伏電圧を超えると、ｎ型の電極部とｐ型の電極部のｐｎ接合１４９に、降伏電流が流れる。
【０１０６】
このとき、ゲート電極１４０のｎ型の電極部１４２及び１４５にＭＯＳＦＥＴの動作電圧以上の電圧が印加されるので、ＭＯＳＦＥＴはオン状態、すなわちチャネル領域１２６とソース領域１２７とが短絡した状態になる。この結果、チャネル領域１２６とソース領域１２７とが同電位になる。この場合、ゲート電極１４０のｎ型の電極部１４２及び１４５と、チャネル領域１２６との間の電位差は、ゲート電極１４０のｐｎ接合１４９における降伏電圧以上にはならない。
【０１０７】
ここでは、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成されれば良いので、ここでは説明を省略する。
【０１０８】
第２実施形態の半導体装置の製造方法については、ゲート電極のパターニングと、不純物注入の際のレジストマスクのパターンが異なるだけであり、他の工程は第１実施形態と同様なので、ここでは重複する説明を省略する。
【０１０９】
第２実施形態の半導体装置の製造方法では、ゲート電極１４０のｐ型の電極部は、一対の主電極領域のいずれか一方、ここではソース領域１２７に接続される。
【図面の簡単な説明】
【０１１０】
【図１】第１実施形態の半導体装置の一構成例を示す概略図（その１）である。
【図２】第１実施形態の半導体装置の一構成例を示す概略図（その２）である。
【図３】第１実施形態の半導体装置の等価回路図である。
【図４】第１実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図５】第１実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図６】第１実施形態の半導体装置の製造方法を説明するための工程図（その３）である。
【図７】第１実施形態の半導体装置の製造方法を説明するための工程図（その４）である。
【図８】第１実施形態の半導体装置の製造方法を説明するための工程図（その５）である。
【図９】第１実施形態の半導体装置の製造方法を説明するための工程図（その６）である。
【図１０】第２実施形態の半導体装置の一構成例を示す概略図である。
【符号の説明】
【０１１１】
２０ シリコン基板
２０ａ 主表面
２２、１２２ アクティブ領域
２４ ＭＯＳＦＥＴ形成領域
２５、１２５ ドレイン領域
２６、１２６ チャネル領域
２７、１２７ ソース領域
２８ ボディ領域
２９、１２９ 素子分離領域
３２ 素子分離シリコン酸化膜
３４ ゲート絶縁膜（シリコン酸化膜）
４０、１４０ ゲート電極
４２、１４２ 第１部分
４４、１４４ 第２部分
４５、１４５ ｎ型部分
４６、１４６ ｐ型部分
４８ 第３部分
４９、１４９ ｐｎ接合
５２ サイドウォール
５４ 不純物拡散層
５５ａ、５５ｂ 高濃度拡散層
５７ａ、５７ｂ 低濃度拡散層
６０ 層間絶縁膜
６２ コンタクトホール
６４、６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ コンタクトプラグ
７０ メタル配線
８０、８１ レジストマスク
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタを有する半導体装置を製造するにあたり、一般にプラズマ処理が行われる。例えば、多層配線構造を有する半導体装置を製造するには、ＭＯＳ電界効果トランジスタのゲート電極に接続された１層目のメタル層に対して、プラズマ処理として放電プラズマを用いたプラズマエッチング工程でパターニングを行って、第１層メタル配線を形成する。また、層間絶縁膜の形成にプラズマ処理としてプラズマＣＶＤ法が用いられることもある。
【０００３】
これらのプラズマ処理で、ゲート電極や、ゲート電極に電気的に接続された第１層メタル配線に電荷が蓄積される場合がある。これらの蓄積された電荷によりゲート電極と半導体基板との間に電位差が生じ、この電位差によりゲート絶縁膜に電界が発生する。このため、ゲート絶縁膜が発生した電界によりダメージを受けて特性が劣化したり、破壊されたりする恐れがある。
【０００４】
この課題を解決するために、ゲート電極に接続された第１層メタル配線と、基板との間にｐｎ接合を形成して、第１メタル配線に蓄積された電荷を半導体基板に放電する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１２４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている従来例の半導体装置では、半導体基板にｐｎ接合を形成するため、アクティブ領域から素子分離領域により分離された領域が必要になる。このため、素子の面積が増大する。
【０００６】
また、例えば、ＳＯＩ基板では、ｐｎ接合が形成された領域を素子分離すると、この領域が、ＢＯＸ層と素子分離領域とで電気的にフローティング状態となってしまう。この場合、ｐｎ接合が形成された領域に送られた電荷が、この領域に蓄積されてしまうため、ＳＯＩ基板には適用が困難である。
【０００７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、製造工程におけるプラズマによる電荷の蓄積に起因するゲート絶縁膜の破壊を防ぐとともに、素子の面積の増大を抑制し、さらに、ＳＯＩ基板等にも適用可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、この発明の半導体装置では、アクティブ領域と、アクティブ領域を他の領域から素子分離する素子分離領域とが設定されている半導体基板のアクティブ領域にＭＯＳ型電界効果トランジスタが形成されている。
【０００９】
ＭＯＳ型電界効果トランジスタの制御電極は、アクティブ領域から素子分離領域にわたって形成されている。制御電極は、第１導電型の電極部と、第２導電型の電極部と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合とを有している。第１導電型の電極部は、アクティブ領域と素子分離領域の一部分とに形成されている。第２導電型の電極部は、素子分離領域の他の部分に形成されていて、アクティブ領域の半導体基板に、電気的に接続されている。
【発明の効果】
【００１０】
この発明の半導体装置によれば、ＭＯＳ型電界効果トランジスタの制御電極は、第１導電型の電極部と、第２導電型の電極部と、第１導電型の電極部及び第２導電型の電極部の間にｐｎ接合とを有していて、第２導電型の電極部が、アクティブ領域の半導体基板に電気的に接続されている。
【００１１】
このため、例えば、第１導電型がｎ型であり、第２導電型がｐ型の場合、ゲート電極のｎ型の電極部に蓄積された負の電荷は、ゲート電極のｎ型の電極部から、ｐ型の電極部へと、ｐｎ接合における順方向の電荷の流れにより移動し、半導体基板に達する。この結果、ゲート電極と、ゲート電極下の半導体基板とが同電位になる。
【００１２】
一方、ゲート電極のｎ型の電極部に蓄積された正の電荷は、蓄積された電荷により生じる電位がｐｎ接合における降伏電圧を超えると、逆方向電流により、基板に送られる。この結果、ゲート電極と、ゲート電極下の半導体基板との電位差は、ｐｎ接合の降伏電圧以上にはならない。
【００１３】
従って、半導体装置の製造時に、ゲート電極やゲート電極に接続されたメタル配線に蓄積された電荷によってゲート絶縁膜が受けるダメージが低減される。
【００１４】
同様に、第１導電型がｐ型であり、第２導電型がｎ型である場合も、第１導電型、すなわちｐ型の電極部に蓄積された電荷が、正負のいずれの電荷であっても、ゲート電極と、ゲート電極下の半導体基板との間の電位差は、ｐｎ接合における降伏電圧以上にはならない。
【００１５】
また、ゲート電極にｐｎ接合を形成することにより、従来の基板にｐｎ接合を形成するのに必要であった、ｐｎ接合が形成されるｐｎ接合基板領域と、ｐｎ接合基板領域を他の領域から素子分離する素子分離領域とが不要となる。このため、素子面積の縮小が可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００１７】
（第１実施形態の半導体装置）
図１及び図２を参照して、第１実施形態の半導体装置について説明する。図１（Ａ）及び図１（Ｂ）は、半導体装置の一構成例を示す概略的平面図である。第１実施形態の半導体装置は、アクティブ領域が設定されている半導体基板の、アクティブ領域に形成されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。
【００１８】
図１（Ａ）は、ＭＯＳＦＥＴが形成された半導体基板上に、層間絶縁膜と、この層間絶縁膜上にメタル配線とが形成された状態を示している。また、図１（Ｂ）は、ゲート電極の構成について説明する図であって、層間絶縁膜など構成要素の一部を省略して示している。図２（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ図１（Ａ）に示したＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を示している。
【００１９】
半導体基板として、例えば、バルクシリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用いることができる。以下では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。また、ここでは、半導体基板として、ｐ型のバルクシリコン基板（以下、単にシリコン基板と称する。）を用いる例について説明する。なお、例えばｎ型のシリコン基板にｐ型のウェル構造を有する基板を用いることも可能である。
【００２０】
シリコン基板２０には、アクティブ領域２２と、素子分離領域２９とが設定されている。アクティブ領域２２は、ＭＯＳＦＥＴなどの素子が形成される領域である。アクティブ領域２２は、素子分離領域２９によって、他の領域（図示を省略する。）から分離されている。素子分離領域２９のシリコン基板２０には、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離シリコン酸化膜３２が形成されている。
【００２１】
アクティブ領域２２のシリコン基板２０の主表面２０ａ上には、ゲート絶縁膜３４として、シリコン酸化膜が形成されている。ゲート絶縁膜３４は、例えば従来周知の熱酸化法により形成される。
【００２２】
ゲート絶縁膜３４上には、ＭＯＳＦＥＴの制御電極としてゲート電極４０が形成されている。ゲート電極４０は、例えば、従来周知の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、アクティブ領域２２及び素子分離領域２９にわたって形成されたポリシリコン膜を、パターニングすることにより得られる。ゲート電極４０のパターニングは、従来周知のホトリソグラフィ及びドライエッチングにより行われる。なお、ゲート電極４０はアクティブ領域２２から、素子分離領域２９にわたって、すなわち素子分離シリコン酸化膜３２上にも延在して形成されている。
【００２３】
この実施形態では、ゲート電極４０は、第１部分４２、第２部分４４及び第３部分４８の３つの部分から構成される。第１部分４２は、第１方向（図１（Ｂ）の図示の紙面内を縦方向）にアクティブ領域２２から素子分離領域２９にわたって設けられている部分である。第２部分４４は、第１部分４２の素子分離領域２９上の部分から、第１方向に直交する第２方向（図１（Ｂ）の図示の紙面内を横方向）に延在して設けられている部分である。第３部分４８は、第１部分４２のアクティブ領域２２側の端部から、第２方向に延在して設けられている部分である。第１部分４２と第３部分４８は、主表面側を平面的に見たときＴ字状に一体的に構成されている。ここで、第３部分４８は、Ｔ字形の横バーに相当し、第１部分４２は、Ｔ字形の縦バーに相当する。
【００２４】
アクティブ領域２２は、主表面側を平面的に見たとき、ゲート電極４０の第１部分４２と第３部分４８とにより３分されている。ゲート電極４０の第３部分４８により、アクティブ領域２２はボディ領域２８と、ＭＯＳＦＥＴ形成領域２４とに２分されている。ＭＯＳＦＥＴ形成領域２４は、さらに、ゲート電極４０の第１部分４２により、一対の主電極領域、すなわちドレイン領域２５とソース領域２７とに２分されている。
【００２５】
ドレイン領域２５とソース領域２７とに挟まれる、ゲート電極４０の直下の領域は、ＭＯＳＦＥＴの動作時にチャネルが形成されるチャネル領域２６である。また、ボディ領域２８には、ゲート電極４０の第３部分４２の直下のアクティブ領域が含まれるものとする。すなわち、アクティブ領域２２の中で、ＭＯＳＦＥＴ形成領域２４に含まれない領域がボディ領域２８である。
【００２６】
シリコン基板２０のドレイン領域２５及びソース領域２７には、ゲート電極４０を挟む位置にそれぞれ不純物高濃度拡散層（以下、単に高濃度拡散層と称することもある。）５５ａ及び５５ｂが形成されている。この高濃度拡散層５５ａ及び５５ｂは、例えばヒ素（Ａｓ）などのｎ型の不純物が高濃度に拡散されて、すなわちｎ＋層として形成されている。この高濃度拡散層５５ａ及び５５ｂは、ＭＯＳＦＥＴの動作時にソース又はドレインとして機能する領域である。
【００２７】
不純物低濃度拡散層（以下、単に低濃度拡散層と称することもある。）５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂと、チャネル領域２６とによって挟まれる部分に設けられる領域である。低濃度拡散層５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。
【００２８】
なお、低濃度拡散層５７ａ及び５７ｂは、高濃度拡散層５５ａ及び５５ｂよりも不純物の濃度が低い、ｎ−層として形成される。これら低濃度拡散層５７ａ及び５７ｂの構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と実質的に同様な構造である。
【００２９】
また、ボディ領域２８には、メタル配線７０と電気的に導通させるときの接触抵抗を減らすために、ｐ型又はｎ型の不純物が注入されるのが良い。ここでは、ボディ領域２８にｐ型の不純物が注入された例について説明する。
【００３０】
ゲート電極４０の側面に、サイドウォール５２が形成されている。サイドウォール５２は、ＬＤＤ構造を形成するために用いられる。
【００３１】
ゲート電極４０の第１部分４２及び第３部分４８は、ゲート電極を構成するポリシリコン膜にｎ型の不純物が注入された領域である。
【００３２】
ゲート電極４０の第２部分４４は、ｎ型部分４５とｐ型部分４６とに２分されている。ｎ型部分４５は、ゲート電極４０の第１部分４２及び第３部分４８と同様に、ポリシリコン膜にｎ型の不純物が注入された領域である。また、ｐ型部分４６は、ゲート電極４０を構成するポリシリコン膜にｐ型の不純物が注入された領域である。ｎ型部分４５は、第１部分４２と連続して設けられており、一方、ｐ型部分４６は、第１部分４２と離間して設けられている。
【００３３】
また、ゲート電極４０の第３部分４８は、第２部分４４と同様にｎ型部分４８ａとｐ型部分４８ｂとに２分されている。
【００３４】
すなわち、ゲート電極４０は、ｎ型の不純物が注入されたｎ型の電極部と、ｐ型の不純物が注入されたｐ型の電極部とを備えている。
【００３５】
ｎ型の電極部は、アクティブ領域２２と、素子分離領域２９の一部分とに形成されたゲート電極４０の部分であって、ｎ型の不純物が注入されている。ｎ型の電極部は、第１部分４２、第２部分４４のｎ型部分４５、及び第３部分４８のｎ型部分４８ａを備えている。
【００３６】
また、ｐ型の電極部は、素子分離領域２９の他の部分に形成されたゲート電極４０の部分であって、ｐ型の不純物が注入されている。ｐ型の電極部は、第２部分４４のｐ型部分４６を備えている。
【００３７】
さらに、ゲート電極４０は、ｎ型の電極部（図１中、４２、４５及び４８ａで示す部分）と、ｐ型の電極部（図１中、４６で示す部分）の間に、ｐｎ接合ダイオード（以下、単にｐｎ接合と称することもある。）４９を備えている。
【００３８】
ＭＯＳＦＥＴが形成されたシリコン基板２０の、一方の主表面２０ａ上には、層間絶縁膜６０が形成されている。層間絶縁膜６０は、例えば、ＣＶＤ法によりシリコン酸化膜３４を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化することにより得られる。
【００３９】
層間絶縁膜６０には、ゲート電極４０、シリコン基板２０の高濃度拡散層５５ａ及び５５ｂ並びにシリコン基板のボディ領域２８とメタル配線７０との電気的な導通を得るためのコンタクトプラグ６４（６４ａ、６４ｂ、６４ｃ、６４ｄ及び６４ｅ）が形成されている。コンタクトプラグ６４は、層間絶縁膜６０に開口したコンタクトホール６２をＴｉ／ＴｉＮ／Ｗで埋め込むことにより形成されている。
【００４０】
層間絶縁膜６０上には、メタル配線７０が形成されている。メタル配線７０は、層間絶縁膜６０上に例えば、アルミニウム（Ａｌ）をスパッタ法で堆積させた後、任意好適な公知のホトリソグラフィ及びプラズマエッチングを行うことで、形成される。
【００４１】
このメタル配線７０の配線パターンは、設計に応じて任意好適に形成される。
【００４２】
メタル配線７０の１つが、ゲート電極４０のｐ型の電極部、すなわちｐ型部分４６と、コンタクトプラグ６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ６４ｂを介して、ボディ領域２８のシリコン基板２０と電気的に導通している。従って、ゲート電極４０のｐ型の電極部４６と、シリコン基板２０のボディ領域２８とは電気的に導通している。
【００４３】
なお、図１（Ａ）では、ゲート電極４０のｐ型部分４６と、ボディ領域２８とを電気的に接続するメタル配線７０のみを示し、他のメタル配線の図示を省略している。
【００４４】
図３は、第１実施形態の半導体装置の等価回路図である。
【００４５】
一般に、層間絶縁膜の形成をプラズマＣＶＤ法で行った場合や、メタル配線のパターニングをプラズマエッチングで行った場合には、メタル配線に電荷が蓄積される場合がある。ゲート電極４０の第１部分４２に電気的に接続されたメタル配線７０に電荷が蓄積されると、この蓄積された電荷により、ゲート絶縁膜に電界が生じ、ゲート絶縁膜にダメージを与える恐れがある。
【００４６】
第１実施形態の半導体装置によれば、ゲート電極４０のｎ型の電極部４２、４５及び４８ａにコンタクトプラグ６４ｄを経て接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ゲート電極４０のｎ型の電極部４２、４５及び４８ａから、ｐ型の電極部４６へと、ｐｎ接合４９における順方向の電荷の流れにより移動する。
【００４７】
ｐ型の電極部４６は、コンタクトプラグ６４ａ及び６４ｂとメタル配線７０とを経て、ボディ領域２８と電気的に導通している。また、ボディ領域２８とチャネル領域２６とは注入されている不純物の導電型が同じため、ボディ領域２８とチャネル領域２６とは電気的に導通されているのと同様の状態になる。従って、チャネル領域２６上のゲート電極４０、すなわち、ゲート電極４０のｎ型の電極部４２と、チャネル領域２６とが電気的に導通され同電位となる。この結果、ゲート絶縁膜３４には、メタル配線に蓄積された電荷による電界が生じない。
【００４８】
一方、ゲート電極４０にコンタクトプラグ６４ｄを経て接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合４９により、ゲート電極４０のｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６とは電気的に絶縁された状態となる。この場合、正の電荷がゲート電極のｎ型の電極部４２、４５及び４８ａに蓄積された状態となる。このとき、正の電荷の蓄積量が多くなり、ｐｎ接合４９の降伏電圧を超えると、ｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６の間のｐｎ接合４９に、降伏電流が流れる。この場合、ゲート電極４０のｎ型の電極部４２、４５及び４８ａと、チャネル領域２６との間の電位差は、ゲート電極４０のｐｎ接合４９における降伏電圧以上にはならない。
【００４９】
なお、ｐ型の電極部４６と、ｎ型の電極部４２、４５及び４８ａのそれぞれに注入される不純物の濃度を、好適な値に設定することにより、ｐｎ接合４９の降伏電圧を、ＭＯＳＦＥＴの使用時にゲート電極４０に印加される制御電圧（使用電圧）よりも大きく設定するのが良い。
【００５０】
この場合、ゲート電極４０のｎ型の電極部４２、４５及び４８ａに、使用電圧が印加されている状態では、ｐｎ接合４９に印加される電界が降伏電圧以下であるので、ｎ型の電極部４２、４５及び４８ａとｐ型の電極部４６とは絶縁された状態である。このため、ｐ型の電極部４６とボディ領域２８とを電気的に接続するメタル配線７０が存在していても、所望の動作がなされる。すなわち、プラズマ処理においてゲート電極４０に蓄積する電荷を放電するための配線を、プラズマ処理後の工程で切断する必要がない。
【００５１】
なお、ゲート電極４０とゲート電極４０下のシリコン基板２０との間のゲート絶縁膜３４に印加される、チャージアップにより生ずる最大の電界は、降伏電圧と接地電圧との電位差で与えられる。従って、ゲート絶縁膜３４に印加される電界を小さくするためには、降伏電圧を、動作保証電圧を下回らない範囲で、使用電圧よりも僅かに大きく設定するのが好適である。
【００５２】
ＭＯＳＦＥＴの動作電圧を３Ｖと設定した例について説明する。このとき、動作保証の範囲を、例えば２．５〜３．５Ｖとする。ｐｎ接合の降伏電圧Ｖｂｒは、様々な要因によりばらつく。ここで、降伏電圧Ｖｂｒは、動作保証電圧を下回らないことが必要である。このため、降伏電圧Ｖｂｒは、動作保証範囲の最大電圧Ｖｍａｘに対して、例えば、Ｖｂｒ＝Ｖｍａｘ＋６×σと設定される。
【００５３】
上述の例では、Ｖｍａｘ＝３．５Ｖであるので、ばらつきの程度が、標準偏差σで０．１Ｖの場合、Ｖｂｒ＝３．５＋６×０．１＝４．１Ｖとなる。
【００５４】
この場合、チャージアップによりゲート絶縁膜に印加される電界は、４．１Ｖ程度であり、動作電圧の３Ｖよりも僅かに大きいだけである。このため、チャージアップによるダメージは、使用時にゲート絶縁膜が受けるダメージよりも僅かに大きいだけである。
【００５５】
上述したように、第１実施形態の半導体装置によれば、ゲート電極にｐｎ接合を形成することにより、基板にｐｎ接合を形成する場合に必要であった、ｐｎ接合が形成されるｐｎ接合基板領域と、ｐｎ接合基板領域を他のアクティブ領域から素子分離する素子分離領域の形成が不要となるため、素子面積の縮小が可能になる。
【００５６】
さらに、アクティブ領域中のボディ領域とｐ型の電極部とを電気的に接続して、ゲート絶縁膜を挟むゲート電極と半導体基板との間の電位差を、ｐｎ接合４９の降伏電圧よりも小さくすることで、ゲート絶縁膜に与えるダメージを低減させることができる。
【００５７】
また、この構成によればアクティブ領域に対して素子分離された基板の領域にｐｎ接合を形成しない。このため、半導体基板として、ＳＯＩ基板やＳＯＳ基板を用いたとしても、基板の素子分離された領域に電荷を蓄積させることがない。
【００５８】
また、本発明は、ゲート絶縁膜を挟む位置のシリコン基板と、ゲート電極との電位を等しくすることで、ゲート絶縁膜に与えるダメージを低減している。このため、不純物高濃度拡散領域がＭＯＳＦＥＴ形成領域の下の絶縁層との境界面に達するような、ＳＯＩ基板やＳＯＳ基板を用いた完全空乏型の半導体装置にも適用可能である。
【００５９】
ここでは、ボディ領域にｐ型の不純物を注入した例について説明したが、ｎ型の不純物を注入しても良い。この場合、シリコン基板のボディ領域とチャネル領域の間にｐｎ接合が生じる。
【００６０】
ここで、ゲート電極４０に接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ボディ領域からチャネル領域へとｐｎ接合における順方向の電荷の流れにより移動する。
【００６１】
一方、ゲート電極４０に接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合により、ゲート電極４０のｎ型の電極部とｐ型の電極部とは電気的に絶縁された状態となる。このとき、ｎ型の電極４２、４５及び４８ａに動作電圧を超える電圧が印加されると、第３部分４８下のシリコン基板２０に反転領域が形成される。この結果、ボディ領域２８とチャネル領域２６とが同電位になる。このように、ボディ領域２８にｎ型の不純物を注入しても、ボディ領域２８にｐ型の不純物を注入したのと同じ効果が得られる。
【００６２】
ここでは、第１導電型をｎ型とし、第２導電型をｐ型として、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、導電型は反転していても良い。すなわち、第１導電型をｐ型とし、第２導電型をｎ型として、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成すれば良いので、ここでは説明を省略する。
【００６３】
また、イオン注入の際に形成するレジストマスクのパターンを好適に設定することにより、同一の基板に、ＰＭＯＳとＮＭＯＳと両者を形成できることはもちろんである。
【００６４】
（第１実施形態の半導体装置の製造方法）
図４〜９を参照して、第１実施形態の半導体装置の製造方法について説明する。図４〜９は、図１及び２を参照して説明した第１実施形態の半導体装置の製造方法を説明するための工程図であって、各工程で形成された主要部を示している。図４、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）は、各工程で形成された構造体の概略的平面図である。図５（Ｂ）、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）及び図９（Ｂ）は、それぞれ、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）のＡ−Ａ線に沿って取った切断端面を示している。図５（Ｃ）、図６（Ｃ）、図７（Ｃ）、図８（Ｃ）及び図９（Ｃ）は、それぞれ、図５（Ａ）、図６（Ａ）、図７（Ａ）、図８（Ａ）及び図９（Ａ）のＢ−Ｂ線に沿って取った切断端面を示している。又、図９（Ｄ）は、図９（Ａ）のＣ−Ｃ線に沿って取った切断端面を示している。
【００６５】
ここでは、半導体装置として、ｎ型のＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳと称する。）を製造する例について説明する。
【００６６】
先ず、半導体基板としてｐ型のシリコン基板２０を用意する。なお、半導体基板は、ｐ型のウェルを有するｎ型のシリコン基板を用いても良い。また、絶縁層上にｐ型のシリコン層を有するＳＯＩ基板又はＳＯＳ基板を用いても良い。
【００６７】
シリコン基板２０に、ＭＯＳＦＥＴが形成されるアクティブ領域２２と、アクティブ領域２２を他の領域から分離する素子分離領域２９を設定する（図４参照）。
【００６８】
続いて、例えばＬＯＣＯＳ法など任意好適な従来周知の方法により、素子分離領域２９に素子分離シリコン酸化膜３２を形成する。
【００６９】
その後、アクティブ領域２２のシリコン基板２０の主表面２０ａ上に、例えば従来周知の熱酸化法によりシリコン酸化膜を形成する。このシリコン酸化膜は、ＭＯＳＦＥＴのゲート絶縁膜３４として用いられる。
【００７０】
次に、ゲート絶縁膜３４及び素子分離シリコン酸化膜３２上に、例えば、ＣＶＤ法によりポリシリコンを堆積させ、ポリシリコン膜を形成する。このポリシリコン膜を、任意好適な公知のホトリソグラフィ及びドライエッチングにより加工して、ゲート電極４０を形成する。
【００７１】
ここで、ゲート電極４０は、第１部分４２、第２部分４４及び第３部分４８の３つの部分から構成される。第１部分４２は、第１方向にアクティブ領域２２から素子分離領域２９にわたって設けられている部分である。第２部分４４は、第１部分４２の素子分離領域２９上の部分から第２方向に延在して設けられている部分である。第３部分４８は、第１部分４２のアクティブ領域２２側の端部から、第２方向に延在して設けられている部分である。
【００７２】
アクティブ領域２２は、ゲート電極４０の第１部分４２と第３部分４８とにより３分される。アクティブ領域２２は、ゲート電極４０の第３部分４８により、ボディ領域２８とＭＯＳＦＥＴ形成領域２４とに２分される。ＭＯＳＦＥＴ形成領域２４は、さらに、ゲート電極４０の第１部分４２によりドレイン領域２５とソース領域２７とに２分される。
【００７３】
ドレイン領域２５とソース領域２７とに挟まれる領域は、ＭＯＳＦＥＴの動作時にチャネルが形成されるチャネル領域２６である。また、ボディ領域２８には、ゲート電極４０の第３部分４８の直下の領域が含まれるものとする（図５（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７４】
次に、ゲート電極４０のアクティブ領域２２と、素子分離領域２９の一部分と、シリコン基板２０のＭＯＳＦＥＴ形成領域２４のゲート電極４０を挟む領域にｐ型の不純物を注入して、一対の主電極領域を形成する。
【００７５】
この工程では、先ず、ボディ領域２８と、ゲート電極４０の一部であるｐ型の電極部を覆うレジストマスク８０を形成する。レジストマスク８０は、従来周知の任意好適なホトリソグラフィ工程によって形成される。ここで、ゲート電極４０の第２部分４４にｎ型部分４５とｐ型部分４６を設定し、レジストマスク８０はｐ型部分４６を覆うように形成される。ｎ型部分４５は、第２部分４４のうち第１部分４２に接続される側に設定され、他方がｐ型部分４６となる。
【００７６】
次に、上記のレジストマスク８０を用いた従来周知のイオン注入により、ｎ型不純物として例えばリンを、１０ｋｅＶのエネルギーで、５×１０１３ｃｍ−２の濃度で打ち込む。この結果、アクティブ領域２２のドレイン領域２５とソース領域２７にｎ型の不純物拡散層５４が形成される。また、ゲート電極の第１部分４２と、第２部分４４のうちのｎ型の部分４５と、第３部分４８のうちのｎ型の部分とにイオンが注入される（図６（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７７】
次に、レジストマスク８０を除去した後、例えば、減圧ＣＶＤ法により、シリコン基板２０の主表面２０ａの全面上にシリコン酸化膜を成膜する。その後、シリコン酸化膜に対する全面エッチバックを行う。この全面エッチバックは、シリコン基板２０の主表面２０ａに対して鉛直方向からの異方性エッチングで行われて、シリコン酸化膜がゲート電極の側面に、サイドウォール５２として残存する（図７（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００７８】
次に、再び、ボディ領域２８と、ゲート電極４０の一部を覆うレジストマスク８１を形成する。レジストマスク８１の形成は、図５を参照して説明した上記のｎ型の不純物拡散層の形成の際に用いたレジストマスク８０と同様に形成することができ、同じフォトマスクを用いて形成することができる。
【００７９】
次に、上記のレジストマスク８１を用いた従来周知のイオン注入により、ｎ型不純物として例えば砒素を、３５ｋｅＶのエネルギーで、３×１０１５ｃｍ−２の濃度で打ち込む。この結果、アクティブ領域２２のドレイン領域２５とソース領域２７に高濃度のｎ型不純物が注入された高濃度拡散層５５ａ及び５５ｂが形成される。このとき、サイドウォール５２直下の、ｎ型の不純物拡散層５４にはイオン注入がなされず、低濃度拡散層５７ａ及び５７ｂとして残存する。ここで形成された高濃度拡散層５５ａ及び５５ｂが、主電極領域に対応する。
【００８０】
このように、ゲート電極４０をマスクとして利用したイオン注入を行った後、ゲート電極４０及びサイドウォール５２をマスクとして利用したイオン注入を行うことで、いわゆるＬＤＤ構造が形成される。また、ゲート電極４０の第１部分４２と、第２部分４４のうちのｎ型部分４５と、第３部分４８のうちのｎ型の部分とにイオンが注入される（図８（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００８１】
次に、レジストマスク８１を除去した後に、このレジストマスクに対する反転レジストマスク（図示を省略する。）を形成する。反転レジストマスクは、ボディ領域２８と、ゲート電極４０のｐ型の電極部４６を露出させ、他の部分を覆うレジストマスクである。
【００８２】
次に、この反転レジストマスクを用いて、ｐ型の不純物をボディ領域２８とゲート電極４０のｐ型の電極部４６とにイオン注入する。この結果、ゲート電極のｐ型の電極部４６とｎ型の電極部４５との間にｐｎ接合４９が形成される。
【００８３】
ｐ型不純物の濃度は、ＭＯＳＦＥＴの動作電圧よりも僅かに高い電圧で、逆方向電流が流れるように、任意好適に設定される。
【００８４】
次に、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化して、層間絶縁膜６０を得る。その後、任意好適な従来周知のホトリソグラフィ及びドライエッチングを行い、層間絶縁膜６０にコンタクトホール６２を開口する。
【００８５】
その後、コンタクトホール６２内にチタンと窒化チタンをスパッタリング法により積層した後、コンタクトホール６２をＣＶＤ法によりタングステンで埋め込んで、その後のＣＭＰ工程により、層間絶縁膜６０上のＴｉ／ＴｉＮ／Ｗを除去してコンタクトプラグ６４を形成する（図９（Ａ）、（Ｂ）及び（Ｃ）参照）。
【００８６】
次に、層間絶縁膜６０上にメタル層（図示を省略する。）を例えば、アルミニウム（Ａｌ）をスパッタ法で堆積させることにより、形成する。その後、メタル層に対して任意好適な公知のホトリソグラフィ及びプラズマエッチングを行うことで、メタル配線を形成する。この結果、図１（Ａ）及び（Ｂ）と、図２（Ａ）、（Ｂ）及び（Ｃ）を参照して説明した半導体装置が得られる。ここでは、メタル配線７０の１つが、ゲート電極４０のｐ型の電極部、すなわちｐ型部分４６と、コンタクトプラグ６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ６４ｂを介して、ボディ領域２８のシリコン基板２０と電気的に導通している。従って、ゲート電極４０のｐ型の電極部４６と、シリコン基板２０のボディ領域２８とは電気的に導通している。
【００８７】
ここで、図１（Ａ）の平面図では、ゲート電極４０のｐ型部分４６と、ボディ領域２８とを電気的に接続するメタル配線７０のみを示し、他のメタル配線の図示を省略している。
【００８８】
その後、層間絶縁膜及びメタル配線上に保護膜を形成しても良いし、さらに、層間絶縁膜及びメタル配線の形成を繰り返し行って、多層配線構造を形成しても良い。これらの工程は、従来周知であるので、ここでは説明を省略する。
【００８９】
ここでは、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成すれば良いので、ここでは説明を省略する。
【００９０】
（第２実施形態の半導体装置及びその製造方法）
図１０を参照して、第２実施形態の半導体装置について説明する。図１０（Ａ）及び図１０（Ｂ）は、半導体装置の一構成例を示す概略的平面図である。第２実施形態の半導体装置は、アクティブ領域にボディ領域を備えない点が第１実施形態の半導体装置と異なっている。アクティブ領域にボディ領域を備えない点と、ゲート電極の構造を除いては、第１実施形態の半導体装置と同様なので、重複する説明を省略する。
【００９１】
第２実施形態の半導体装置では、ゲート電極１４０は、第１部分１４２及び第２部分１４４の２つの部分から構成される。第１部分１４２は、第１方向にアクティブ領域１２２から素子分離領域１２９にわたって設けられている部分である。第２部分１４４は、第１部分１４２の素子分離領域１２９上の部分から第２方向に延在して設けられている部分である。
【００９２】
第２実施形態の半導体装置では、アクティブ領域１２２はＭＯＳＦＥＴ形成領域に一致し、ゲート電極１４０の第１部分１４２によりドレイン領域１２５とソース領域１２７とに２分される。
【００９３】
ゲート電極１４０の第１部分１４２は、ゲート電極１４０を構成するポリシリコン膜にｎ型の不純物が注入された領域である。ゲート電極１４０の第２部分１４４は、ｐ型部分１４６とｎ型部分１４５とに２分されている。
【００９４】
ｎ型部分１４５は、ゲート電極１４０の第１部分１４２と同様に、ポリシリコン膜にｎ型の不純物が注入された領域である。また、ｐ型部分１４６は、ゲート電極１４０を構成するポリシリコン膜にｐ型の不純物が注入された領域である。ｎ型部分１４５は、第１部分１４２と連続して設けられており、一方、ｐ型部分１４６は、第１部分１４２と離間して設けられている。
【００９５】
すなわち、ゲート電極１４０は、ｎ型の不純物が注入されたｎ型の電極部と、ｐ型の不純物が注入されたｐ型の電極部とを備えている。
【００９６】
ｎ型の電極部は、アクティブ領域１２２と、素子分離領域１２９の一部分とに形成されたゲート電極１４０の部分であって、ｎ型の不純物が注入されている。ｎ型の電極部は、第１部分１４２、及び第２部分１４４のｎ型部分１４５を備えている。
【００９７】
また、ｐ型の電極部は、素子分離領域１２９の他の部分に形成されたゲート電極１４０の部分であって、ｐ型の不純物が注入されている。ｐ型の電極部は、第２部分１４４のｐ型電極部１４６を備えている。
【００９８】
さらに、ゲート電極１４０は、ｎ型の電極部（図１０（Ｂ）中、１４２及び１４５で示す部分）と、ｐ型の電極部（図１０（Ｂ）中、１４６で示す部分）の間に、ｐｎ接合１４９を備えている。
【００９９】
アクティブ領域１２２は、ゲート電極１４０の第１部分１４２によりドレイン領域１２５とソース領域１２７とに２分される。第２実施形態の半導体装置では、ボディ領域を備えていない。すなわち、第２実施形態の半導体装置ではアクティブ領域１２２とＭＯＳＦＥＴ形成領域とが一致している。
【０１００】
ドレイン領域１２５とソース領域１２７とに挟まれる領域は、チャネル領域１２６である。
【０１０１】
メタル配線１７０の１つが、ゲート電極１４０のｐ型の電極部、すなわちｐ型部分１４６と、コンタクトプラグ１６４ａを介して電気的に接続されるとともに、他のコンタクトプラグ１６４ｂを介して、ソース領域１２７のシリコン基板と電気的に導通している。従って、ゲート電極１４０のｐ型の電極部１４６と、シリコン基板のソース領域１２７とは電気的に導通している。
【０１０２】
ここで、平面図では、ゲート電極のｐ型の電極部と、ソース領域とを電気的に接続するメタル配線のみを示し、他のメタル配線の図示を省略している。
【０１０３】
第２実施形態の半導体装置によれば、ゲート電極１４０に接続されたメタル配線に負の電荷が蓄積された場合は、この電荷は、ゲート電極１４０のｎ型の電極部から、ｐ型の電極部へと、ｐｎ接合１４９における順方向の電荷の流れにより移動する。
【０１０４】
ｐ型の電極部は、コンタクトプラグ１６４及びメタル配線１７０を経て、ソース領域１２７と電気的に導通している。電荷は、ソース領域１２７からチャネル領域１２６へとｐｎ接合における順方向の電荷の流れにより移動する。
【０１０５】
一方、ゲート電極１４０に接続されたメタル配線に正の電荷が蓄積された場合は、ｐｎ接合１４９により、ゲート電極１４０のｎ型の電極部とｐ型の電極部とは電気的に絶縁された状態となり、正の電荷がゲート電極のｎ型の電極部分に蓄積された状態となる。このとき、正の電荷の蓄積量が多くなり、ｐｎ接合の降伏電圧を超えると、ｎ型の電極部とｐ型の電極部のｐｎ接合１４９に、降伏電流が流れる。
【０１０６】
このとき、ゲート電極１４０のｎ型の電極部１４２及び１４５にＭＯＳＦＥＴの動作電圧以上の電圧が印加されるので、ＭＯＳＦＥＴはオン状態、すなわちチャネル領域１２６とソース領域１２７とが短絡した状態になる。この結果、チャネル領域１２６とソース領域１２７とが同電位になる。この場合、ゲート電極１４０のｎ型の電極部１４２及び１４５と、チャネル領域１２６との間の電位差は、ゲート電極１４０のｐｎ接合１４９における降伏電圧以上にはならない。
【０１０７】
ここでは、ＭＯＳＦＥＴとしてｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）について説明したが、ｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）にも適用することができる。ＰＭＯＳの場合、ＮＭＯＳに対して、導電型を反転させて形成されれば良いので、ここでは説明を省略する。
【０１０８】
第２実施形態の半導体装置の製造方法については、ゲート電極のパターニングと、不純物注入の際のレジストマスクのパターンが異なるだけであり、他の工程は第１実施形態と同様なので、ここでは重複する説明を省略する。
【０１０９】
第２実施形態の半導体装置の製造方法では、ゲート電極１４０のｐ型の電極部は、一対の主電極領域のいずれか一方、ここではソース領域１２７に接続される。
【図面の簡単な説明】
【０１１０】
【図１】第１実施形態の半導体装置の一構成例を示す概略図（その１）である。
【図２】第１実施形態の半導体装置の一構成例を示す概略図（その２）である。
【図３】第１実施形態の半導体装置の等価回路図である。
【図４】第１実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図５】第１実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図６】第１実施形態の半導体装置の製造方法を説明するための工程図（その３）である。
【図７】第１実施形態の半導体装置の製造方法を説明するための工程図（その４）である。
【図８】第１実施形態の半導体装置の製造方法を説明するための工程図（その５）である。
【図９】第１実施形態の半導体装置の製造方法を説明するための工程図（その６）である。
【図１０】第２実施形態の半導体装置の一構成例を示す概略図である。
【符号の説明】
【０１１１】
２０ シリコン基板
２０ａ 主表面
２２、１２２ アクティブ領域
２４ ＭＯＳＦＥＴ形成領域
２５、１２５ ドレイン領域
２６、１２６ チャネル領域
２７、１２７ ソース領域
２８ ボディ領域
２９、１２９ 素子分離領域
３２ 素子分離シリコン酸化膜
３４ ゲート絶縁膜（シリコン酸化膜）
４０、１４０ ゲート電極
４２、１４２ 第１部分
４４、１４４ 第２部分
４５、１４５ ｎ型部分
４６、１４６ ｐ型部分
４８ 第３部分
４９、１４９ ｐｎ接合
５２ サイドウォール
５４ 不純物拡散層
５５ａ、５５ｂ 高濃度拡散層
５７ａ、５７ｂ 低濃度拡散層
６０ 層間絶縁膜
６２ コンタクトホール
６４、６４ａ、６４ｂ、６４ｃ、６４ｄ、６４ｅ コンタクトプラグ
７０ メタル配線
８０、８１ レジストマスク
【特許請求の範囲】
【請求項１】
アクティブ領域と、該アクティブ領域を他の領域から素子分離する素子分離領域とが設定されている半導体基板の、前記アクティブ領域にＭＯＳ型電界効果トランジスタが形成された半導体装置であって、
前記ＭＯＳ型電界効果トランジスタの制御電極は、前記アクティブ領域から前記素子分離領域にわたって形成されていて、
前記制御電極は、前記アクティブ領域と、前記素子分離領域の一部分とに形成された第１導電型の電極部、前記素子分離領域の他の部分に形成された、前記第１導電型と導電型が異なる第２導電型の電極部、及び、前記第１導電型の電極部と前記第２導電型の電極部との間にｐｎ接合を有しており、
前記第２導電型の電極部が、前記アクティブ領域の前記半導体基板に、電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記ｐｎ接合における降伏電圧が、前記ＭＯＳ型電界効果トランジスタの使用時に前記制御電極に印加される制御電圧よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ型電界効果トランジスタが、前記アクティブ領域に設定されたトランジスタ形成領域に形成されていて、
前記第２導電型の電極部が、前記アクティブ領域であって、前記トランジスタ形成領域外のボディ領域に電気的に接続されている
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ＭＯＳ型電界効果トランジスタが、前記アクティブ領域に設定されたトランジスタ形成領域に形成されていて、
前記第２導電型の電極部が、前記ＭＯＳ型電界効果トランジスタが備える一対の主電極領域のいずれか一方に電気的に接続されている
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体基板が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ＭＯＳ型電界効果トランジスタが、完全空乏型トランジスタである
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＭＯＳ型電界効果トランジスタが、
主電極領域として前記制御電極を挟む位置に形成された、第１導電型の一対の高濃度拡散層と、
前記制御電極の直下のチャネル領域と、前記高濃度拡散層とによって挟まれる部分に、前記高濃度拡散層よりも不純物濃度が低い、前記第１導電型の低濃度拡散層と
を備えることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板を用意する工程と、
前記半導体基板の一方の主表面上に、ＭＯＳ型電界効果トランジスタが形成されるトランジスタ形成領域を含むアクティブ領域と、該アクティブ領域を他の領域から分離する素子分離領域を設定する工程と、
前記素子分離領域に素子分離シリコン酸化膜を形成する工程と、
前記アクティブ領域の半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離シリコン酸化膜上に、ポリシリコン膜を形成した後、該ポリシリコン膜をパターニングすることにより、制御電極を形成する工程と、
前記制御電極の前記アクティブ領域、及び前記素子分離領域の一部分に第１導電型の不純物を注入して、第１導電型の電極部を形成するとともに、前記半導体基板の前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、一対の主電極領域を形成する工程と、
前記制御電極の、第１導電型の不純物の非注入領域に、前記第１導電型と異なる第２導電型の不純物を注入する工程と、
層間絶縁膜の形成、該層間絶縁膜に開口部の形成、該開口部に対する導電材料の埋め込み、及びメタル配線の形成を順に行うことにより、前記第２導電型の不純物が注入された第２導電型の電極部を、前記アクティブ領域の半導体基板に、電気的に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１導電型の電極部及び一対の主電極領域を形成する工程は、
前記制御電極をマスクとして用いて、前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、不純物拡散層を形成するとともに、前記制御電極の前記アクティブ領域と、前記素子分離領域の一部分とに第１導電型の不純物を注入する工程と、
前記制御電極の側面に、側壁絶縁膜を形成する工程と、
前記制御電極及び前記側壁絶縁膜をマスクとして用いて、前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、不純物拡散層の一部分に不純物高濃度拡散層を形成して、前記不純物拡散層の他の部分を不純物低濃度拡散層とするとともに、前記制御電極の前記アクティブ領域と、前記素子分離領域の一部分に第１導電型の不純物を注入する工程と
を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型の電極部を、前記アクティブ領域であって、トランジスタ形成領域外のボディ領域に電気的に接続する
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２導電型の電極部を、前記アクティブ領域のトランジスタ形成領域に形成された、一対の主電極領域のいずれか一方に電気的に接続する
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用意する
ことを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
アクティブ領域と、該アクティブ領域を他の領域から素子分離する素子分離領域とが設定されている半導体基板の、前記アクティブ領域にＭＯＳ型電界効果トランジスタが形成された半導体装置であって、
前記ＭＯＳ型電界効果トランジスタの制御電極は、前記アクティブ領域から前記素子分離領域にわたって形成されていて、
前記制御電極は、前記アクティブ領域と、前記素子分離領域の一部分とに形成された第１導電型の電極部、前記素子分離領域の他の部分に形成された、前記第１導電型と導電型が異なる第２導電型の電極部、及び、前記第１導電型の電極部と前記第２導電型の電極部との間にｐｎ接合を有しており、
前記第２導電型の電極部が、前記アクティブ領域の前記半導体基板に、電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記ｐｎ接合における降伏電圧が、前記ＭＯＳ型電界効果トランジスタの使用時に前記制御電極に印加される制御電圧よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳ型電界効果トランジスタが、前記アクティブ領域に設定されたトランジスタ形成領域に形成されていて、
前記第２導電型の電極部が、前記アクティブ領域であって、前記トランジスタ形成領域外のボディ領域に電気的に接続されている
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ＭＯＳ型電界効果トランジスタが、前記アクティブ領域に設定されたトランジスタ形成領域に形成されていて、
前記第２導電型の電極部が、前記ＭＯＳ型電界効果トランジスタが備える一対の主電極領域のいずれか一方に電気的に接続されている
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体基板が、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ＭＯＳ型電界効果トランジスタが、完全空乏型トランジスタである
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ＭＯＳ型電界効果トランジスタが、
主電極領域として前記制御電極を挟む位置に形成された、第１導電型の一対の高濃度拡散層と、
前記制御電極の直下のチャネル領域と、前記高濃度拡散層とによって挟まれる部分に、前記高濃度拡散層よりも不純物濃度が低い、前記第１導電型の低濃度拡散層と
を備えることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板を用意する工程と、
前記半導体基板の一方の主表面上に、ＭＯＳ型電界効果トランジスタが形成されるトランジスタ形成領域を含むアクティブ領域と、該アクティブ領域を他の領域から分離する素子分離領域を設定する工程と、
前記素子分離領域に素子分離シリコン酸化膜を形成する工程と、
前記アクティブ領域の半導体基板の主表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離シリコン酸化膜上に、ポリシリコン膜を形成した後、該ポリシリコン膜をパターニングすることにより、制御電極を形成する工程と、
前記制御電極の前記アクティブ領域、及び前記素子分離領域の一部分に第１導電型の不純物を注入して、第１導電型の電極部を形成するとともに、前記半導体基板の前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、一対の主電極領域を形成する工程と、
前記制御電極の、第１導電型の不純物の非注入領域に、前記第１導電型と異なる第２導電型の不純物を注入する工程と、
層間絶縁膜の形成、該層間絶縁膜に開口部の形成、該開口部に対する導電材料の埋め込み、及びメタル配線の形成を順に行うことにより、前記第２導電型の不純物が注入された第２導電型の電極部を、前記アクティブ領域の半導体基板に、電気的に接続する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第１導電型の電極部及び一対の主電極領域を形成する工程は、
前記制御電極をマスクとして用いて、前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、不純物拡散層を形成するとともに、前記制御電極の前記アクティブ領域と、前記素子分離領域の一部分とに第１導電型の不純物を注入する工程と、
前記制御電極の側面に、側壁絶縁膜を形成する工程と、
前記制御電極及び前記側壁絶縁膜をマスクとして用いて、前記トランジスタ形成領域の前記制御電極を挟む領域に第１導電型の不純物を注入して、不純物拡散層の一部分に不純物高濃度拡散層を形成して、前記不純物拡散層の他の部分を不純物低濃度拡散層とするとともに、前記制御電極の前記アクティブ領域と、前記素子分離領域の一部分に第１導電型の不純物を注入する工程と
を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電型の電極部を、前記アクティブ領域であって、トランジスタ形成領域外のボディ領域に電気的に接続する
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２導電型の電極部を、前記アクティブ領域のトランジスタ形成領域に形成された、一対の主電極領域のいずれか一方に電気的に接続する
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板として、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板又はＳＯＳ（Ｓｉｌｉｃｏｎ Ｏｎ Ｓａｐｐｈｉｒｅ）基板を用意する
ことを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図８】
【図９】
【図１０】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図８】
【図９】
【図１０】
【図６】
【図７】
【公開番号】特開２００８−２２７３４０（Ｐ２００８−２２７３４０Ａ）
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願番号】特願２００７−６６２２８（Ｐ２００７−６６２２８）
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２０年９月２５日（２００８．９．２５）
【国際特許分類】
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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