半導体装置
【課題】電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供する。
【解決手段】この半導体装置100は、互いに所定の間隔を隔てて形成されたソース領域7およびドレイン領域9と、チャネル領域5aを含むボディ領域5と、電界緩和層3と、ボディ領域5と電界緩和層3との表面上に形成されたゲート絶縁膜13と、ゲート絶縁膜13の表面上に形成され、不純物領域14と、不純物領域14よりも低い不純物濃度を有する空乏層形成領域15とが形成されたポリシリコン層32からなるゲート電極16とを備えている。そして、空乏層形成領域15は、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されている。
【解決手段】この半導体装置100は、互いに所定の間隔を隔てて形成されたソース領域7およびドレイン領域9と、チャネル領域5aを含むボディ領域5と、電界緩和層3と、ボディ領域5と電界緩和層3との表面上に形成されたゲート絶縁膜13と、ゲート絶縁膜13の表面上に形成され、不純物領域14と、不純物領域14よりも低い不純物濃度を有する空乏層形成領域15とが形成されたポリシリコン層32からなるゲート電極16とを備えている。そして、空乏層形成領域15は、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ゲート電極に空乏層が形成される半導体装置に関する。
【背景技術】
【0002】
従来、ゲート電極に空乏層が形成される半導体装置が知られている(たとえば、特許文献1参照)。この特許文献1に開示された半導体装置は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域上に形成されるゲート酸化膜と、ゲート酸化膜上に形成されるゲート電極とによって構成されている。この半導体装置では、ゲート電極の不純物濃度は、端部で低く、中央部において高くなっている。これにより、ゲート電極の端部に空乏層を形成することが可能となる。その結果、ゲート電極とドレイン領域との間のゲート電極の端部に設けられた空乏層の分だけ、ゲート電極とドレイン領域との間の距離が長くなるので、ゲート電極とドレイン領域との間の電界が小さくなる。これにより、トランジスタの耐圧を向上し、ゲート絶縁膜に電界集中が起こるのを抑制することが可能となる。
【0003】
【特許文献1】特開平10−4189号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記した半導体装置では、空乏層が形成されるのはゲート電極の端部だけであり、ゲート電極の大部分は電極として機能している。したがって、ゲート電極を用いてドレインをオフセットさせる2重拡散トランジスタに適応した場合、電界緩和層領域におけるゲート電界の抑制が不十分であるとともに、ゲート電極と基板との間のゲート容量が大きくなるという課題がある。
【0005】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0006】
この発明の半導体装置は、半導体基板と、半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、ソース領域に接するように形成され、チャネル領域を含む第1不純物領域と、第1不純物領域とドレイン領域との間に形成された電界緩和層と、第1不純物領域及び電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、ゲート電極は、第1不純物領域に対向するように形成される第1導電型の第2不純物領域、および、第2不純物領域よりも低い第1導電型の不純物濃度を有するかまたは真性半導体の第3不純物領域の2つの領域からなる。
【発明の効果】
【0007】
本発明によれば、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能となる。
【発明を実施するための最良の形態】
【0008】
以下、本発明の実施形態を図面に基づいて説明する。
【0009】
(第1実施形態)
図1は、本発明の第1実施形態による半導体装置100の断面図である。
【0010】
この第1実施形態による半導体装置100は、図1に示すように、P−シリコン基板1の表面にN+不純物領域2が形成されている。また、不純物領域2の表面上には、エピタキシャル成長層からなるN−電界緩和層3が形成されている。また、シリコン基板1、不純物領域2および電界緩和層3の側面には、素子を分離するためのP+不純物領域4が形成されている。また、不純物領域4と連続するように、素子を分離するためのP+不純物領域10が形成され、不純物領域10の表面上には、素子分離酸化膜11が形成されている。電界緩和層3の表面の所定の領域には、表面にチャネル領域5aが形成されるP−ボディ領域5が形成されている。なお、ボディ領域5は、本発明の「第1不純物領域」の一例である。ボディ領域5の表面の所定の領域には、P+不純物領域6、N+ソース領域7およびN−不純物領域8が形成されている。また、電界緩和層3の表面には、ボディ領域5から所定の間隔を隔てて離間するように、N+ドレイン領域9が形成されている。
【0011】
また、不純物領域6およびソース領域7の表面上と、ドレイン領域9の表面上とには、金属シリサイドからなるシリサイド膜12aが形成されている。これにより、ボディ領域5とソース領域7とは、不純物領域6およびシリサイド膜12aを介して同じ電位になるように構成されている。また、電界緩和層3、ボディ領域5、および不純物領域8の表面上には、約7nm〜約15nmの厚みを有するSiO2などからなるゲート絶縁膜13が形成されている。また、ゲート絶縁膜13の表面上には、約0.9μm〜約2.0μmの幅を有するゲート電極16が形成されている。ゲート電極16は、ゲート絶縁膜13の表面上に形成されたポリシリコン層32と、ポリシリコン層32の表面上に形成されたシリサイド膜12bとによって構成されている。なお、ポリシリコン層32は、本発明の「半導体層」の一例である。
【0012】
ポリシリコン層32のソース領域7側には、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有するN+不純物領域14が形成されている。なお、不純物領域14は、本発明の「第2不純物領域」の一例である。また、ポリシリコン層32のドレイン領域9側には、不純物領域14よりも低い約1.0×1017cm−3〜約5.0×1018cm−3の不純物濃度(N−型)を有する空乏層形成領域15が形成されている。なお、空乏層形成領域15は、本発明の「第3不純物領域」の一例である。
【0013】
また、ボディ領域5と不純物領域14とは、ゲート絶縁膜13を介して対向する位置に配置されている。また、不純物領域14と空乏層形成領域15との境界60は、チャネル領域5aに沿った方向(水平方向)に実質的に直交する方向(垂直方向)に延びるように設けられている。つまり、不純物領域14と空乏層形成領域15とは、チャネル領域5aに沿った方向(横方向)に分離されている。
【0014】
また、不純物領域14、空乏層形成領域15およびシリサイド膜12bの側面には、絶縁膜17が形成されている。絶縁膜17の側面には、サイドウォール絶縁膜18が形成されている。
【0015】
また、シリサイド膜12a、シリサイド膜12bには、絶縁膜19が積層される。そして、不純物領域6、ソース領域7、ドレイン領域9は、絶縁膜19に形成されるコンタクトホール19aを介してAlからなる配線21と接続されている。
【0016】
次に、図2および図3を用いて、本発明の第1実施形態による半導体装置100に形成される空乏層30および31について説明する。図2は、半導体装置100に形成される空乏層30および31を説明するための断面図である。図3は、ゲート電極16の不純物濃度の分布を表す模式図である。
【0017】
図2に示すように、ボディ領域5と電界緩和層3とのpn接合面を挟むように空乏層30が形成されている。また、空乏層形成領域15のN型の不純物濃度は、不純物領域14の不純物濃度よりも小さい不純物濃度分布となるように構成されていることにより(図3参照)、ゲート電極16に電圧が印加された場合、空乏層形成領域15には実質的に全領域に空乏層31が形成される。なお、空乏層形成領域15が、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されているので、空乏層31も、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成される。また、ソース領域7よりも高い電圧がゲート電極16に印加され、それよりもさらに高い電圧がドレイン領域9に印加されている場合、ドレイン領域9から、ソース領域7およびゲート電極16に向かって電気力線が延びる。したがって、ポリシリコン層32の一部に形成される空乏層形成領域15でバンドが曲がり電荷の蓄積層が形成される。これにより、ポリシリコン層32の全領域が不純物領域14となっている場合に比べて、ゲート絶縁膜13および電界緩和層3におけるゲート電界を緩和することができる。また、ゲート電極16のうち、電極として実際に機能する部分は、不純物領域14であるため、空乏層31が形成される空乏層形成領域15を設けることにより、ゲート電極16とシリコン基板1とのゲート容量を小さくすることができる。
【0018】
図4〜図8は、それぞれ、本発明の第1実施形態による半導体装置100の製造プロセスを説明するための断面図である。
【0019】
まず、図4に示すように、シリコン基板1の表面上に不純物領域2と、不純物領域4とを形成する。その後、不純物領域2と不純物領域4との表面上に、不純物領域2より低濃度のN型の不純物を導入したシリコンからなる電界緩和層3をエピタキシャル成長する。次に、リソグラフィ法により不純物領域4に達するP+不純物領域10を形成する。次に、不純物領域10の所定の領域上に、LOCOS(Local Oxidation of Silicon)法を用いた素子分離酸化膜11を形成する。次に、電界緩和層3の表面上に、熱酸化法を用いて、ゲート絶縁膜13を構成する絶縁膜13aを形成する。
【0020】
次に、図5に示すように、たとえば減圧CVD法を用いて、絶縁膜13aおよび素子分離酸化膜11の表面上にポリシリコン層32を形成する。その後、ポリシリコン層32のN型不純物濃度が約1.0×1017cm−3〜約5.0×1018cm−3となるように、リン(P)イオンをポリシリコン層32に注入する。
【0021】
そして、ポリシリコン層32の所定の領域をエッチングした後に、図6に示すように、熱酸化法を用いて、ポリシリコン層32の表面に絶縁膜17を形成する。この後、所定の領域にレジスト33を形成し、ボロン(B)イオンを電界緩和層3の表面に注入することにより、ボディ領域5が形成される。
【0022】
次に、図示しないレジストを形成した後にリン(P)イオンをボディ領域5の所定の領域に注入することにより、図7に示す不純物領域8を形成する。次に、たとえば、HTO(High Temperature Oxide)のような絶縁膜を全面を覆うように形成した後、異方性エッチングすることにより、絶縁膜17の側面にサイドウォール絶縁膜18を形成する。次に、レジスト34、絶縁膜17およびサイドウォール絶縁膜18の所定の領域上に形成する。レジスト34およびサイドウォール絶縁膜18をマスクとして、ボディ領域5の表面および電界緩和層3の表面に砒素(As)イオンを注入することにより、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有するソース領域7およびドレイン領域9を形成する。このAsイオンの注入によって、ポリシリコン層32に不純物領域14が形成される。ここで、ポリシリコン層32の内、不純物領域14が形成されない領域は、約1.0×1017cm−3〜約5.0×1018cm−3のN型不純物濃度を有する不純物領域からなる空乏層形成領域15となる。
【0023】
次に、図8に示すように、所定の領域にレジスト35を形成し、ボロン(B)イオンを注入することにより、不純物領域6が形成される。そして、レジスト35を除去した後、エッチバックにより、不純物領域6、ソース領域7及びドレイン領域9の表面上の絶縁膜13aを除去する。これにより、図1に示したように、不純物領域14、空乏層形成領域15および絶縁膜17の下方にのみ残余した絶縁膜13aによりゲート絶縁膜13が構成される。この後、不純物領域6、ソース領域7、ドレイン領域9、不純物領域14および空乏層形成領域15の表面の所定の領域上に、シリサイド膜12aおよび12bを形成する。そして、全面に絶縁膜19を形成した後、絶縁膜19にコンタクトホール19aを形成する。そして、コンタクトホール19a内を埋め込むように、導電性を有するプラグ20を形成する。最後に、絶縁膜19の上面上に、プラグ20の上面に接触するように、Alからなる配線21を形成する。このようにして第1実施形態による半導体装置100が形成される。
【0024】
第1実施形態では、上記のように、ゲート電極16が不純物領域14の不純物濃度(約5.0×1019cm−3〜約5.0×1020cm−3)よりも低いN型の不純物濃度(約1.0×1017cm−3〜約5.0×1018cm−3)を有する空乏層形成領域15を含む。これにより、不純物領域14に電圧が印加されたとき、ポリシリコン層32の一部に形成される空乏層形成領域15に空乏層31が形成される。その結果、ポリシリコン層32の全領域が不純物領域14となっている場合に比べて、ゲート絶縁膜13および電界緩和層3におけるゲート電界を緩和することができる。
【0025】
また、ゲート電極16に電圧が印加されたとき、ゲート電極16には空乏層31がゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されていることにより、ゲート電極16の電極として実際に機能している部分は、不純物領域14であるため、ゲート電極16とシリコン基板1とのゲート容量を小さくすることができる。
【0026】
また、第1実施形態では、不純物領域14は、ゲート電極16のソース領域7側に形成され、不純物領域14と空乏層形成領域15とは、チャネル領域5aに沿った方向に実質的に直交する方向に延びる境界60を有するように分離されるように構成される。したがって、チャネル領域5aと直交する方向からゲート電極16にイオン注入を行うとともに、不純物領域14と空乏層形成領域15とのイオン注入量を異ならせることにより、不純物領域14と空乏層形成領域15とを形成することができる。また、イオン注入を行う領域を変化させることにより、容易に、不純物領域14と空乏層形成領域15との大きさを調整することができる。
【0027】
なお、第1実施形態において、チャネル領域5aを境界60よりもドレイン領域9側にまで形成しても良い。したがって、チャネル領域5aのドレイン側の端部の延長線上に境界60が配置されるように不純物領域14を形成する必要はない。
【0028】
(第2実施形態)
図9は、本発明の第2実施形態による半導体装置101の断面図である。この第2実施形態による半導体装置101では、サイドウォール絶縁膜18aのドレイン領域9側の端部180aとドレイン領域9のサイドウォール絶縁膜18a側の端部9aとが、所定の間隔Lを隔てて離間するように配置されている。また、シリサイド膜12cは、不純物領域14bの表面上のみに形成されており、空乏層形成領域15aの表面上には形成されていない。また、シリサイド膜12cと、不純物領域14bおよび空乏層形成領域15aからなるポリシリコン層32aとにより、約0.6μm〜約1.0μmの幅を有するゲート電極16bが形成されている。なお、ポリシリコン層32aは、本発明の「半導体層」の一例である。この第2実施形態のその他の構成は、第1実施形態と同じである。
【0029】
第2実施形態では、上記のように、サイドウォール絶縁膜18aのドレイン領域9側の端部180aとドレイン領域9のサイドウォール絶縁膜18a側の端部9aとを、所定の間隔Lを隔てて離間するように配置する。このため、不純物領域14bとドレイン領域9との距離が大きくなるので、ドレイン領域9と不純物領域14bとの間の電界をより小さくすることができる。これにより、ゲート絶縁膜13aに電界集中が起こるのを第1実施形態に比べてより抑制することができる。
【0030】
なお、第2実施形態のその他の効果は、上記第1実施形態と同様である。
【0031】
(第3実施形態)
図10は、本発明の第3実施形態による半導体装置102の断面図である。この第3実施形態は、上記第1実施形態および第2実施形態と異なり、トレンチゲート型のゲート電極54に空乏層が形成される縦型の半導体装置102である。
【0032】
この第3実施形態による半導体装置102では、P−シリコン基板41の表面にN+ドレイン領域42が形成されている。また、ドレイン領域42の表面には、N+不純物領域43と、N−電界緩和層44とが形成されている。また、シリコン基板41と、電界緩和層44とに跨るように、素子を分離するためのP+不純物領域45が形成されている。また、不純物領域45が形成される領域の表面上には、不純物領域45と連続するように、素子を分離するためのP+不純物領域46が形成されている。また、電界緩和層44の表面には、チャネル領域47aを構成するP−ボディ領域47が形成されている。なお、ボディ領域47は、本発明の「第1不純物領域」の一例である。ボディ領域47の表面には、N+ソース領域48が形成されている。また、電界緩和層44の表面には、不純物領域43の上部に達するように形成されている溝部49aが形成され、また、ソース領域48およびボディ領域47を貫通するように溝部49bとが形成されている。また、電界緩和層44、不純物領域46および溝部49aの表面上には、絶縁膜50aが形成されている。また、ボディ領域47、ソース領域48および溝部49bの表面上には、ゲート絶縁膜50bが形成されている。また、溝部49a内には、絶縁膜50aを介して、ポリシリコン層が埋め込まれた導電性を有するN+不純物領域51が形成されている。また、溝部49aの表面上に形成される絶縁膜50aの底面には、不純物領域51と、不純物領域43とを電気的に接続するためのコンタクトホール501aが設けられている。
【0033】
ここで、第3実施形態では、溝部49bの表面上に形成されるゲート絶縁膜50bの表面上には、ポリシリコン層からなるゲート電極54が形成されている。ゲート電極54のドレイン領域42側には、後述するN+不純物領域53よりも低い約1.0×1017cm−3〜約5.0×1018cm−3の不純物濃度(N−型)を有する空乏層形成領域52が形成されている。空乏層形成領域52の上部には、ポリシリコン層の表面上からN型の不純物がイオン注入されることにより、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有する不純物領域53が形成されている。なお、不純物領域53は、本発明の「第2不純物領域」の一例である。また、空乏層形成領域52は、ゲート電極54のドレイン領域42側の端部54aから中央部の近傍の領域に渡って形成されている。
【0034】
また、第3実施形態では、ボディ領域47と不純物領域53とは、ゲート絶縁膜50bを介して対向する位置に配置されている。そして、不純物領域53と空乏層形成領域52との境界70は、チャネル領域47aに沿った方向(垂直方向)に実質的に直交する方向(水平方向)に延びるように設けられている。つまり、不純物領域53と空乏層形成領域52とは、チャネル領域47aに沿った方向(縦方向)に分離されている。
【0035】
また、ボディ領域47、ソース領域48、不純物領域51、不純物領域53は、絶縁膜55に形成されたコンタクトホール55aを介してAlからなる配線57にそれぞれ接続されている。
【0036】
第3実施形態では、上記のように、縦型のトランジスタ構造において、ゲート電極54に電圧が印加されたとき、不純物領域53の下方に位置する空乏層形成領域52に空乏層が形成される。これにより、ポリシリコン層からなるゲート電極54の全領域が不純物領域53となっている場合に比べて、ゲート絶縁膜50bおよび電界緩和層44におけるゲート電界を緩和することができる。また、ゲート電極54の電極として実際に機能する部分は、不純物領域53であるため、空乏層が形成される空乏層形成領域52を設けることにより、ゲート電極54とシリコン基板41とのゲート容量を小さくすることができる。
【0037】
なお、第2実施形態において、ボディ領域47を境界70よりも空乏層形成領域52側にまで形成することもできる。
【0038】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0039】
たとえば、上記第1実施形態〜第3実施形態では、N−不純物領域からなる空乏層形成領域15、15aおよび52を形成する例を示したが、本発明はこれに限らず、図11に示す変形例のように、真性(intrinsic)の半導体層からなる空乏層形成領域15bを形成してもよい。
【0040】
また、上記第1実施形態〜第3実施形態では、N型のソース領域およびドレイン領域を有するN型の半導体装置を形成する例を示したが、本発明はこれに限らず、P型のソース領域およびドレイン領域を有するP型の半導体装置を形成してもよい。このとき、空乏層形成領域は、P−型の不純物濃度を有する不純物領域により形成されるかまたは真性の半導体層により形成される。
【0041】
また、上記第1実施形態〜第3実施形態では、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部の近傍の領域に渡って形成する例を示したが、本発明はこれに限らず、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部を超えて形成してもよい。
【図面の簡単な説明】
【0042】
【図1】本発明の第1実施形態による半導体装置の断面図である。
【図2】本発明の第1実施形態による半導体装置に形成される空乏層を説明するための断面図である。
【図3】本発明の第1実施形態によるゲート電極の不純物濃度の分布を表す模式図である。
【図4】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の第2実施形態による半導体装置の断面図である。
【図10】本発明の第3実施形態による半導体装置の断面図である。
【図11】本発明の第1実施形態および第2実施形態の変形例による半導体装置の断面図である。
【符号の説明】
【0043】
3、44 電界緩和層
5、47 P−ボディ領域(第1不純物領域)
7、48 ソース領域
9、42 ドレイン領域
13、50b ゲート絶縁膜
14、14b、53 不純物領域(第2不純物領域)
15、15a、15b、52 空乏層形成領域(第3不純物領域)
16、16b、54 ゲート電極
18、18a サイドウォール絶縁膜
32、32a ポリシリコン層(半導体層)
49b 溝部
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ゲート電極に空乏層が形成される半導体装置に関する。
【背景技術】
【0002】
従来、ゲート電極に空乏層が形成される半導体装置が知られている(たとえば、特許文献1参照)。この特許文献1に開示された半導体装置は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャネル領域上に形成されるゲート酸化膜と、ゲート酸化膜上に形成されるゲート電極とによって構成されている。この半導体装置では、ゲート電極の不純物濃度は、端部で低く、中央部において高くなっている。これにより、ゲート電極の端部に空乏層を形成することが可能となる。その結果、ゲート電極とドレイン領域との間のゲート電極の端部に設けられた空乏層の分だけ、ゲート電極とドレイン領域との間の距離が長くなるので、ゲート電極とドレイン領域との間の電界が小さくなる。これにより、トランジスタの耐圧を向上し、ゲート絶縁膜に電界集中が起こるのを抑制することが可能となる。
【0003】
【特許文献1】特開平10−4189号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
しかしながら、上記した半導体装置では、空乏層が形成されるのはゲート電極の端部だけであり、ゲート電極の大部分は電極として機能している。したがって、ゲート電極を用いてドレインをオフセットさせる2重拡散トランジスタに適応した場合、電界緩和層領域におけるゲート電界の抑制が不十分であるとともに、ゲート電極と基板との間のゲート容量が大きくなるという課題がある。
【0005】
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【0006】
この発明の半導体装置は、半導体基板と、半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、ソース領域に接するように形成され、チャネル領域を含む第1不純物領域と、第1不純物領域とドレイン領域との間に形成された電界緩和層と、第1不純物領域及び電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、ゲート電極は、第1不純物領域に対向するように形成される第1導電型の第2不純物領域、および、第2不純物領域よりも低い第1導電型の不純物濃度を有するかまたは真性半導体の第3不純物領域の2つの領域からなる。
【発明の効果】
【0007】
本発明によれば、電界緩和層領域におけるゲート電界の影響を抑制しながら、ゲート容量を小さくすることが可能となる。
【発明を実施するための最良の形態】
【0008】
以下、本発明の実施形態を図面に基づいて説明する。
【0009】
(第1実施形態)
図1は、本発明の第1実施形態による半導体装置100の断面図である。
【0010】
この第1実施形態による半導体装置100は、図1に示すように、P−シリコン基板1の表面にN+不純物領域2が形成されている。また、不純物領域2の表面上には、エピタキシャル成長層からなるN−電界緩和層3が形成されている。また、シリコン基板1、不純物領域2および電界緩和層3の側面には、素子を分離するためのP+不純物領域4が形成されている。また、不純物領域4と連続するように、素子を分離するためのP+不純物領域10が形成され、不純物領域10の表面上には、素子分離酸化膜11が形成されている。電界緩和層3の表面の所定の領域には、表面にチャネル領域5aが形成されるP−ボディ領域5が形成されている。なお、ボディ領域5は、本発明の「第1不純物領域」の一例である。ボディ領域5の表面の所定の領域には、P+不純物領域6、N+ソース領域7およびN−不純物領域8が形成されている。また、電界緩和層3の表面には、ボディ領域5から所定の間隔を隔てて離間するように、N+ドレイン領域9が形成されている。
【0011】
また、不純物領域6およびソース領域7の表面上と、ドレイン領域9の表面上とには、金属シリサイドからなるシリサイド膜12aが形成されている。これにより、ボディ領域5とソース領域7とは、不純物領域6およびシリサイド膜12aを介して同じ電位になるように構成されている。また、電界緩和層3、ボディ領域5、および不純物領域8の表面上には、約7nm〜約15nmの厚みを有するSiO2などからなるゲート絶縁膜13が形成されている。また、ゲート絶縁膜13の表面上には、約0.9μm〜約2.0μmの幅を有するゲート電極16が形成されている。ゲート電極16は、ゲート絶縁膜13の表面上に形成されたポリシリコン層32と、ポリシリコン層32の表面上に形成されたシリサイド膜12bとによって構成されている。なお、ポリシリコン層32は、本発明の「半導体層」の一例である。
【0012】
ポリシリコン層32のソース領域7側には、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有するN+不純物領域14が形成されている。なお、不純物領域14は、本発明の「第2不純物領域」の一例である。また、ポリシリコン層32のドレイン領域9側には、不純物領域14よりも低い約1.0×1017cm−3〜約5.0×1018cm−3の不純物濃度(N−型)を有する空乏層形成領域15が形成されている。なお、空乏層形成領域15は、本発明の「第3不純物領域」の一例である。
【0013】
また、ボディ領域5と不純物領域14とは、ゲート絶縁膜13を介して対向する位置に配置されている。また、不純物領域14と空乏層形成領域15との境界60は、チャネル領域5aに沿った方向(水平方向)に実質的に直交する方向(垂直方向)に延びるように設けられている。つまり、不純物領域14と空乏層形成領域15とは、チャネル領域5aに沿った方向(横方向)に分離されている。
【0014】
また、不純物領域14、空乏層形成領域15およびシリサイド膜12bの側面には、絶縁膜17が形成されている。絶縁膜17の側面には、サイドウォール絶縁膜18が形成されている。
【0015】
また、シリサイド膜12a、シリサイド膜12bには、絶縁膜19が積層される。そして、不純物領域6、ソース領域7、ドレイン領域9は、絶縁膜19に形成されるコンタクトホール19aを介してAlからなる配線21と接続されている。
【0016】
次に、図2および図3を用いて、本発明の第1実施形態による半導体装置100に形成される空乏層30および31について説明する。図2は、半導体装置100に形成される空乏層30および31を説明するための断面図である。図3は、ゲート電極16の不純物濃度の分布を表す模式図である。
【0017】
図2に示すように、ボディ領域5と電界緩和層3とのpn接合面を挟むように空乏層30が形成されている。また、空乏層形成領域15のN型の不純物濃度は、不純物領域14の不純物濃度よりも小さい不純物濃度分布となるように構成されていることにより(図3参照)、ゲート電極16に電圧が印加された場合、空乏層形成領域15には実質的に全領域に空乏層31が形成される。なお、空乏層形成領域15が、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されているので、空乏層31も、ゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成される。また、ソース領域7よりも高い電圧がゲート電極16に印加され、それよりもさらに高い電圧がドレイン領域9に印加されている場合、ドレイン領域9から、ソース領域7およびゲート電極16に向かって電気力線が延びる。したがって、ポリシリコン層32の一部に形成される空乏層形成領域15でバンドが曲がり電荷の蓄積層が形成される。これにより、ポリシリコン層32の全領域が不純物領域14となっている場合に比べて、ゲート絶縁膜13および電界緩和層3におけるゲート電界を緩和することができる。また、ゲート電極16のうち、電極として実際に機能する部分は、不純物領域14であるため、空乏層31が形成される空乏層形成領域15を設けることにより、ゲート電極16とシリコン基板1とのゲート容量を小さくすることができる。
【0018】
図4〜図8は、それぞれ、本発明の第1実施形態による半導体装置100の製造プロセスを説明するための断面図である。
【0019】
まず、図4に示すように、シリコン基板1の表面上に不純物領域2と、不純物領域4とを形成する。その後、不純物領域2と不純物領域4との表面上に、不純物領域2より低濃度のN型の不純物を導入したシリコンからなる電界緩和層3をエピタキシャル成長する。次に、リソグラフィ法により不純物領域4に達するP+不純物領域10を形成する。次に、不純物領域10の所定の領域上に、LOCOS(Local Oxidation of Silicon)法を用いた素子分離酸化膜11を形成する。次に、電界緩和層3の表面上に、熱酸化法を用いて、ゲート絶縁膜13を構成する絶縁膜13aを形成する。
【0020】
次に、図5に示すように、たとえば減圧CVD法を用いて、絶縁膜13aおよび素子分離酸化膜11の表面上にポリシリコン層32を形成する。その後、ポリシリコン層32のN型不純物濃度が約1.0×1017cm−3〜約5.0×1018cm−3となるように、リン(P)イオンをポリシリコン層32に注入する。
【0021】
そして、ポリシリコン層32の所定の領域をエッチングした後に、図6に示すように、熱酸化法を用いて、ポリシリコン層32の表面に絶縁膜17を形成する。この後、所定の領域にレジスト33を形成し、ボロン(B)イオンを電界緩和層3の表面に注入することにより、ボディ領域5が形成される。
【0022】
次に、図示しないレジストを形成した後にリン(P)イオンをボディ領域5の所定の領域に注入することにより、図7に示す不純物領域8を形成する。次に、たとえば、HTO(High Temperature Oxide)のような絶縁膜を全面を覆うように形成した後、異方性エッチングすることにより、絶縁膜17の側面にサイドウォール絶縁膜18を形成する。次に、レジスト34、絶縁膜17およびサイドウォール絶縁膜18の所定の領域上に形成する。レジスト34およびサイドウォール絶縁膜18をマスクとして、ボディ領域5の表面および電界緩和層3の表面に砒素(As)イオンを注入することにより、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有するソース領域7およびドレイン領域9を形成する。このAsイオンの注入によって、ポリシリコン層32に不純物領域14が形成される。ここで、ポリシリコン層32の内、不純物領域14が形成されない領域は、約1.0×1017cm−3〜約5.0×1018cm−3のN型不純物濃度を有する不純物領域からなる空乏層形成領域15となる。
【0023】
次に、図8に示すように、所定の領域にレジスト35を形成し、ボロン(B)イオンを注入することにより、不純物領域6が形成される。そして、レジスト35を除去した後、エッチバックにより、不純物領域6、ソース領域7及びドレイン領域9の表面上の絶縁膜13aを除去する。これにより、図1に示したように、不純物領域14、空乏層形成領域15および絶縁膜17の下方にのみ残余した絶縁膜13aによりゲート絶縁膜13が構成される。この後、不純物領域6、ソース領域7、ドレイン領域9、不純物領域14および空乏層形成領域15の表面の所定の領域上に、シリサイド膜12aおよび12bを形成する。そして、全面に絶縁膜19を形成した後、絶縁膜19にコンタクトホール19aを形成する。そして、コンタクトホール19a内を埋め込むように、導電性を有するプラグ20を形成する。最後に、絶縁膜19の上面上に、プラグ20の上面に接触するように、Alからなる配線21を形成する。このようにして第1実施形態による半導体装置100が形成される。
【0024】
第1実施形態では、上記のように、ゲート電極16が不純物領域14の不純物濃度(約5.0×1019cm−3〜約5.0×1020cm−3)よりも低いN型の不純物濃度(約1.0×1017cm−3〜約5.0×1018cm−3)を有する空乏層形成領域15を含む。これにより、不純物領域14に電圧が印加されたとき、ポリシリコン層32の一部に形成される空乏層形成領域15に空乏層31が形成される。その結果、ポリシリコン層32の全領域が不純物領域14となっている場合に比べて、ゲート絶縁膜13および電界緩和層3におけるゲート電界を緩和することができる。
【0025】
また、ゲート電極16に電圧が印加されたとき、ゲート電極16には空乏層31がゲート電極16のドレイン領域9側の端部16aから中央部の近傍の領域に渡って形成されていることにより、ゲート電極16の電極として実際に機能している部分は、不純物領域14であるため、ゲート電極16とシリコン基板1とのゲート容量を小さくすることができる。
【0026】
また、第1実施形態では、不純物領域14は、ゲート電極16のソース領域7側に形成され、不純物領域14と空乏層形成領域15とは、チャネル領域5aに沿った方向に実質的に直交する方向に延びる境界60を有するように分離されるように構成される。したがって、チャネル領域5aと直交する方向からゲート電極16にイオン注入を行うとともに、不純物領域14と空乏層形成領域15とのイオン注入量を異ならせることにより、不純物領域14と空乏層形成領域15とを形成することができる。また、イオン注入を行う領域を変化させることにより、容易に、不純物領域14と空乏層形成領域15との大きさを調整することができる。
【0027】
なお、第1実施形態において、チャネル領域5aを境界60よりもドレイン領域9側にまで形成しても良い。したがって、チャネル領域5aのドレイン側の端部の延長線上に境界60が配置されるように不純物領域14を形成する必要はない。
【0028】
(第2実施形態)
図9は、本発明の第2実施形態による半導体装置101の断面図である。この第2実施形態による半導体装置101では、サイドウォール絶縁膜18aのドレイン領域9側の端部180aとドレイン領域9のサイドウォール絶縁膜18a側の端部9aとが、所定の間隔Lを隔てて離間するように配置されている。また、シリサイド膜12cは、不純物領域14bの表面上のみに形成されており、空乏層形成領域15aの表面上には形成されていない。また、シリサイド膜12cと、不純物領域14bおよび空乏層形成領域15aからなるポリシリコン層32aとにより、約0.6μm〜約1.0μmの幅を有するゲート電極16bが形成されている。なお、ポリシリコン層32aは、本発明の「半導体層」の一例である。この第2実施形態のその他の構成は、第1実施形態と同じである。
【0029】
第2実施形態では、上記のように、サイドウォール絶縁膜18aのドレイン領域9側の端部180aとドレイン領域9のサイドウォール絶縁膜18a側の端部9aとを、所定の間隔Lを隔てて離間するように配置する。このため、不純物領域14bとドレイン領域9との距離が大きくなるので、ドレイン領域9と不純物領域14bとの間の電界をより小さくすることができる。これにより、ゲート絶縁膜13aに電界集中が起こるのを第1実施形態に比べてより抑制することができる。
【0030】
なお、第2実施形態のその他の効果は、上記第1実施形態と同様である。
【0031】
(第3実施形態)
図10は、本発明の第3実施形態による半導体装置102の断面図である。この第3実施形態は、上記第1実施形態および第2実施形態と異なり、トレンチゲート型のゲート電極54に空乏層が形成される縦型の半導体装置102である。
【0032】
この第3実施形態による半導体装置102では、P−シリコン基板41の表面にN+ドレイン領域42が形成されている。また、ドレイン領域42の表面には、N+不純物領域43と、N−電界緩和層44とが形成されている。また、シリコン基板41と、電界緩和層44とに跨るように、素子を分離するためのP+不純物領域45が形成されている。また、不純物領域45が形成される領域の表面上には、不純物領域45と連続するように、素子を分離するためのP+不純物領域46が形成されている。また、電界緩和層44の表面には、チャネル領域47aを構成するP−ボディ領域47が形成されている。なお、ボディ領域47は、本発明の「第1不純物領域」の一例である。ボディ領域47の表面には、N+ソース領域48が形成されている。また、電界緩和層44の表面には、不純物領域43の上部に達するように形成されている溝部49aが形成され、また、ソース領域48およびボディ領域47を貫通するように溝部49bとが形成されている。また、電界緩和層44、不純物領域46および溝部49aの表面上には、絶縁膜50aが形成されている。また、ボディ領域47、ソース領域48および溝部49bの表面上には、ゲート絶縁膜50bが形成されている。また、溝部49a内には、絶縁膜50aを介して、ポリシリコン層が埋め込まれた導電性を有するN+不純物領域51が形成されている。また、溝部49aの表面上に形成される絶縁膜50aの底面には、不純物領域51と、不純物領域43とを電気的に接続するためのコンタクトホール501aが設けられている。
【0033】
ここで、第3実施形態では、溝部49bの表面上に形成されるゲート絶縁膜50bの表面上には、ポリシリコン層からなるゲート電極54が形成されている。ゲート電極54のドレイン領域42側には、後述するN+不純物領域53よりも低い約1.0×1017cm−3〜約5.0×1018cm−3の不純物濃度(N−型)を有する空乏層形成領域52が形成されている。空乏層形成領域52の上部には、ポリシリコン層の表面上からN型の不純物がイオン注入されることにより、約5.0×1019cm−3〜約5.0×1020cm−3の不純物濃度を有する不純物領域53が形成されている。なお、不純物領域53は、本発明の「第2不純物領域」の一例である。また、空乏層形成領域52は、ゲート電極54のドレイン領域42側の端部54aから中央部の近傍の領域に渡って形成されている。
【0034】
また、第3実施形態では、ボディ領域47と不純物領域53とは、ゲート絶縁膜50bを介して対向する位置に配置されている。そして、不純物領域53と空乏層形成領域52との境界70は、チャネル領域47aに沿った方向(垂直方向)に実質的に直交する方向(水平方向)に延びるように設けられている。つまり、不純物領域53と空乏層形成領域52とは、チャネル領域47aに沿った方向(縦方向)に分離されている。
【0035】
また、ボディ領域47、ソース領域48、不純物領域51、不純物領域53は、絶縁膜55に形成されたコンタクトホール55aを介してAlからなる配線57にそれぞれ接続されている。
【0036】
第3実施形態では、上記のように、縦型のトランジスタ構造において、ゲート電極54に電圧が印加されたとき、不純物領域53の下方に位置する空乏層形成領域52に空乏層が形成される。これにより、ポリシリコン層からなるゲート電極54の全領域が不純物領域53となっている場合に比べて、ゲート絶縁膜50bおよび電界緩和層44におけるゲート電界を緩和することができる。また、ゲート電極54の電極として実際に機能する部分は、不純物領域53であるため、空乏層が形成される空乏層形成領域52を設けることにより、ゲート電極54とシリコン基板41とのゲート容量を小さくすることができる。
【0037】
なお、第2実施形態において、ボディ領域47を境界70よりも空乏層形成領域52側にまで形成することもできる。
【0038】
今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0039】
たとえば、上記第1実施形態〜第3実施形態では、N−不純物領域からなる空乏層形成領域15、15aおよび52を形成する例を示したが、本発明はこれに限らず、図11に示す変形例のように、真性(intrinsic)の半導体層からなる空乏層形成領域15bを形成してもよい。
【0040】
また、上記第1実施形態〜第3実施形態では、N型のソース領域およびドレイン領域を有するN型の半導体装置を形成する例を示したが、本発明はこれに限らず、P型のソース領域およびドレイン領域を有するP型の半導体装置を形成してもよい。このとき、空乏層形成領域は、P−型の不純物濃度を有する不純物領域により形成されるかまたは真性の半導体層により形成される。
【0041】
また、上記第1実施形態〜第3実施形態では、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部の近傍の領域に渡って形成する例を示したが、本発明はこれに限らず、空乏層形成領域をゲート電極のドレイン領域側の端部から中央部を超えて形成してもよい。
【図面の簡単な説明】
【0042】
【図1】本発明の第1実施形態による半導体装置の断面図である。
【図2】本発明の第1実施形態による半導体装置に形成される空乏層を説明するための断面図である。
【図3】本発明の第1実施形態によるゲート電極の不純物濃度の分布を表す模式図である。
【図4】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図5】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図6】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図7】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図8】本発明の第1実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図9】本発明の第2実施形態による半導体装置の断面図である。
【図10】本発明の第3実施形態による半導体装置の断面図である。
【図11】本発明の第1実施形態および第2実施形態の変形例による半導体装置の断面図である。
【符号の説明】
【0043】
3、44 電界緩和層
5、47 P−ボディ領域(第1不純物領域)
7、48 ソース領域
9、42 ドレイン領域
13、50b ゲート絶縁膜
14、14b、53 不純物領域(第2不純物領域)
15、15a、15b、52 空乏層形成領域(第3不純物領域)
16、16b、54 ゲート電極
18、18a サイドウォール絶縁膜
32、32a ポリシリコン層(半導体層)
49b 溝部
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、
前記ソース領域に接するように形成され、チャネル領域を含む第1不純物領域と、
前記第1不純物領域と前記ドレイン領域との間に形成された電界緩和層と、
前記第1不純物領域及び前記電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記第1不純物領域に対向するように形成される第1導電型の第2不純物領域、および、前記第2不純物領域よりも低い第1導電型の不純物濃度を有するかまたは真性半導体の第3不純物領域の2つの領域からなる、半導体装置。
【請求項2】
前記第2不純物領域と前記第3不純物領域とは、前記チャネル領域に沿った方向に実質的に直交する方向に延びる境界を有するように分離されている、請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極の端部と前記ドレイン領域の端部とは、所定の間隔を隔てて配置されている、請求項1または請求項2に記載の半導体装置。
【請求項4】
前記ゲート電極の側面に設けられたサイドウォール絶縁膜をさらに備え、
前記サイドウォール絶縁膜と前記ドレイン領域とが、所定の間隔を隔てて離間するように配置されている、請求項3に記載の半導体装置。
【請求項5】
前記半導体基板の表面に形成された溝部を備え、
前記ゲート電極は、前記溝部の表面上のゲート絶縁膜を介して前記溝部内に形成され、
前記ゲート電極は、上部の前記第2不純物領域と下部の前記第3不純物領域とに縦方向に分離されるように形成されている、請求項1に記載の半導体装置。
【請求項1】
半導体基板と、
前記半導体基板に互いに所定の間隔を隔てて形成されたソース領域およびドレイン領域と、
前記ソース領域に接するように形成され、チャネル領域を含む第1不純物領域と、
前記第1不純物領域と前記ドレイン領域との間に形成された電界緩和層と、
前記第1不純物領域及び前記電界緩和層上のゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記第1不純物領域に対向するように形成される第1導電型の第2不純物領域、および、前記第2不純物領域よりも低い第1導電型の不純物濃度を有するかまたは真性半導体の第3不純物領域の2つの領域からなる、半導体装置。
【請求項2】
前記第2不純物領域と前記第3不純物領域とは、前記チャネル領域に沿った方向に実質的に直交する方向に延びる境界を有するように分離されている、請求項1に記載の半導体装置。
【請求項3】
前記ゲート電極の端部と前記ドレイン領域の端部とは、所定の間隔を隔てて配置されている、請求項1または請求項2に記載の半導体装置。
【請求項4】
前記ゲート電極の側面に設けられたサイドウォール絶縁膜をさらに備え、
前記サイドウォール絶縁膜と前記ドレイン領域とが、所定の間隔を隔てて離間するように配置されている、請求項3に記載の半導体装置。
【請求項5】
前記半導体基板の表面に形成された溝部を備え、
前記ゲート電極は、前記溝部の表面上のゲート絶縁膜を介して前記溝部内に形成され、
前記ゲート電極は、上部の前記第2不純物領域と下部の前記第3不純物領域とに縦方向に分離されるように形成されている、請求項1に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−198676(P2008−198676A)
【公開日】平成20年8月28日(2008.8.28)
【国際特許分類】
【出願番号】特願2007−29948(P2007−29948)
【出願日】平成19年2月9日(2007.2.9)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
【公開日】平成20年8月28日(2008.8.28)
【国際特許分類】
【出願日】平成19年2月9日(2007.2.9)
【出願人】(000001889)三洋電機株式会社 (18,308)
【Fターム(参考)】
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