【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ₂Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。 （もっと読む）

【課題】素子特性に優れた微細な半導体装置を提供する。
【解決手段】半導体基板と、半導体基板に形成されたトレンチ内の絶縁体からなる素子分離領域と、このトレンチ内の絶縁体に囲まれた半導体領域およびその上に形成された単結晶シリコン層を含む活性領域と、この単結晶シリコン層上に形成されたゲート絶縁膜と、前記活性領域を跨ぐようにゲート絶縁膜上に設けられたゲート電極と、このゲート電極の両側の、前記活性領域に設けられた拡散層と、を有する半導体装置。 （もっと読む）

【課題】ＳＴＩ領域の絶縁膜掘り下げにより形成される幅３０ｎｍ以下の拡散層が配されているＦｉｎＦＥＴにおいて、寄生抵抗を低減した構造及びその製造方法を提供する。
【解決手段】ＳＴＩ領域１０５に挟まれ、素子分離領域上方に突き出た幅３０ｎｍ以下の半導体層にソース及びドレイン領域となる拡散層１０４が形成されており、ソース及びドレイン領域間のチャネル領域を跨ぐゲート電極を有する凸型Ｆｉｎ構造の電界効果トランジスタであって、前記ソース及びドレイン領域となる拡散層側壁にサイドウォール１１０ｂ、該サイドウォールに挟まれた拡散層上面に選択エピタキシャル成長シリコン層１１１、及び該選択エピタキシャル成長シリコン層に接続されるコンタクトプラグ１１５を有することを特徴とする半導体装置。 （もっと読む）

【課題】製造コストを抑えつつ、ソース又はドレインと基板との間に生じる接合容量を低減できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１にＭＯＳトランジスタを形成する半導体装置の製造方法であって、シリコン基板１に素子分離膜３を形成する工程と、シリコン基板１上にゲート絶縁膜５を介してゲート電極７を形成する工程と、ゲート電極７と離間して、シリコン基板１上から素子分離膜３上にかけて引出電極９を形成する工程と、ゲート電極７と引出電極９とにより平面視で挟まれた領域のシリコン基板１に不純物を導入してＳ／Ｄ層１１を形成する工程と、Ｓ／Ｄ層１１上から引出電極９の少なくとも側面にかけてシリサイド２３を形成する工程と、を含む。 （もっと読む）

【課題】応力膜によるチャネル領域への歪み効果を向上させる形状の半導体基板を有し、かつ十分な深さのソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、半導体基板と、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の前記ゲート電極の両側の前記ゲート電極から離間した領域に凹部を形成する工程と、前記凹部の底面および側面からほぼ同じ深さまで前記半導体基板に導電型不純物を注入する工程と、前記凹部の底面および側面上に、前記半導体基板内の前記ゲート電極下のチャネル領域に歪みを与えて前記チャネル領域における電荷移動度を向上させる応力膜を形成する工程と、を含む。 （もっと読む）

【課題】半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止および当該シリサイドの薄膜化を両立する。
【解決手段】ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそれらはＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。 （もっと読む）

【課題】ゲートファーストプロセスで形成できる、金属化合物をゲート電極パターンとして使うｎチャネルＭＯＳトランジスタにおいて、ｐチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物に対し、前記ｎチャネルＭＯＳトランジスタのゲート電極パターンに使われる金属化合物の仕事関数差を増大させる。
【解決手段】ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 （もっと読む）

【課題】チャネル領域における歪みを適正に増大させ、キャリア注入速度を向上させて、近時における更なる狭チャネル化にも対応したトランジスタ特性の大幅な向上を可能とする信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１０１の側面に、自身は膨張性を有する応力膜からなる第１のサイドウォール１１１と、第１のサイドウォール１１１上にこれに比して応力の小さい膜からなる第２のサイドウォール１１２とが形成されており、半導体層、例えばＳｉＣ層１０４が第２のサイドウォール１１２により第１のサイドウォール１１１から離間する。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【課題】基板とゲート絶縁膜との界面近傍における窒素濃度を必要以上に高くすることなく、ゲート絶縁膜中の窒素濃度を高める。
【解決手段】電界効果トランジスタのゲート絶縁膜は、半導体基板に近い第１領域と、第１領域よりもゲート電極に近い第２領域とで窒素濃度のピークが異なっており、第１領域における窒素濃度のピークは、２．５atomic％〜１０atomic％であり、第２領域における窒素濃度のピークは、第１領域における窒素濃度のピークよりも高い。 （もっと読む）

【課題】ホウ素（Ｂ）のゲート絶縁膜の突き抜けや金属シリサイド膜による不純物の吸収によって生じるポリシリコン膜中の不純物の空乏化を防止する。
【解決手段】半導体装置１００は、ゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４とを備える。ゲート電極１４は、ドープドポリシリコン膜２１ａ、２１ｂ、２１ｃと、金属シリサイド膜２２ａとを備えている。ドープドポリシリコン膜２１ａ、２１ｃは、第１の不純物を含んでおり、ドープドポリシリコン膜２１ｂは、反対の導電型を有する第２の不純物を含んでいる。これにより、ポリシリコン中の不純物の拡散工程やその後の熱負荷工程において、第２のドープドポリシリコン膜中の不純物の過度な拡散が抑制され、金属シリサイド膜が不純物を吸収することによるポリシリコン膜中の不純物の空乏化が防止される。 （もっと読む）

【課題】チャネル領域に歪みを与えてキャリア移動度を向上させつつ、ソース・ドレイン領域またはソース・ドレイン領域とシリサイド層の界面における電気抵抗の増加を抑えることのできる半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の前記ゲート電極の下方に形成されたチャネル領域と、前記チャネル領域の両側に形成され、前記チャネル領域に歪みを与える第１の結晶を含むソース・ドレイン・エクステンション領域と、前記ソース・ドレイン・エクステンション領域に隣接した前記チャネル領域と反対側の領域に形成され、内部の電気抵抗が前記第１の結晶よりも小さい性質と、シリサイドとの界面における電気抵抗が前記第１の結晶よりも小さい性質との少なくともいずれか一方を有する第２の結晶を含むソース・ドレイン領域と、を含む。 （もっと読む）

【課題】Ｐ型ＦＥＴとＮ型ＦＥＴとを半導体基板に形成された半導体装置において、ゲート電極をフルシリサイド化して、Ｐ型ＦＥＴの移動度を高め、Ｎ型ＦＥＴのオン電流を増やすことを可能とする。
【解決手段】半導体基板１１にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐとがフルシリサイド化されている半導体装置１において、前記Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴とする。 （もっと読む）

【課題】ＳｉＯ_２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することを可能にする。
【解決手段】半導体基板３４と、半導体基板上に形成されたトンネル絶縁層３６と、トンネル絶縁層上に設けられた浮遊ゲート電極３７と、浮遊ゲート電極上に形成され高誘電率材料からなる第１絶縁層３８ａと、この第１絶縁層上に形成されシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２絶縁層３８ｂとを有する電極間絶縁膜３８と、電極間絶縁膜上に形成された制御ゲート電極４０と、第２絶縁層と制御ゲート電極との界面に形成され１３族元素を含む界面層４４と、制御ゲート電極の両側の半導体基板に形成されたソース・ドレイン領域３５と、を含み、界面層の前記１３族元素の結合状態数は酸化、窒化、または酸窒化結合状態の総数よりも金属結合状態の数が多い。 （もっと読む）

【課題】半導体装置のインパクト・イオン化を利用して導通させる場合の電圧を低下し、しかも良好なスイッチング特性を有する半導体装置を提供する。
【解決手段】ソース１０１、ドレイン１０２、ソース１０１、ドレイン１０２間に設けられたＩ領域Ｉ、Ｉ領域Ｉ上にゲート酸化膜１０４を介して設けられるゲート電極１０５と備えたＳｉを基板とする半導体装置において、Ｉ領域Ｉに、少なくともゲルマニウムを含むエピタキシャル成長層１０３を選択的エピタキシャル成長によって形成する。 （もっと読む）

【課題】駆動能力を向上させた半導体装置を提供する。
【解決手段】半導体装置には、ゲート幅方向に断続的に深さの変化する凹部を設けるためのトレンチ部３が形成されており、ゲート絶縁膜６を介して、トレンチ部３の内部及び上面部にゲート電極７が形成されている。ゲート電極７のゲート長方向の一方の側にはソース領域９が形成されており、他方の側にはドレイン領域１０が形成されている。ソース領域９とドレイン領域１０の少なくとも一部では、ゲート電極７の形成前にトレンチ部３の内壁からイオン注入を用いて不純物添加をおこなった後、拡散および活性化の熱処理を施すことによって、トレンチ部３の表面から底部にかけて深く形成させることを可能とする。これにより、ゲート電極７の凹部上面に集中して流れていた電流がトレンチ部３の全体に一様に流れるようになり、ゲート幅方向に深さが変化するように形成された凹部の実効的なゲート幅が広がる。このため、半導体装置のオン抵抗が低下し、駆動能力が高まる。 （もっと読む）

【課題】 チャネル抵抗の上昇を最小限に抑えつつ、トランジスタのコンダクタンス特性に優れた半導体装置を提供する。
【解決手段】 半導体基板上にＭＯＳ型トランジスタが形成してある半導体装置において、ＭＯＳ型トランジスタは、ウェルと逆導電の不純物をチャネルドープすることにより形成されるデプレッション型トランジスタであって、かつ、ＭＯＳ型トランジスタのチャネル領域が、多結晶シリコン層もしくはアモルファスシリコン層からなる第１のチャネル領域と、単結晶シリコン層からなる第２のチャネル領域と、が順次設けられた積層構造を有しており、更に、第１のチャネル領域が、チャネルドープされた領域とウェルとの境界に形成されるＰＮ接合よりも表面側に位置している。 （もっと読む）