【課題】金属ゲート電極／高誘電体ゲート絶縁膜構造のＭＩＳトランジスタを有する半導体装置を高性能化する。
【解決手段】シリコン基板１上に、順に、ハフニウムおよび酸素を主体とする高誘電体膜ｈｋ１と、第１金属および酸素を主体とし、化学量論的組成よりも多くの第１金属を含むｐＭＩＳ用キャップ膜Ｃｐ１を形成する。その後、シリコン基板１に、第１熱処理と第２熱処理とを順に施す。続いて、ｐＭＩＳ用キャップ膜Ｃｐ１上にゲート電極用金属膜ＥＭ１を形成し、これらを加工することでｐＭＩＳ用金属ゲート電極ｐＧ１とｐＭＩＳ用高誘電率ゲート絶縁膜ｐＩ１とを形成する。特に、第１熱処理では高誘電体膜ｈｋ１中の余剰酸素を除去し、第２熱処理では高誘電体膜ｈｋ１中にｐＭＩＳ用キャップ膜Ｃｐ１中の第１金属を拡散させる。第１熱処理は、第２熱処理よりも低い温度で施す。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】高誘電率材料を含むゲート絶縁膜と、高融点金属等を含むゲート電極とを備え、消費電力の低減と高速動作化とが図られた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、高誘電率膜を含む絶縁膜１０１ａを形成する工程（ａ）と、上面に酸化膜が形成され、高融点金属または高融点金属の化合物の少なくとも一方を含む第１の導電膜１０２ａを形成する工程（ｂ）と、酸化膜１０３ａを間に挟んで第１の導電膜１０２ａ上に、シリコンを含む第２の導電膜１０４ａを形成する工程（ｃ）と、第１の導電膜１０２ａおよび第２の導電膜１０４ａに対してイオン注入を行い、酸化膜１０３ａの構成材料を前記第２の導電膜１０４ａ中のシリコンと混合させてミキシング層１０３ｂを形成する工程（ｄ）と、熱処理を行ってミキシング層１０３ｂを導電層１０３ｃにする工程（ｅ）とを備える。 （もっと読む）

【課題】簡易な手順で、高誘電率ゲート絶縁膜とメタルゲート電極とのゲートスタック構造を有する相補型トランジスタの閾値を調整する。
【解決手段】相補型トランジスタの第１導電型のトランジスタ（１６２）の閾値電圧を変化させる第１の調整用金属を第１導電型のトランジスタ（１６２）および第２導電型のトランジスタ（１６０）に同時に添加し、第２導電型のトランジスタ（１６０）のメタルゲート電極（１１０ａ）上から第１の調整用金属の拡散を抑制する拡散抑制元素を添加する。 （もっと読む）

【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。 （もっと読む）

【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができる半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴ１０は、基板上にバッファ層を介して形成されたｐ−ＧａＮ層１４と、ゲート絶縁膜１５と、ゲート電極２０と、ソース電極と、ドレイン電極１７とを有する。ゲート電極２０は、ゲート電圧を印加するための電極で、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域（ゲート電極１）２１と、高抵抗のポリシリコンを用いた第２の領域（ゲート電極２）２２とを有する。両ゲート電極２１、２２間に抵抗勾配部２３がある。第２の領域２２では緩やかに電位が変化する電位勾配３０ができる。これにより、ゲート電極端３１において、電圧の微分である電界がピーク３２で示すように小さくなり、ゲート電極端３１での電界集中を緩和することができる。 （もっと読む）

【課題】デュアルゲート不純物ドーピング方法及びこれを用いたデュアルゲート形成方法を提供する。
【解決手段】デュアルゲート不純物ドーピング方法は、第１領域及び第２領域を有する半導体基板上のゲート導電膜に第１導電型の不純物イオンをドープする段階であって、ゲート導電膜の下部よりも上部における不純物ドーピング濃度がより高い濃度勾配でドープする段階と、第２領域のゲート導電膜をオープンさせるマスクを用いて第２領域のゲート導電膜に第２導電型の不純物イオンをドープする段階と、熱処理を行い、第１導電型及び第２導電型の不純物イオンを拡散させる段階と、を含む。 （もっと読む）

【課題】ソース、ドレインの低抵抗化及び寄生容量の低減化のための構造、所望のゲート長、ソース、ドレイン形状、柱状半導体の直径が得られるSGTの製造方法を提供する。
【解決手段】第1の平面状半導体層上に第1の柱状半導体層を形成する工程と、第1の柱状半導体層の下部と第1の平面状半導体層に第1の第2導電型半導体層を形成する工程と、第1の柱状半導体層の底部及び第1の平面状半導体層上に第1の絶縁膜を形成する工程と、第1の柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、ゲート電極の上部且つ第1の柱状半導体層の上部側壁と、ゲート電極の側壁に第2の絶縁膜をサイドウォール状に形成する工程と、第1の第2導電型半導体層と第2の第2導電型半導体層との間に第1導電型半導体層を形成する工程と、第1の第2導電型半導体層の上部表面と、第2の第2導電型半導体層の上部表面に金属と半導体の化合物を形成する工程とを含む。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

【課題】ＭＩＰＳ構造を有する電界効果トランジスタにおいて、金属ゲート電極とポリシリコンゲート電極との接触抵抗を低減することにより、ＡＣ動作を向上させる。
【解決手段】半導体装置１は、半導体基板１０上に電界効果トランジスタを有する。電界効果トランジスタは、ゲート絶縁膜２５、２７とゲート電極６３、７１と、を備える。さらに、ゲート電極６３、７１は第１金属からなる第１電極層２２と、第２金属からなる第２電極層２６、３４と、シリコン層からなる第３電極層６２、７０と、を含む積層構造である。第２金属は、シリコン層の多数キャリアに対する第１電極層２２と第３電極層６２、７０とのバンド不連続を緩和する仕事関数を有する材料である。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。
【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）

【課題】高耐圧MOSFETを含む半導体装置において、プロセスフロー及び工程数を増やさずに、短チャネル効果を抑制した高耐圧MOSFETを製造する。
【解決手段】閾値電圧制御のために、チャネル形成領域に不純物のイオン注入をするとき、チャネル形成領域に、不純物導入する領域と不純物導入されない領域を設ける。上記不純物導入されない領域をうまくパターニングすることによって、ウェル領域とソース領域、及び、ウェル領域とドレイン領域それぞれの、境界近傍のチャネル形成領域における、ウェル領域と同じ導電型の不純物濃度を濃くし、逆短チャネル効果を誘起させることができる。上記の手段で誘起させた逆短チャネル効果と、短チャネル効果とを相殺させることによって、高耐圧MOSFETの短チャネル効果を抑制することができる。 （もっと読む）

【課題】王水等の薬液によるシリサイド膜表面における腐食発生を抑制し、良好なＰｔ含有シリサイド膜を形成する半導体装置の製造方法を提供する。
【解決手段】シリコンを含む半導体層を有する基板上または基板上に形成されたシリコンを含む導電膜上に、貴金属を含む金属膜を形成する工程（ａ）と、工程（ａ）の後、基板に対して熱処理を行って前記貴金属とシリコンとを反応させ、基板上または導電膜上に前記貴金属を含むシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後、第１の薬液を用いて、シリサイド膜のうち未反応の貴金属１１の下に位置する部分上に酸化膜１２を形成する工程（ｃ）と、第２の薬液を用いて未反応の貴金属を溶解する工程（ｄ）とを備える。 （もっと読む）

【課題】 フィン型ＦＥＴデバイス及びこれの製造方法を提供する。
【解決手段】 半導体デバイスは、基板を準備しそして基板上に半導体含有層を形成することにより形成される。次いで、複数個の開口を有するマスクが、半導体含有層上に形成され、ここでマスクの複数個の開口のうち互いに隣接する開口は、最小構造寸法だけ離されている。その後、半導体含有層の第１部分にドーパントを導入するために、角度付けしたイオン注入が行われ、ここでドーパントがほぼ存在しない残りの部分がマスクの下側に存在する。サブリソグラフィック寸法のパターンを形成するために、半導体含有層のうちドーパントを含む第１部分がこの半導体層のうちドーパントをほぼ含まない残りの部分に対して選択的に除去され、そしてサブリソグラフィック寸法のフィン構造を生じるために、パターンが基板に転写される。 （もっと読む）

【課題】王水等の薬液によるシリサイド膜表面における腐食発生を抑制し、良好なＰｔ含有シリサイド膜を形成する半導体装置の製造方法と、それを実現する半導体装置の製造装置とを提供する。
【解決手段】半導体装置の製造方法は、半導体層を有する基板上または基板上に形成された導電膜上に、貴金属を含む合金膜を形成する工程（ａ）と、基板に対して熱処理を行って貴金属とシリコンとを反応させ、基板上または導電膜上に貴金属を含むシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後、第１の薬液を用いて未反応記合金膜を除去する工程（ｃ）と、基板を酸化性雰囲気に曝すことによって、貴金属の残渣の下に位置する部分を含むシリサイド膜の上面上にシリコン酸化膜を形成する工程（ｄ）と、第２の薬液を用いて貴金属の残渣を溶解する工程（ｅ）とを備えている。 （もっと読む）