【課題】王水等の薬液によるシリサイド膜表面における腐食発生を抑制し、良好なＰｔ含有シリサイド膜を形成する半導体装置の製造方法と、それを実現する半導体装置の製造装置とを提供する。
【解決手段】半導体装置の製造方法は、半導体層を有する基板上または基板上に形成された導電膜上に、貴金属を含む合金膜を形成する工程（ａ）と、基板に対して熱処理を行って貴金属とシリコンとを反応させ、基板上または導電膜上に貴金属を含むシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後、第１の薬液を用いて未反応記合金膜を除去する工程（ｃ）と、基板を酸化性雰囲気に曝すことによって、貴金属の残渣の下に位置する部分を含むシリサイド膜の上面上にシリコン酸化膜を形成する工程（ｄ）と、第２の薬液を用いて貴金属の残渣を溶解する工程（ｅ）とを備えている。 （もっと読む）

【課題】ゲートのデプリーションの影響が最小にされた、半導体デバイスのゲート電極の製造方法が提案される。
【解決方法】この方法は、２つの堆積プロセスで構成され、第１工程では、薄い層を堆積し、イオン注入により激しくドーピングする。第２堆積は、ドーピングに関連するイオン注入により、ゲート電極を完成させる。この２つの堆積プロセスにより、ゲート電極／ゲート誘電体界面におけるドーピングを最大にする一方で、ホウ素がゲート誘電体に浸透するリスクを最小にすることができる。別の構成では、両ゲート電極層のパターン形成を含み、ドレイン延長部及びソース／ドレインの注入をゲートのドーピングの注入として使用する利点と、２つのパターンをずらし、非対称デバイスを生成するという選択肢がある。ドーパントを、誘電体層の中に含まれる注入層から半導体表面に拡散させることにより、浅い接合部を半導体基板に形成する方法が提供される。 （もっと読む）

【課題】マルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御可能な半導体装置の製造方法を提供する。
【解決手段】ＬＶ領域、ＭＶ領域及びＨＶ領域にＳｉＧｅ膜５をそれぞれ形成し、
ＬＶ領域、ＭＶ領域及びＨＶ領域におけるＳｉＧｅ膜５の上に第１のゲート絶縁膜６を形成し、
ＭＶ領域における第１のゲート絶縁膜６を除去し、
ＬＶ領域とＨＶ領域における第１のゲート絶縁膜６、及びＭＶ領域におけるＳｉＧｅ膜５の上に第２のゲート絶縁膜８を形成し、
ＬＶ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８を除去し、
ＬＶ領域におけるＳｉＧｅ膜５の上にシリコン膜１０を形成し、
ＬＶ領域におけるシリコン膜１０、及びＭＶ領域とＨＶ領域とにおける第２のゲート絶縁膜８の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜１２及びメタル層１３を順次形成する。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行う。
【解決手段】サージ電圧が入力パッドＰＡＤに入力された際に、ゲート電極５０１が、Ｐウェル２０１にて絶縁層３０１を介して対面する部分２０１Ｂに、キャリアを誘起させるように構成する。これにより、ＥＳＤ保護素子１０１において、寄生バイポーラトランジスタの直流電流増幅率ｈ_ＦＥを上昇させ、スナップバック開始電圧Ｖｔ１を低下させる。 （もっと読む）

【課題】金属シリサイド層と窒化シリコン膜の界面に自然酸化膜が残存していると、窒化シリコン膜の成膜後の種々の加熱工程（例えば種々の絶縁膜や導体膜の成膜工程のように半導体基板の加熱を伴う工程）において、金属シリサイド層表面にある自然酸化膜の酸素に起因して、金属シリサイド層が部分的に異常成長してしまう。
【解決手段】本願発明においては、集積回路を構成する電界効果トランジスタのソース・ドレイン上のニッケル・シリサイド等の金属シリサイド膜の上面に対して、不活性ガスを主要な成分とするガス雰囲気中において、実質的にノン・バイアス（低バイアスを含む）のプラズマ処理を施した後、コンタクト・プロセスのエッチング・ストップ膜となる窒化シリコン膜を成膜することにより、金属シリサイド膜の不所望な削れを生じることなく、金属シリサイド膜の上面の自然酸化膜を除去することができる。
を図ることができる。 （もっと読む）

【課題】ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御することができる半導体装置の製造方法を提供する。
【解決手段】ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物を注入する。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【解決手段】
開示される主題は、半導体トランジスタデバイス及び、従来のシリサイドコンタクトと比較して増大された実効サイズを有するシリサイドコンタクトを形成するために利用することができる関連する製造技術に関する。ここに開示されるプロセスに従って製造される半導体デバイス（２００）は、半導体材質（１０２）の層と、半導体材質（１０２）の層を覆うゲート構造（１１２，１２８）とを含む。チャネル領域（２１８）が半導体材質（１０２）の層内に形成され、チャネル領域（２１８）はゲート構造（１１２，１２８）の下層となる。半導体デバイス（２００）はまた、半導体材質（１０２）の層内のソース及びドレイン領域（２１６）を含み、チャネル領域（２１８）はソース及びドレイン領域（２１６）の間に配置される。また、半導体デバイス（２００）はソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）を含む。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）

【課題】ゲート間のピッチが狭い場合における短チャネル効果の劣化を抑制する。
【解決手段】基板上に、第１ゲートと、第１ゲートに隣接する第２ゲートを形成する工程、第１ゲートの側壁に第１サイドウォールを、第２ゲートの側壁に第２サイドウォールを形成する工程、第１ゲート、第１サイドウォール、第２ゲート、第２サイドウォールをマスクとして、基板に第１不純物の注入を行う工程、全面に絶縁膜を堆積した後、絶縁膜をエッチングして、第１サイドウォールの側面に第３サイドウォールを、第２サイドウォールの側面に第４サイドウォールを、第１ゲートと第２ゲートの間において第３サイドウォールと第４サイドウォールとが接触するように形成する工程、第１ゲート、第１及び第３サイドウォール、第２ゲート、第２及び第４サイドウォールをマスクとして、基板に第２不純物の注入を行う工程、第３及び第４サイドウォールを除去する工程、を有する。 （もっと読む）

【課題】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供する。
【解決手段】素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えるようにして半導体装置を構成する。 （もっと読む）

【解決手段】
シリコン含有基板を備えた半導体デバイスを形成するための方法が提供される。１つの例示的な方法は、シリコン含有基板を覆う多結晶シリコン層を堆積させることと、多結晶シリコン層をアモルファス化することと、アモルファス化された多結晶シリコン層をエッチングしてゲート電極を形成することと、ゲート電極を覆う応力誘起層を堆積させることと、シリコン含有基板を焼鈍してゲート電極を再結晶化することと、応力誘起層を除去することと、ゲート電極をエッチングマスクとして用いて基板内へ凹部をエッチングすることと、凹部内に不純物ドープのシリコン含有領域をエピタキシャル成長させることとを備えている。 （もっと読む）

【課題】高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを有する半導体装置を提供する。
【解決手段】高耐圧を有するLOCOSオフセットMOS型トランジスタにおいて、第２導電型高濃度ソース領域４と第２導電型高濃度ドレイン領域５を形成する際に、ポリシリコンゲート電極をマスクにしてゲート酸化膜を除去しても、チャネル形成領域７上のゲート酸化膜６はエッチングされないように、ソース側にもソースフィールド酸化膜１４を設け、第２導電型高濃度ソースフィールド領域１３の距離を最適化したことで、高駆動能力をもった厚いゲート膜を有する高耐圧MOSトランジスタを得ることが出来る。 （もっと読む）

【課題】オフセットスペーサが除去されることを防止する。
【解決手段】第１導電型の半導体領域１０ｘ上に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜上に形成されたゲート電極１５Ａと、ゲート電極の側面上に形成されたオフセットスペーサ１７Ａと、ゲート電極の側面上にオフセットスペーサを介して形成された断面形状がＬ字状の内側サイドウォール１９と、ゲート電極１５Ａ、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域を覆うように形成された絶縁膜２４とを備え、オフセットスペーサ１７Ａは、ゲート電極の側面上に形成された内側オフセットスペーサ１６と、ゲート電極の側面上に内側オフセットスペーサ１６を覆うように形成された外側オフセットスペーサ１７とを有し、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されている。 （もっと読む）

【課題】高誘電率膜をゲート絶縁膜として用いたＣＩＳトランジスタの信頼性を向上する。
【解決手段】基板１の主面には、素子分離領域２によって互いに絶縁分離されたｐＭＩＳトランジスタの活性領域およびｎＭＩＳトランジスタの活性領域が設けられている。素子分離領域２に係るようにｎＭＩＳトランジスタの活性領域上にｎＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜５が設けられており、そのハフニウム系酸化膜５と素子分離領域２上で接触し、ｐＭＩＳトランジスタの活性領域上にハフニウム系酸化膜５と異なる材料から構成されるｐＭＩＳトランジスタのゲート絶縁膜を構成するハフニウム系酸化膜９が設けられている。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）