半導体装置の製造方法
【課題】ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御することができる半導体装置の製造方法を提供する。
【解決手段】ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物を注入する。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。
【解決手段】ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物を注入する。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、相補型金属絶縁膜半導体（Complementary Metal Insulator Semiconductor；略称：ＣＭＩＳ）トランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳトランジスタは、たとえば、ゲート絶縁膜として、従来用いられてきたシリコン酸化膜およびシリコン窒化膜などと比較して高誘電率の高誘電性絶縁膜（以下「ｈｉｇｈ−ｋ膜」という）を用い、ゲート（ｇａｔｅ）電極として、金属（ｍｅｔａｌ）電極を用いたｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造を有する。
【０００３】
ｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタにおいては、ｎチャネル型のｎＭＩＳトランジスタと、ｐチャネル型のｐＭＩＳトランジスタとで、異なる仕事関数を有するゲート電極が用いられる。ゲート電極の仕事関数を制御するために、金属自体の仕事関数を利用したデュアルメタルゲート構造（たとえば、非特許文献１参照）、またはキャッピング技術（たとえば、非特許文献２参照）などが用いられている。
【０００４】
デュアルメタルゲート構造のＣＭＩＳトランジスタでは、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、ゲート電極の材料自体を変えて、別々の金属でゲート電極を形成することによって、ゲート電極の仕事関数を調整する。キャッピング技術では、たとえばランタン（Ｌａ）またはアルミニウム（Ａｌ）を含むキャッピング層上に、ゲート電極となる金属膜を形成し、金属膜にＬａまたはＡｌを拡散させることによって、ゲート電極の仕事関数を調整する。
【０００５】
デュアルメタルゲート構造のＣＭＩＳトランジスタの製造フローでは、ゲート絶縁膜を成膜後、まず、ｎＭＩＳトランジスタが形成されるｎ領域およびｐＭＩＳトランジスタが形成されるｐ領域の両方にわたって、ｎＭＩＳトランジスタ用のｎ型金属またはｐＭＩＳトランジスタ用のｐ型金属を成膜する。成膜したｎ型金属またはｐ型金属のうち、ｐ領域またはｎ領域の金属を除去し、その上に先に成膜した金属とは異なる導電型の金属、具体的にはｐ型金属またはｎ型金属を成膜して、ｎ領域およびｐ領域にゲート電極をそれぞれ作製する。
【０００６】
このように金属膜の除去と成膜とが繰返されるので、デュアルメタルゲート構造のように金属自体を別々にする方法では、製造フローが複雑であり、ＣＭＩＳトランジスタを作製することは困難である。またゲート電極の仕事関数は、ゲート電極を構成する金属膜とｈｉｇｈ−ｋ膜とに依存するので、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの最低の閾値Ｖｔｈは、金属膜およびｈｉｇｈ−ｋ膜の材料によって一意に決まってしまう。またｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、別々の仕事関数を有するゲート電極を作製したとしても、仕事関数がバンドエッジに充分に寄っていない場合があり、所望の閾値Ｖｔｈを得ることは困難である。
【０００７】
キャッピング技術を用いる場合、キャッピング層上では直接写真製版が不可能であるので、キャッピング層および金属膜を成膜した後、ｐ領域またはｎ領域のキャッピング層および金属膜を同時に除去し、その上に新たなキャッピング層と金属膜とを成膜する必要がある。
【０００８】
このように製造フローが複雑であるので、ＣＭＩＳトランジスタを作製することは困難である。またトランジスタの閾値Ｖｔｈは、キャッピング層の種類および膜厚によって決定されるが、前述のように製造フロー上、金属膜まで形成し直す必要があるので、結局、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの最低の閾値Ｖｔｈは、一意に決まってしまう。
【０００９】
以上のように従来の技術では、仕事関数に差をつけるために製造フローが複雑になるという問題がある。また従来の技術では、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、別々の仕事関数を有するゲート電極を作製したとしても、仕事関数がバンドエッジに充分に寄らず、バンドエッジ以外の場所にゲート電極の仕事関数がある場合が多く、閾値Ｖｔｈが比較的高い値に一意に決定してしまうという問題がある。
【００１０】
ゲート電極の仕事関数を調整するための先行技術が、特許文献１〜３に開示されている。特許文献１は、チタンナイトライド（ＴｉＮ）をゲート電極とするＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値最適化のために、ＴｉＮ電極層に窒素をイオン注入して仕事関数を変化させて、閾値の最適化を行うことを開示している。
【００１１】
特許文献２は、従来技術として、ＴｉＮなどのメタルゲート電極中に窒素注入することを開示するとともに、このメタルゲート電極中にインジウム（Ｉｎ）を注入することを開示している。また特許文献２は、メタルゲート電極への注入元素としてその他に、アンチモン（Ｓｂ）、ボロン（Ｂ）、リン（Ｐ）、炭素（Ｃ）などを開示している。
【００１２】
特許文献３は、ＰＭＯＳトランジスタのＴｉＮなどから成る金属ゲート電極に、Ｉｎなどの金属または窒素などをイオン注入して、金属ゲート電極の仕事関数を調整することを開示している。
【００１３】
【特許文献１】特開２００１−２０３２７６号公報
【特許文献２】特開２００２−２９９６１０号公報
【特許文献３】特開２００２−１１８１７５号公報
【非特許文献１】T. Hayashi et.al, IEDM Tech. Dig., (2006) p.247.
【非特許文献２】V. Narayanan et.al, VLSI Tech. Symp., (2006) p.224.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に開示される先行技術は、ゲート絶縁膜としてシリコン窒化膜を用いたトランジスタに関するものである。特許文献１には、ゲート絶縁膜としてｈｉｇｈ−ｋ膜を用いたｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタについては開示されておらず、ｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタにおいて、ゲート電極の仕事関数を制御するための方法については開示されていない。
【００１５】
特許文献２および３に開示される先行技術は、ダマシンゲートプロセスによってゲート電極を形成するトランジスタに関するものである。ダマシンゲートプロセスは、ダミーゲートを作っておいて、そのダミーゲートを除去した後にゲート電極となる金属材料を埋め込んでゲート電極を形成する方法であり、ゲート電極を、半導体に添加された不純物の活性化のための熱処理後に形成するゲートラストプロセスの一種である。
【００１６】
ゲートラストプロセスでは、ゲート電極となる金属材料を埋込んだ後に、熱処理工程がないので、埋込む金属材料の種類によって、ゲート電極の仕事関数を比較的容易に制御することが可能である。
【００１７】
これに対し、ゲート電極を熱処理前に形成するゲートファーストプロセスでは、ゲート電極の形成後に熱処理が施されるので、この熱処理によってゲート電極の仕事関数が変化し易く、ゲート電極の仕事関数を制御することは困難である。
【００１８】
特許文献２および３には、ゲートファーストプロセスにおいて、ゲート電極の仕事関数を制御する方法については開示されていない。
【００１９】
本発明の目的は、ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２０】
本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜を形成する工程と、前記第１導電型素子領域および前記第２導電型素子領域に形成された前記ゲート絶縁膜上に、金属材料から成るゲート電極用金属膜を形成する工程と、前記第２導電型素子領域に形成された前記ゲート電極用金属膜に、不純物を注入する工程とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置の製造方法によれば、第１導電型素子領域および第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜が形成され、このゲート絶縁膜上にゲート電極用金属膜が形成される。形成されたゲート電極用金属膜のうち、第２導電型素子領域のゲート電極用金属膜に不純物が注入される。これによって、第２導電型素子領域に形成されたゲート電極用金属膜の組成を変化させることができるので、このゲート電極用金属膜で形成される第２導電型素子領域のゲート電極の仕事関数を変化させることができる。したがって、第１導電型素子領域と第２導電型素子領域とに、異なる仕事関数を有するゲート電極を容易に形成することができる。また第２導電型素子領域に形成されたゲート電極用金属膜の組成を変化させることによって、第２導電型半導体素子の閾値を容易に調整することができるので、所望の閾値を有する第１導電型半導体素子および第２導電型半導体素子を容易に形成することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
【００２３】
＜第１の実施の形態＞
図１〜図４は、本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置は、相補型金属絶縁膜半導体（Complementary Metal Insulator Semiconductor；略称：ＣＭＩＳ）構造を有する半導体装置であり、具体的にはＣＭＩＳトランジスタである。ＣＭＩＳトランジスタは、より詳細にはＣＭＩＳ電界効果型トランジスタ（Field Effect Transistor；略称：ＦＥＴ）である。ＣＭＩＳＦＥＴには、ｎチャネル型のＭＩＳトランジスタであるｎ型ＭＩＳトランジスタと、ｐチャネル型のＭＩＳトランジスタであるｐ型ＭＩＳトランジスタとが並設される。ｎ型ＭＩＳトランジスタは、より詳細にはｎＭＩＳＦＥＴ（以下「ｎＦＥＴ」という場合がある）であり、ｐ型ＭＩＳトランジスタは、より詳細にはｐＭＩＳＦＥＴ（以下「ｐＦＥＴ」という場合がある）である。このようにＣＭＩＳＦＥＴには、導電型が互いに異なるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとが並設される。ｎＭＩＳＦＥＴは、第１導電型半導体素子に相当し、ｐＭＩＳＦＥＴは、第２導電型半導体素子に相当する。
【００２４】
図１は、ゲート電極用金属膜３の形成が終了した段階の状態を示す断面図である。まず、従来のＣＭＩＳ作製フローに則り、半導体基板１の表面から半導体基板１の内部に向けて延在した不図示のｐウェル、ｎウェルおよび素子分離膜を順次に形成する。半導体基板１は、シリコン（Ｓｉ）基板によって実現される。素子分離膜は、第１導電型素子領域であるｎＭＩＳＦＥＴが形成されるｎＭＩＳＦＥＴ領域（以下「ｎＦＥＴ領域」という場合がある）Ｒｎと、第２導電型素子領域であるｐＭＩＳＦＥＴ領域（以下「ｐＦＥＴ領域」という場合がある）Ｒｐとを区分する絶縁膜であり、ｎＦＥＴ領域Ｒｎに形成されるｐウェルと、ｐＦＥＴ領域Ｒｐに形成されるｎウェルとの間に介在する。このように半導体基板１は、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐを有する。
【００２５】
ｐウェル、ｎウェルおよび素子分離膜の形成後は、図１に示すように、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上に、本実施の形態では、半導体基板１上に、全面にわたって、絶縁性材料から成るゲート絶縁膜２を形成する。ゲート絶縁膜２は、高誘電率材料であるｈｉｇｈ−ｋ材料から成るｈｉｇｈ−ｋ膜によって実現される。本実施の形態では、ゲート絶縁膜２として、たとえばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を成膜する。ゲート絶縁膜２を構成する絶縁性材料としては、ＨｆＳｉＯＮに限らず、ハフニウム（Ｈｆ）を含むハフニウム系材料、具体的には、ハフニウムオキサイド（ＨｆＯｘ）、ハフニウムシリコンオキサイド（ＨｆＳｉＯｘ）およびハフニウムシリコンナイトライド（ＨｆＳｉＮ）などの高誘電率材料、すなわちｈｉｇｈ−ｋ材料が挙げられる。
【００２６】
次に、図１に示すように、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐに形成されたゲート絶縁膜２上に、本実施の形態では、ゲート絶縁膜２上に、全面にわたって、スパッタ法などによって、ゲート電極用金属膜３を形成する。ゲート電極用金属膜３は、導電性材料から成る。ゲート電極用金属膜３の膜厚ｔ１は、薄すぎるとゲート電極用金属膜３の膜厚制御が困難になり、また厚すぎると後述するイオン注入の材料の拡散が不充分となるので、本実施の形態では、１５ｎｍ以上２０ｎｍ以下の範囲内の値に選ばれる。本実施の形態において、ゲート電極用金属膜３を構成する導電性材料としては、窒化チタン（ＴｉＮ）が用いられる。
【００２７】
図２は、ｎＦＥＴ領域Ｒｎへのｎ側レジストマスク４の形成が終了した段階の状態を示す断面図である。ゲート電極用金属膜３の形成後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布した後、写真製版を行うことによって、図２に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域、具体的にはｐＦＥＴ領域Ｒｐのレジストを除去し、仕事関数を変化させたい領域にレジストが残存しないようにする。これによって、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域、具体的にはゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ｎ側レジストマスク４を形成する。ｎ側レジストマスク４の膜厚ｔ２は、ゲート電極用金属膜３の膜厚ｔ１および後述する図３に示すエッチバック後のゲート電極用金属膜３の膜厚ｔ３を考慮して、後述する不純物の注入後に、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３に、不純物が注入されていない部分が残存するように選ばれる。
【００２８】
その後、ｎ側レジストマスク４が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク４で覆われた状態で、ｎ側レジストマスク４が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、不純物を注入、具体的にはイオン注入する。これによってｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ｎ側レジストマスク４で覆われているので、不純物が注入されないか、またはｎ側レジストマスク４に接する側の一部分のみに不純物が注入される。
【００２９】
本実施の形態において、イオン注入される注入種である不純物は、窒素分子（Ｎ2）、珪素（Ｓｉ）またはゲルマニウム（Ｇｅ）である。また不純物をイオン注入するときのイオン注入量は、たとえば４×１０15／ｃｍ2である。不純物は、１種が単独で用いられてもよく、２種以上が併用されてもよい。
【００３０】
図３は、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部およびｎ側レジストマスク４の除去が終了した段階の状態を示す断面図である。図４は、ｐＦＥＴ領域Ｒｐのｐ側レジストマスク５の除去が終了した段階の状態を示す断面図である。前述のイオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、図３に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。
【００３１】
不純物注入金属膜６の形成後は、レジスト剥離液などによって前述の図２に示すｎＦＥＴ領域Ｒｎのｎ側レジストマスク４を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図３に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、ｐ側レジストマスク５を形成する。
【００３２】
その後、図３に示すように、ｐ側レジストマスク５が形成された状態、換言すればｐＦＥＴ領域Ｒｐの不純物注入金属膜６がｐ側レジストマスク５で覆われた状態で、エッチングすることによって、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチバックして、ゲート電極用金属膜３の一部を厚み方向に除去する。エッチバックによってゲート電極用金属膜３の一部を除去するときは、エッチバック後のｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の膜厚ｔ３が１ｎｍ以上４ｎｍ以下になるようにする。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク５を剥離する。これによって、図４に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜３が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成された状態となる。
【００３３】
ｐ側レジストマスク５の剥離後は、図示は省略するが、ドライエッチング法などによって、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下方のゲート絶縁膜２が残存するように、ｎＦＥＴ領域Ｒｐでは、ゲート電極となるゲート電極用金属膜３およびその下方のゲート絶縁膜２をエッチングし、ｐＦＥＴ領域Ｒｐでは、ゲート電極となる不純物注入金属膜６およびその下方のゲート絶縁膜２をエッチングする。
【００３４】
ゲート電極の形成のためのエッチング後は、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを形成し、ＣＭＩＳＦＥＴを形成する。具体的には、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３およびゲート絶縁膜２の両側壁、ならびにｐＦＥＴ領域Ｒｐの不純物注入金属膜６およびゲート絶縁膜２の両側壁に、たとえば二酸化珪素（ＳｉＯ2）から成るサイドウォールスペーサを形成する。その後、イオン注入などによって半導体基板１に不純物を注入した後、熱処理を施して不純物を拡散させることによって、ソース領域およびドレイン領域を形成し、ＣＭＩＳＦＥＴを得る。
【００３５】
図５は、ゲート電極用金属膜３に不純物をイオン注入したときの実効仕事関数を示すグラフである。図５において、横軸は注入種を示し、縦軸は実効仕事関数（ｅＶ）を示す。ここで、「ゲート電極の実効仕事関数」とは、ゲート絶縁膜との界面におけるゲート電極の仕事関数のことであり、ゲート電極を構成する材料本来の「仕事関数」とは区別される。ゲート電極の実効仕事関数（Effective Work Function；略称：ＥＷＦ）は、得られたｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにおける後述する図６に示すＭＩＳ型キャパシタのＣ−Ｖ特性、すなわちゲート容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【００３６】
本実施の形態におけるイオン注入の注入種である不純物は、窒素分子（Ｎ2）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）である。図５のグラフには、不純物を注入したときと注入していないときとを比較するために、イオン注入なしの場合も示している。本実施の形態では、各不純物をイオン注入するときのイオン注入量は、４×１０15／ｃｍ2である。図５に示すＥＷＦは、ゲート絶縁膜２であるＨｆＳｉＯＮ膜上に、ゲート電極用金属膜３として、膜厚１５ｎｍのＴｉＮ膜を形成して、このＴｉＮ膜に対して、各注入種を４×１０15／ｃｍ2注入したときの値である。
【００３７】
図５に示すように、イオン注入なしのときのＥＷＦは、４．８４（ｅＶ）であり、注入種が窒素分子（Ｎ2）のときのＥＷＦは、４．８７（ｅＶ）であり、注入種が珪素（Ｓｉ）のときのＥＷＦは、４．５４（ｅＶ）であり、注入種がゲルマニウム（Ｇｅ）のときのＥＷＦは、４．４２（ｅＶ）である。
【００３８】
このことから、ゲート電極用金属膜３に不純物を注入することによって、仕事関数を変化させることができることがわかる。具体的には、ゲート電極用金属膜３にＮ2を注入することによって、仕事関数が増大して、ｐチャネル側のバンドエッジに寄り、閾値Ｖｔｈが下がることがわかる。またゲート電極用金属膜３にＳｉまたはＧｅを注入することによって、仕事関数が減少し、閾値Ｖｔｈが上昇することがわかる。
【００３９】
図６は、ゲート電極用金属膜３に不純物をイオン注入したときのゲート電圧とゲート容量との関係を示すグラフである。図６において、横軸はゲート電圧（Ｖ）を示し、縦軸はゲート容量（Ｆ）を示す。図６のグラフには、不純物を注入したときと注入していないときとを比較するために、イオン注入なしの場合も示している。図６では、イオン注入なしの場合を記号「○」で示し、注入種が窒素（Ｎ2）の場合を記号「◇」で示し、注入種がゲルマニウム（Ｇｅ）の場合を記号「△」で示し、注入種が珪素（Ｓｉ）の場合を記号「□」で示す。図６に示すゲート容量−ゲート電圧特性（ＣＶ特性）は、ゲート絶縁膜２であるＨｆＳｉＯＮ膜上に、ゲート電極用金属膜３として、膜厚１５ｎｍのＴｉＮ膜を形成して、このＴｉＮ膜に対して、各注入種を４×１０15／ｃｍ2注入したときのＭＩＳ型キャパシタに関するものであり、このＭＩＳ型キャパシタは、ｎ型半導体基板上において、ｐ型ＭＩＳに相当する。
【００４０】
図６に示すように、ゲート電極用金属膜３に不純物を注入することによって、ＣＶカーブがシフトすることがわかる。これは、前述の図５に示すように、不純物の注入によって仕事関数がシフトすることに起因する。具体的には、ゲート電極用金属膜３にＮ2を注入した場合、ＣＶカーブが、閾値Ｖｔｈが下がる方向にシフトすることがわかる。またゲート電極用金属膜３にＳｉまたはＧｅを注入した場合、ＣＶカーブが、閾値Ｖｔｈが上がる方向にシフトすることがわかる。このようにゲート電極用金属膜３に不純物を注入することによって、仕事関数を変化させ、閾値Ｖｔｈを変化させることができる。
【００４１】
以上のように本実施の形態の半導体装置の製造方法によれば、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２が形成され、このゲート絶縁膜２上にゲート電極用金属膜３が形成される。形成されたゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物が注入され、不純物注入金属膜６が形成される。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３、すなわち不純物注入金属膜６で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。
【００４２】
またｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることによって、ｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができる。ｎＭＩＳＦＥＴの閾値Ｖｔｈについては、たとえば、ゲート電極となるゲート電極用金属膜３の膜厚を調整することによって、容易に調整することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００４３】
本実施の形態では、ゲート絶縁膜２を構成する絶縁性材料は、ハフニウム（Ｈｆ）を含むハフニウム系材料であるので、ゲート絶縁膜２上のゲート電極用金属膜３に前述の不純物を注入することによって、所望の閾値Ｖｔｈを実現することができる。
【００４４】
特に本実施の形態では、イオン注入後に、図３に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３をエッチバックすることによって、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３を、所望の閾値Ｖｔｈに適した膜厚にすることができる。したがって、所望の閾値ＶｔｈのｎＭＩＳＦＥＴを実現することができる。
【００４５】
また本実施の形態によれば、不純物を注入する工程では、不純物をイオン注入によって注入する。これによって、ゲート電極用金属膜３に不純物を容易に注入することができるので、ゲート電極用金属膜３の組成を容易に変化させることができ、ゲート電極の仕事関数を変化させることができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを形成することができる。
【００４６】
また本実施の形態では、ゲート電極用金属膜３を構成する金属材料は、窒化チタン（ＴｉＮ）であるので、前述の不純物を注入することによって、仕事関数を変化させることができ、所望の閾値Ｖｔｈを実現することができる。
【００４７】
また本実施の形態では、ゲート電極用金属膜３に注入される不純物は、窒素分子（Ｎ2）、ゲルマニウム（Ｇｅ）またはシリコン（Ｓｉ）である。前述の図５および図６に示すように、ｐＭＩＳＦＥＴが形成されるｐＦＥＴ領域Ｒｐのゲート電極用金属膜３にＮ2を注入することによって、仕事関数を増大させ、閾値Ｖｔｈを下げることができる。またｐＦＥＴ領域Ｒｐのゲート電極用金属膜３にＧｅまたはＳｉを注入することによって、仕事関数を減少させ、Ｖｔｈを上げることができる。ＧｅおよびＳｉは、それぞれ単独で用いられてもよく、併用されてもよい。
【００４８】
前述の図１〜図４に示す半導体装置の製造方法では、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックよりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックを先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図７および図８に示す製造工程を経て製造してもよい。
【００４９】
図７は、ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部の除去が終了した段階の状態を示す断面図である。前述の図１に示すように半導体基板１上に、ゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布し、その後写真製版を行うことによって、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ゲート電極用金属膜３の上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上全面にｐ側レジストマスク７を形成する。
【００５０】
その後、図７に示すように、ｐ側レジストマスク７が形成された状態、換言すればｐＦＥＴ領域Ｒｐのゲート電極用金属膜３がｐ側レジストマスク７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチバックすることによって、ゲート電極用金属膜３の一部を厚み方向に除去する。エッチバックによってゲート電極用金属膜３の一部を除去するときは、エッチバック後のｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の膜厚ｔ３が１ｎｍ以上４ｎｍ以下になるようにする。
【００５１】
図８は、ｐＦＥＴ領域Ｒｐのｐ側レジストマスク７の除去およびｎＦＥＴ領域Ｒｎへのｎ側レジストマスク８の形成が終了した段階の状態を示す断面図である。エッチバックの終了後は、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク７を剥離し、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図８に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域、具体的にはｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域、具体的にはゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ｎ側レジストマスク８を形成する。ｎ側レジストマスク８の膜厚ｔ４は、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３の膜厚ｔ１以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３まで不純物が注入されることを防ぐことができる。
【００５２】
その後、ｎ側レジストマスク８が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク８で覆われた状態で、ｎ側レジストマスク８が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３のみに不純物が注入される。イオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、前述の図４に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。
【００５３】
不純物注入金属膜６の形成後は、図４に示すように、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク８を剥離する。これによって、前述の図４に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜３が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成された状態となる。その後は、前述の図１〜図４に示す製造工程を経て製造する場合と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００５４】
以上のようにイオン注入よりもｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックを先に先に実行しても、前述の図１〜図４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックよりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００５５】
また、このエッチバックによって、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３の膜厚を、所望の閾値Ｖｔｈに適した膜厚にすることができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００５６】
＜第２の実施の形態＞
図９〜図１２は、本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置としてＣＭＩＳＦＥＴを製造する。図９は、ゲート電極用金属膜３の形成が終了した段階の状態を示す断面図である。図１０は、ｎＦＥＴ領域Ｒｎへのｎ側レジストマスク４の形成が終了した段階の状態を示す断面図である。
【００５７】
本実施の形態においても、まず、前述の第１の実施の形態と同様に、不図示のｐウェル、ｎウェルおよび素子分離膜を形成した後、半導体基板１上に、ｐウェル、ｎウェルおよび素子分離膜が形成された表面側から、全面にわたってゲート絶縁膜２およびゲート電極用金属膜３を順次に形成する。その後、ゲート電極用金属膜３上に、全面にわたってレジストを塗布する。そして、写真製版を行うことによって、図１０に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域であるｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、第１の実施の形態と同様に、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域である、ゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面にｎ側レジストマスク４を形成する。
【００５８】
その後、ｎ側レジストマスク４が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク４で覆われた状態で、前述の第１の実施の形態と同様の注入条件に基づいて、ｎ側レジストマスク４が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、前述の第１の実施の形態と同様の不純物をイオン注入する。これによってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ｎ側レジストマスク４で覆われているので、不純物が注入されないか、またはｎ側レジストマスク４に接する側の一部分のみに不純物が注入される。
【００５９】
図１１は、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３およびｎ側レジストマスク４の除去が終了した段階の状態を示す断面図である。図１２は、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。前述のイオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、図１１に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属層６が形成される。
【００６０】
不純物注入金属膜６の形成後は、レジスト剥離液などによって、前述の図１０に示すｎＦＥＴ領域Ｒｎのｎ側レジストマスク４を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、全面にわたってレジストを塗布する。そして、写真製版を行うことによって、図１１に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、ｐ側レジストマスク５を形成する。
【００６１】
ｐ側レジストマスク５の形成後、本実施の形態では、図１１に示すように、ｐ側レジストマスク５が形成された状態、換言すればｐＦＥＴ領域Ｒｐの不純物注入金属膜６がｐ側レジストマスク５で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチングして、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を厚み方向の全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート絶縁膜２が露出した状態になる。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク５を剥離する。
【００６２】
次に、図１２に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成された不純物注入金属膜６上に、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２の表面およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６の表面の全体を覆うように、他のゲート電極用金属膜１１を堆積する。他のゲート電極用金属膜１１は、ゲート電極用金属膜３と同様に導電性材料から成る。本実施の形態における他のゲート電極用金属膜１１を構成する導電性材料としては、ＴｉＮが用いられる。他のゲート電極用金属膜１１は、その膜厚ｔ１１が１ｎｍ以上４ｎｍ以下になるように、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に堆積される。
【００６３】
他のゲート電極用金属膜１１の形成後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００６４】
以上の本実施の形態においても、前述の第１の実施の形態と同様に、ゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３には不純物が注入され、不純物注入金属膜６が形成されるので、第１の実施の形態と同様の効果が達成される。具体的には、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させ、ゲート電極の仕事関数を変化させることができるので、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。またｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００６５】
特に本実施の形態では、イオン注入後に、図１１に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を除去した後、図１２に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上、およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３である不純物注入金属膜６上に、他のゲート電極用金属膜１１が形成される。これによって、ｎＦＥＴ領域Ｒｎに、所望の閾値Ｖｔｈに適した膜厚を有する他のゲート電極用金属膜１１を形成することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００６６】
前述の図９〜図１２に示す半導体装置の製造方法では、ゲート電極用金属膜３のエッチングよりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもゲート電極用金属膜３のエッチングを先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図１３〜図１５に示す製造工程を経て製造してもよい。
【００６７】
図１３は、ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の除去が終了した段階の状態を示す断面図である。図１４は、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。図１５は、ｎＦＥＴ領域Ｒｎにｎ側レジストマスク１２を形成した状態で、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３および他のゲート電極用金属膜１１にイオン注入するときの様子を示す断面図である。
【００６８】
前述の図９に示すように半導体基板１上に、ゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布し、その後写真製版を行うことによって、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ゲート電極用金属膜３の上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上全面に、ｐ側レジストマスク７を形成する。
【００６９】
その後、図１３に示すように、ｐ側レジストマスク７が形成された状態、換言すればｐＦＥＴ領域Ｒｐのゲート電極用金属膜３がｐ側レジストマスク７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたってエッチングして、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート絶縁膜２が露出した状態になる。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク７を剥離する。
【００７０】
次に、図１４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３上に、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２の表面およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３の表面全体を覆うように、他のゲート電極用金属膜１１を堆積する。他のゲート電極用金属膜１１は、その膜厚ｔ１１が１ｎｍ以上４ｎｍ以下になるように、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上に堆積される。
【００７１】
次いで、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜１１上に、全面にわたってレジストを塗布した後、写真製版を行うことによって、図１５に示すように、残存するゲート電極用金属膜３であるｐＦＥＴ領域Ｒｐのゲート電極用金属膜３を覆うレジストを除去する。これによって、他のゲート電極用金属膜１１のｎＦＥＴ領域Ｒｎ内に属する部分のうちで、ゲート電極用金属膜３の側面を覆う部分を除く残余の部分上全面に、ｎ側レジストマスク１２を形成する。ｎ側レジストマスク１２の膜厚ｔ１２は、ｐＦＥＴ領域Ｒｐで残存するゲート電極用金属膜３の膜厚ｔ１と、他のゲート電極用金属膜１１の膜厚ｔ１１とを加算した値（ｔ１＋ｔ１１）以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜１１まで不純物が注入されることを防ぐことができる。
【００７２】
その後、ｎ側レジストマスク１２が形成された状態、換言すればｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜１１がｎ側レジストマスク１２で覆われた状態で、ｎ側レジストマスク１２が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ｐＦＥＴ領域Ｒｐで残存するゲート電極用金属膜３に不純物が注入される。この注入によって、前述の図１２に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、具体的にはＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。本実施の形態では、他のゲート電極用金属膜１１のうち、ｎ側レジストマスク１２で覆われる部分を除く残余の部分、すなわちｐＦＥＴ領域Ｒｐに形成された他のゲート電極用金属膜１１にも不純物が注入されて、不純物注入金属膜となる。
【００７３】
不純物注入金属膜６の形成後は、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク１２を剥離する。これによって、前述の図１２に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていない他のゲート電極用金属膜１１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成され、この不純物注入金属膜６上に、他のゲート電極用金属膜１１に不純物が注入された他の不純物注入金属膜が形成された状態となる。その後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００７４】
以上のようにイオン注入よりもゲート電極用金属膜３のエッチングを先に実行しても、前述の図９〜図１２に示すように、ゲート電極用金属膜３のエッチングよりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００７５】
また、このエッチングによって、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を除去した後、イオン注入前に、図１４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３上に、他のゲート電極用金属膜１１が形成される。これによって、ｎＦＥＴ領域Ｒｎに、所望の閾値Ｖｔｈに適した膜厚を有する他のゲート電極用金属膜１１を形成することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００７６】
＜第３の実施の形態＞
図１６〜図２１は、本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置としてＣＭＩＳＦＥＴを製造する。図１６は、ゲート電極用金属膜２１の形成が終了した段階の状態を示す断面図である。
【００７７】
本実施の形態においても、まず、前述の第１の実施の形態と同様に、不図示のｐウェル、ｎウェルおよび素子分離膜を形成した後、半導体基板１上に、ｐウェル、ｎウェルおよび素子分離膜が形成された表面側から、全面にわたってゲート絶縁膜２およびゲート電極用金属膜２１を順次に形成する。本実施の形態では、ゲート電極用金属膜２１の膜厚ｔ２１は、第１の実施の形態で形成されるゲート電極用金属膜３の膜厚ｔ１よりも小さく、具体的には、１ｎｍ以上４ｎｍ以下に選ばれる。
【００７８】
図１７は、ハードマスク２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、ゲート電極用金属膜２１の形成後は、ゲート電極用金属膜２１上に、全面にわたって、ハードマスク材料を堆積させる。その後、エッチングによって、図１７に示すように、ゲート電極用金属膜２１のうちで仕事関数を変化させたい領域であるｐＦＥＴ領域Ｒｐのハードマスク材料を除去する。これによって、ゲート電極用金属膜２１のうちで仕事関数を変化させたい領域を除く残余の領域である、ゲート電極用金属膜２１の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ハードマスク２２を形成する。
【００７９】
ハードマスク２２の材料としては、たとえば酸化ケイ素（ＳｉＯｘ）および窒化ケイ素（ＳｉＮｘ）が挙げられる。ハードマスク２２の膜厚ｔ２２は、ゲート電極用金属膜２１の膜厚ｔ２１以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１まで不純物が注入されることを防ぐことができる。
【００８０】
図１８は、ｎＦＥＴ領域Ｒｎのハードマスク２２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１上への他のゲート電極用金属膜２３の形成が終了した段階の状態を示す断面図である。ハードマスク２２の形成後は、ｎＦＥＴ領域Ｒｎのハードマスク２２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１上に、ｎＦＥＴ領域Ｒｎのハードマスク２２の表面およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１の表面の全体を覆うように、他のゲート電極用金属膜２３を堆積する。他のゲート電極用金属膜２３は、ゲート電極用金属膜２１と同様に導電性材料から成る。本実施の形態における他のゲート電極用金属膜２３を構成する導電性材料としては、ＴｉＮが用いられる。他のゲート電極用金属膜２３の膜厚ｔ２３は、ゲート電極用金属膜２１の膜厚ｔ２１を考慮して、ゲート電極用金属膜２１の膜厚ｔ２１と他のゲート電極用金属膜２３の膜厚ｔ２３とを加算した値ｔ２４（＝ｔ２１＋ｔ２３）が、１５ｎｍ以上２０ｎｍ以下になるように選ばれる。
【００８１】
図１９は、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。他のゲート電極用金属膜２３の形成後は、前述の第１の実施の形態と同様の注入条件に基づいて、他のゲート電極用金属膜２３が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、不純物を注入、具体的にはイオン注入する。これによって、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３、ならびにｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ハードマスク２２で覆われているので、不純物が注入されない。
【００８２】
図２０は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。前述のイオン注入によって、図１９に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜２１に不純物が注入されて、不純物注入金属膜２５が形成され、また他のゲート電極用金属膜２３に不純物が注入されて、他の不純物注入金属膜２６が形成される。
【００８３】
イオン注入後は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３上およびｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６上に、全面にわたってレジストを塗布し、写真製版を行うことによって、図２０に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去し、ｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６上に、ｐ側レジストマスク２４を形成する。
【００８４】
その後、ｐ側レジストマスク２４が形成された状態、換言すればｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６がｐ側レジストマスク２４で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、他のゲート電極用金属膜２３をエッチングして、厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ハードマスク２２が露出した状態になる。
【００８５】
図２１は、ハードマスク２２の除去が終了した段階の状態を示す断面図である。ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去後は、ｐ側レジストマスク２４が形成された状態で、ｎＦＥＴ領域Ｒｎのハードマスク２２をエッチングして除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート電極用金属膜２１が露出した状態になる。
【００８６】
その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク２４を剥離する。これによって、図２１に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜２１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜２５および他の不純物注入金属膜２６が順次に形成された状態となる。
【００８７】
ｐ側レジストマスク２４の剥離後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００８８】
以上のように本実施の形態によれば、前述の第１の実施の形態と同様に、ゲート電極用金属膜２１のうち、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１には不純物が注入されて不純物注入金属膜２５が形成され、この不純物注入金属膜２５上には、不純物が注入された他の不純物注入金属膜２６が形成されるので、第１の実施の形態と同様の効果が達成される。具体的には、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜２１および他のゲート電極用金属膜２３の組成を変化させ、ゲート電極の仕事関数を変化させることができるので、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。またｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００８９】
前述の図１６〜図２１に示す半導体装置の製造方法では、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去よりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去を先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図２２〜図２３に示す製造工程を経て製造してもよい。
【００９０】
図２２は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。図２２〜図２３に示す製造工程を経て半導体装置を製造する場合、前述の図１８に示すように他のゲート電極用金属膜２３を形成した後は、他のゲート電極用金属膜２３上に、全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、レジストを塗布する。その後、写真製版を行うことによって、図２２に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去し、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３上に、ｐ側レジストマスク２７を形成する。
【００９１】
その後、ｐ側レジストマスク２７が形成された状態、換言すればｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３がｐ側レジストマスク２７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、他のゲート電極用金属膜２３をエッチングして、厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ハードマスク２２が露出した状態になる。
【００９２】
図２３は、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去後は、ｐ側レジストマスク２７が形成された状態で、ｎＦＥＴ領域Ｒｎのハードマスク２２をエッチングして除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート電極用金属膜２１が露出した状態になる。
【００９３】
ハードマスク２２の除去後は、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク２７を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１上およびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図２３に示すように、ｎＦＥＴ領域Ｒｎのレジストを残して、ｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１上に、ｎ側レジストマスク２８を形成する。ｎ側レジストマスク２８の厚み寸法ｔ２５は、ゲート電極用金属膜２１の膜厚ｔ２１と他のゲート電極用金属膜２３の膜厚ｔ２３とを加算した値ｔ２４（＝ｔ２１＋ｔ２３）以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１および他のゲート電極用金属膜２３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１にまで不純物が注入されてしまうことを防ぐことができる。
【００９４】
その後、ｎ側レジストマスク２８が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１がｎ側レジストマスク２８で覆われた状態で、ｎ側レジストマスク２８が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１および他のゲート電極用金属膜２３に不純物が注入され、前述の図２１に示すように、不純物注入金属膜２５および他の不純物注入金属膜２６が形成される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１は、ｎ側レジストマスク２８で覆われているので、不純物が注入されない。
【００９５】
イオン注入後は、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク２８を剥離する。これによって、前述の図２１に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜２１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜２５および他の不純物注入金属膜２６が順次に形成された状態となる。その後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００９６】
以上のようにイオン注入よりもｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去を先に実行しても、前述の図１６〜図２１に示すように、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去よりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００９７】
前述の各実施の形態では、ゲート電極の形成後に熱処理が施されるゲートファーストプロセスに基づいてゲート電極を形成しているが、前述の各実施の形態によれば、ゲートファーストプロセスにおいて、金属から成るゲート電極の仕事関数を比較的容易に制御することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】ゲート電極用金属膜３に不純物をイオン注入したときの実効仕事関数を示すグラフである。
【図６】ゲート電極用金属膜３に不純物をイオン注入したときのゲート電圧とゲート容量との関係を示すグラフである。
【図７】ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部の除去が終了した段階の状態を示す断面図である。
【図８】ｐＦＥＴ領域Ｒｐのｐ側レジストマスク７の除去およびｎＦＥＴ領域Ｒｎへのｎ側レジストマスク８の形成が終了した段階の状態を示す断面図である。
【図９】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１１】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１２】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１３】ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の除去が終了した段階の状態を示す断面図である。
【図１４】ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。
【図１５】ｎＦＥＴ領域Ｒｎにｎ側レジストマスク１２を形成した状態で、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３および他のゲート電極用金属膜１１にイオン注入するときの様子を示す断面図である。
【図１６】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２０】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２１】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２２】ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。
【図２３】ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。
【符号の説明】
【００９９】
１ 半導体基板、２ ゲート絶縁膜、３，２１ ゲート電極用金属膜、４，８，１２，２８ ｎ側レジストマスク、５，７，２４，２７ ｐ側レジストマスク、６，２５ 不純物注入金属膜、１１，２３ 他のゲート電極用金属膜、２２ ハードマスク、２６ 他の不純物注入金属膜。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳細には、相補型金属絶縁膜半導体（Complementary Metal Insulator Semiconductor；略称：ＣＭＩＳ）トランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＩＳトランジスタは、たとえば、ゲート絶縁膜として、従来用いられてきたシリコン酸化膜およびシリコン窒化膜などと比較して高誘電率の高誘電性絶縁膜（以下「ｈｉｇｈ−ｋ膜」という）を用い、ゲート（ｇａｔｅ）電極として、金属（ｍｅｔａｌ）電極を用いたｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造を有する。
【０００３】
ｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタにおいては、ｎチャネル型のｎＭＩＳトランジスタと、ｐチャネル型のｐＭＩＳトランジスタとで、異なる仕事関数を有するゲート電極が用いられる。ゲート電極の仕事関数を制御するために、金属自体の仕事関数を利用したデュアルメタルゲート構造（たとえば、非特許文献１参照）、またはキャッピング技術（たとえば、非特許文献２参照）などが用いられている。
【０００４】
デュアルメタルゲート構造のＣＭＩＳトランジスタでは、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、ゲート電極の材料自体を変えて、別々の金属でゲート電極を形成することによって、ゲート電極の仕事関数を調整する。キャッピング技術では、たとえばランタン（Ｌａ）またはアルミニウム（Ａｌ）を含むキャッピング層上に、ゲート電極となる金属膜を形成し、金属膜にＬａまたはＡｌを拡散させることによって、ゲート電極の仕事関数を調整する。
【０００５】
デュアルメタルゲート構造のＣＭＩＳトランジスタの製造フローでは、ゲート絶縁膜を成膜後、まず、ｎＭＩＳトランジスタが形成されるｎ領域およびｐＭＩＳトランジスタが形成されるｐ領域の両方にわたって、ｎＭＩＳトランジスタ用のｎ型金属またはｐＭＩＳトランジスタ用のｐ型金属を成膜する。成膜したｎ型金属またはｐ型金属のうち、ｐ領域またはｎ領域の金属を除去し、その上に先に成膜した金属とは異なる導電型の金属、具体的にはｐ型金属またはｎ型金属を成膜して、ｎ領域およびｐ領域にゲート電極をそれぞれ作製する。
【０００６】
このように金属膜の除去と成膜とが繰返されるので、デュアルメタルゲート構造のように金属自体を別々にする方法では、製造フローが複雑であり、ＣＭＩＳトランジスタを作製することは困難である。またゲート電極の仕事関数は、ゲート電極を構成する金属膜とｈｉｇｈ−ｋ膜とに依存するので、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの最低の閾値Ｖｔｈは、金属膜およびｈｉｇｈ−ｋ膜の材料によって一意に決まってしまう。またｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、別々の仕事関数を有するゲート電極を作製したとしても、仕事関数がバンドエッジに充分に寄っていない場合があり、所望の閾値Ｖｔｈを得ることは困難である。
【０００７】
キャッピング技術を用いる場合、キャッピング層上では直接写真製版が不可能であるので、キャッピング層および金属膜を成膜した後、ｐ領域またはｎ領域のキャッピング層および金属膜を同時に除去し、その上に新たなキャッピング層と金属膜とを成膜する必要がある。
【０００８】
このように製造フローが複雑であるので、ＣＭＩＳトランジスタを作製することは困難である。またトランジスタの閾値Ｖｔｈは、キャッピング層の種類および膜厚によって決定されるが、前述のように製造フロー上、金属膜まで形成し直す必要があるので、結局、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの最低の閾値Ｖｔｈは、一意に決まってしまう。
【０００９】
以上のように従来の技術では、仕事関数に差をつけるために製造フローが複雑になるという問題がある。また従来の技術では、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとで、別々の仕事関数を有するゲート電極を作製したとしても、仕事関数がバンドエッジに充分に寄らず、バンドエッジ以外の場所にゲート電極の仕事関数がある場合が多く、閾値Ｖｔｈが比較的高い値に一意に決定してしまうという問題がある。
【００１０】
ゲート電極の仕事関数を調整するための先行技術が、特許文献１〜３に開示されている。特許文献１は、チタンナイトライド（ＴｉＮ）をゲート電極とするＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの閾値最適化のために、ＴｉＮ電極層に窒素をイオン注入して仕事関数を変化させて、閾値の最適化を行うことを開示している。
【００１１】
特許文献２は、従来技術として、ＴｉＮなどのメタルゲート電極中に窒素注入することを開示するとともに、このメタルゲート電極中にインジウム（Ｉｎ）を注入することを開示している。また特許文献２は、メタルゲート電極への注入元素としてその他に、アンチモン（Ｓｂ）、ボロン（Ｂ）、リン（Ｐ）、炭素（Ｃ）などを開示している。
【００１２】
特許文献３は、ＰＭＯＳトランジスタのＴｉＮなどから成る金属ゲート電極に、Ｉｎなどの金属または窒素などをイオン注入して、金属ゲート電極の仕事関数を調整することを開示している。
【００１３】
【特許文献１】特開２００１−２０３２７６号公報
【特許文献２】特開２００２−２９９６１０号公報
【特許文献３】特開２００２−１１８１７５号公報
【非特許文献１】T. Hayashi et.al, IEDM Tech. Dig., (2006) p.247.
【非特許文献２】V. Narayanan et.al, VLSI Tech. Symp., (2006) p.224.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特許文献１に開示される先行技術は、ゲート絶縁膜としてシリコン窒化膜を用いたトランジスタに関するものである。特許文献１には、ゲート絶縁膜としてｈｉｇｈ−ｋ膜を用いたｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタについては開示されておらず、ｈｉｇｈ−ｋ／ｍｅｔａｌ ｇａｔｅ構造のＣＭＩＳトランジスタにおいて、ゲート電極の仕事関数を制御するための方法については開示されていない。
【００１５】
特許文献２および３に開示される先行技術は、ダマシンゲートプロセスによってゲート電極を形成するトランジスタに関するものである。ダマシンゲートプロセスは、ダミーゲートを作っておいて、そのダミーゲートを除去した後にゲート電極となる金属材料を埋め込んでゲート電極を形成する方法であり、ゲート電極を、半導体に添加された不純物の活性化のための熱処理後に形成するゲートラストプロセスの一種である。
【００１６】
ゲートラストプロセスでは、ゲート電極となる金属材料を埋込んだ後に、熱処理工程がないので、埋込む金属材料の種類によって、ゲート電極の仕事関数を比較的容易に制御することが可能である。
【００１７】
これに対し、ゲート電極を熱処理前に形成するゲートファーストプロセスでは、ゲート電極の形成後に熱処理が施されるので、この熱処理によってゲート電極の仕事関数が変化し易く、ゲート電極の仕事関数を制御することは困難である。
【００１８】
特許文献２および３には、ゲートファーストプロセスにおいて、ゲート電極の仕事関数を制御する方法については開示されていない。
【００１９】
本発明の目的は、ゲート電極の形成後に熱処理が施される場合でも、金属から成るゲート電極の仕事関数を比較的容易に制御することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２０】
本発明の半導体装置の製造方法は、導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜を形成する工程と、前記第１導電型素子領域および前記第２導電型素子領域に形成された前記ゲート絶縁膜上に、金属材料から成るゲート電極用金属膜を形成する工程と、前記第２導電型素子領域に形成された前記ゲート電極用金属膜に、不純物を注入する工程とを備えることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置の製造方法によれば、第１導電型素子領域および第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜が形成され、このゲート絶縁膜上にゲート電極用金属膜が形成される。形成されたゲート電極用金属膜のうち、第２導電型素子領域のゲート電極用金属膜に不純物が注入される。これによって、第２導電型素子領域に形成されたゲート電極用金属膜の組成を変化させることができるので、このゲート電極用金属膜で形成される第２導電型素子領域のゲート電極の仕事関数を変化させることができる。したがって、第１導電型素子領域と第２導電型素子領域とに、異なる仕事関数を有するゲート電極を容易に形成することができる。また第２導電型素子領域に形成されたゲート電極用金属膜の組成を変化させることによって、第２導電型半導体素子の閾値を容易に調整することができるので、所望の閾値を有する第１導電型半導体素子および第２導電型半導体素子を容易に形成することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明を実施するための複数の形態について説明する。各実施の形態において、先行する実施の形態で説明している事項に対応する部分については同一の参照符を付して、重複する説明を省略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している実施の形態と同様である。
【００２３】
＜第１の実施の形態＞
図１〜図４は、本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態の半導体装置は、相補型金属絶縁膜半導体（Complementary Metal Insulator Semiconductor；略称：ＣＭＩＳ）構造を有する半導体装置であり、具体的にはＣＭＩＳトランジスタである。ＣＭＩＳトランジスタは、より詳細にはＣＭＩＳ電界効果型トランジスタ（Field Effect Transistor；略称：ＦＥＴ）である。ＣＭＩＳＦＥＴには、ｎチャネル型のＭＩＳトランジスタであるｎ型ＭＩＳトランジスタと、ｐチャネル型のＭＩＳトランジスタであるｐ型ＭＩＳトランジスタとが並設される。ｎ型ＭＩＳトランジスタは、より詳細にはｎＭＩＳＦＥＴ（以下「ｎＦＥＴ」という場合がある）であり、ｐ型ＭＩＳトランジスタは、より詳細にはｐＭＩＳＦＥＴ（以下「ｐＦＥＴ」という場合がある）である。このようにＣＭＩＳＦＥＴには、導電型が互いに異なるｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとが並設される。ｎＭＩＳＦＥＴは、第１導電型半導体素子に相当し、ｐＭＩＳＦＥＴは、第２導電型半導体素子に相当する。
【００２４】
図１は、ゲート電極用金属膜３の形成が終了した段階の状態を示す断面図である。まず、従来のＣＭＩＳ作製フローに則り、半導体基板１の表面から半導体基板１の内部に向けて延在した不図示のｐウェル、ｎウェルおよび素子分離膜を順次に形成する。半導体基板１は、シリコン（Ｓｉ）基板によって実現される。素子分離膜は、第１導電型素子領域であるｎＭＩＳＦＥＴが形成されるｎＭＩＳＦＥＴ領域（以下「ｎＦＥＴ領域」という場合がある）Ｒｎと、第２導電型素子領域であるｐＭＩＳＦＥＴ領域（以下「ｐＦＥＴ領域」という場合がある）Ｒｐとを区分する絶縁膜であり、ｎＦＥＴ領域Ｒｎに形成されるｐウェルと、ｐＦＥＴ領域Ｒｐに形成されるｎウェルとの間に介在する。このように半導体基板１は、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐを有する。
【００２５】
ｐウェル、ｎウェルおよび素子分離膜の形成後は、図１に示すように、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上に、本実施の形態では、半導体基板１上に、全面にわたって、絶縁性材料から成るゲート絶縁膜２を形成する。ゲート絶縁膜２は、高誘電率材料であるｈｉｇｈ−ｋ材料から成るｈｉｇｈ−ｋ膜によって実現される。本実施の形態では、ゲート絶縁膜２として、たとえばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）を成膜する。ゲート絶縁膜２を構成する絶縁性材料としては、ＨｆＳｉＯＮに限らず、ハフニウム（Ｈｆ）を含むハフニウム系材料、具体的には、ハフニウムオキサイド（ＨｆＯｘ）、ハフニウムシリコンオキサイド（ＨｆＳｉＯｘ）およびハフニウムシリコンナイトライド（ＨｆＳｉＮ）などの高誘電率材料、すなわちｈｉｇｈ−ｋ材料が挙げられる。
【００２６】
次に、図１に示すように、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐに形成されたゲート絶縁膜２上に、本実施の形態では、ゲート絶縁膜２上に、全面にわたって、スパッタ法などによって、ゲート電極用金属膜３を形成する。ゲート電極用金属膜３は、導電性材料から成る。ゲート電極用金属膜３の膜厚ｔ１は、薄すぎるとゲート電極用金属膜３の膜厚制御が困難になり、また厚すぎると後述するイオン注入の材料の拡散が不充分となるので、本実施の形態では、１５ｎｍ以上２０ｎｍ以下の範囲内の値に選ばれる。本実施の形態において、ゲート電極用金属膜３を構成する導電性材料としては、窒化チタン（ＴｉＮ）が用いられる。
【００２７】
図２は、ｎＦＥＴ領域Ｒｎへのｎ側レジストマスク４の形成が終了した段階の状態を示す断面図である。ゲート電極用金属膜３の形成後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布した後、写真製版を行うことによって、図２に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域、具体的にはｐＦＥＴ領域Ｒｐのレジストを除去し、仕事関数を変化させたい領域にレジストが残存しないようにする。これによって、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域、具体的にはゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ｎ側レジストマスク４を形成する。ｎ側レジストマスク４の膜厚ｔ２は、ゲート電極用金属膜３の膜厚ｔ１および後述する図３に示すエッチバック後のゲート電極用金属膜３の膜厚ｔ３を考慮して、後述する不純物の注入後に、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３に、不純物が注入されていない部分が残存するように選ばれる。
【００２８】
その後、ｎ側レジストマスク４が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク４で覆われた状態で、ｎ側レジストマスク４が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、不純物を注入、具体的にはイオン注入する。これによってｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ｎ側レジストマスク４で覆われているので、不純物が注入されないか、またはｎ側レジストマスク４に接する側の一部分のみに不純物が注入される。
【００２９】
本実施の形態において、イオン注入される注入種である不純物は、窒素分子（Ｎ2）、珪素（Ｓｉ）またはゲルマニウム（Ｇｅ）である。また不純物をイオン注入するときのイオン注入量は、たとえば４×１０15／ｃｍ2である。不純物は、１種が単独で用いられてもよく、２種以上が併用されてもよい。
【００３０】
図３は、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部およびｎ側レジストマスク４の除去が終了した段階の状態を示す断面図である。図４は、ｐＦＥＴ領域Ｒｐのｐ側レジストマスク５の除去が終了した段階の状態を示す断面図である。前述のイオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、図３に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。
【００３１】
不純物注入金属膜６の形成後は、レジスト剥離液などによって前述の図２に示すｎＦＥＴ領域Ｒｎのｎ側レジストマスク４を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図３に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、ｐ側レジストマスク５を形成する。
【００３２】
その後、図３に示すように、ｐ側レジストマスク５が形成された状態、換言すればｐＦＥＴ領域Ｒｐの不純物注入金属膜６がｐ側レジストマスク５で覆われた状態で、エッチングすることによって、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチバックして、ゲート電極用金属膜３の一部を厚み方向に除去する。エッチバックによってゲート電極用金属膜３の一部を除去するときは、エッチバック後のｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の膜厚ｔ３が１ｎｍ以上４ｎｍ以下になるようにする。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク５を剥離する。これによって、図４に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜３が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成された状態となる。
【００３３】
ｐ側レジストマスク５の剥離後は、図示は省略するが、ドライエッチング法などによって、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴの各ゲート電極を形成するための加工を行う。具体的には、ゲート電極の部分とその下方のゲート絶縁膜２が残存するように、ｎＦＥＴ領域Ｒｐでは、ゲート電極となるゲート電極用金属膜３およびその下方のゲート絶縁膜２をエッチングし、ｐＦＥＴ領域Ｒｐでは、ゲート電極となる不純物注入金属膜６およびその下方のゲート絶縁膜２をエッチングする。
【００３４】
ゲート電極の形成のためのエッチング後は、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを形成し、ＣＭＩＳＦＥＴを形成する。具体的には、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３およびゲート絶縁膜２の両側壁、ならびにｐＦＥＴ領域Ｒｐの不純物注入金属膜６およびゲート絶縁膜２の両側壁に、たとえば二酸化珪素（ＳｉＯ2）から成るサイドウォールスペーサを形成する。その後、イオン注入などによって半導体基板１に不純物を注入した後、熱処理を施して不純物を拡散させることによって、ソース領域およびドレイン領域を形成し、ＣＭＩＳＦＥＴを得る。
【００３５】
図５は、ゲート電極用金属膜３に不純物をイオン注入したときの実効仕事関数を示すグラフである。図５において、横軸は注入種を示し、縦軸は実効仕事関数（ｅＶ）を示す。ここで、「ゲート電極の実効仕事関数」とは、ゲート絶縁膜との界面におけるゲート電極の仕事関数のことであり、ゲート電極を構成する材料本来の「仕事関数」とは区別される。ゲート電極の実効仕事関数（Effective Work Function；略称：ＥＷＦ）は、得られたｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴにおける後述する図６に示すＭＩＳ型キャパシタのＣ−Ｖ特性、すなわちゲート容量−ゲート電圧特性から求められるフラットバンド電圧から求められる。
【００３６】
本実施の形態におけるイオン注入の注入種である不純物は、窒素分子（Ｎ2）、珪素（Ｓｉ）およびゲルマニウム（Ｇｅ）である。図５のグラフには、不純物を注入したときと注入していないときとを比較するために、イオン注入なしの場合も示している。本実施の形態では、各不純物をイオン注入するときのイオン注入量は、４×１０15／ｃｍ2である。図５に示すＥＷＦは、ゲート絶縁膜２であるＨｆＳｉＯＮ膜上に、ゲート電極用金属膜３として、膜厚１５ｎｍのＴｉＮ膜を形成して、このＴｉＮ膜に対して、各注入種を４×１０15／ｃｍ2注入したときの値である。
【００３７】
図５に示すように、イオン注入なしのときのＥＷＦは、４．８４（ｅＶ）であり、注入種が窒素分子（Ｎ2）のときのＥＷＦは、４．８７（ｅＶ）であり、注入種が珪素（Ｓｉ）のときのＥＷＦは、４．５４（ｅＶ）であり、注入種がゲルマニウム（Ｇｅ）のときのＥＷＦは、４．４２（ｅＶ）である。
【００３８】
このことから、ゲート電極用金属膜３に不純物を注入することによって、仕事関数を変化させることができることがわかる。具体的には、ゲート電極用金属膜３にＮ2を注入することによって、仕事関数が増大して、ｐチャネル側のバンドエッジに寄り、閾値Ｖｔｈが下がることがわかる。またゲート電極用金属膜３にＳｉまたはＧｅを注入することによって、仕事関数が減少し、閾値Ｖｔｈが上昇することがわかる。
【００３９】
図６は、ゲート電極用金属膜３に不純物をイオン注入したときのゲート電圧とゲート容量との関係を示すグラフである。図６において、横軸はゲート電圧（Ｖ）を示し、縦軸はゲート容量（Ｆ）を示す。図６のグラフには、不純物を注入したときと注入していないときとを比較するために、イオン注入なしの場合も示している。図６では、イオン注入なしの場合を記号「○」で示し、注入種が窒素（Ｎ2）の場合を記号「◇」で示し、注入種がゲルマニウム（Ｇｅ）の場合を記号「△」で示し、注入種が珪素（Ｓｉ）の場合を記号「□」で示す。図６に示すゲート容量−ゲート電圧特性（ＣＶ特性）は、ゲート絶縁膜２であるＨｆＳｉＯＮ膜上に、ゲート電極用金属膜３として、膜厚１５ｎｍのＴｉＮ膜を形成して、このＴｉＮ膜に対して、各注入種を４×１０15／ｃｍ2注入したときのＭＩＳ型キャパシタに関するものであり、このＭＩＳ型キャパシタは、ｎ型半導体基板上において、ｐ型ＭＩＳに相当する。
【００４０】
図６に示すように、ゲート電極用金属膜３に不純物を注入することによって、ＣＶカーブがシフトすることがわかる。これは、前述の図５に示すように、不純物の注入によって仕事関数がシフトすることに起因する。具体的には、ゲート電極用金属膜３にＮ2を注入した場合、ＣＶカーブが、閾値Ｖｔｈが下がる方向にシフトすることがわかる。またゲート電極用金属膜３にＳｉまたはＧｅを注入した場合、ＣＶカーブが、閾値Ｖｔｈが上がる方向にシフトすることがわかる。このようにゲート電極用金属膜３に不純物を注入することによって、仕事関数を変化させ、閾値Ｖｔｈを変化させることができる。
【００４１】
以上のように本実施の形態の半導体装置の製造方法によれば、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの半導体基板１上にゲート絶縁膜２が形成され、このゲート絶縁膜２上にゲート電極用金属膜３が形成される。形成されたゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３に不純物が注入され、不純物注入金属膜６が形成される。これによって、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることができるので、このゲート電極用金属膜３、すなわち不純物注入金属膜６で形成されるｐＦＥＴ領域Ｒｐのゲート電極の仕事関数を変化させることができる。したがって、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。
【００４２】
またｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させることによって、ｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができる。ｎＭＩＳＦＥＴの閾値Ｖｔｈについては、たとえば、ゲート電極となるゲート電極用金属膜３の膜厚を調整することによって、容易に調整することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００４３】
本実施の形態では、ゲート絶縁膜２を構成する絶縁性材料は、ハフニウム（Ｈｆ）を含むハフニウム系材料であるので、ゲート絶縁膜２上のゲート電極用金属膜３に前述の不純物を注入することによって、所望の閾値Ｖｔｈを実現することができる。
【００４４】
特に本実施の形態では、イオン注入後に、図３に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３をエッチバックすることによって、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３を、所望の閾値Ｖｔｈに適した膜厚にすることができる。したがって、所望の閾値ＶｔｈのｎＭＩＳＦＥＴを実現することができる。
【００４５】
また本実施の形態によれば、不純物を注入する工程では、不純物をイオン注入によって注入する。これによって、ゲート電極用金属膜３に不純物を容易に注入することができるので、ゲート電極用金属膜３の組成を容易に変化させることができ、ゲート電極の仕事関数を変化させることができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを形成することができる。
【００４６】
また本実施の形態では、ゲート電極用金属膜３を構成する金属材料は、窒化チタン（ＴｉＮ）であるので、前述の不純物を注入することによって、仕事関数を変化させることができ、所望の閾値Ｖｔｈを実現することができる。
【００４７】
また本実施の形態では、ゲート電極用金属膜３に注入される不純物は、窒素分子（Ｎ2）、ゲルマニウム（Ｇｅ）またはシリコン（Ｓｉ）である。前述の図５および図６に示すように、ｐＭＩＳＦＥＴが形成されるｐＦＥＴ領域Ｒｐのゲート電極用金属膜３にＮ2を注入することによって、仕事関数を増大させ、閾値Ｖｔｈを下げることができる。またｐＦＥＴ領域Ｒｐのゲート電極用金属膜３にＧｅまたはＳｉを注入することによって、仕事関数を減少させ、Ｖｔｈを上げることができる。ＧｅおよびＳｉは、それぞれ単独で用いられてもよく、併用されてもよい。
【００４８】
前述の図１〜図４に示す半導体装置の製造方法では、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックよりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックを先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図７および図８に示す製造工程を経て製造してもよい。
【００４９】
図７は、ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部の除去が終了した段階の状態を示す断面図である。前述の図１に示すように半導体基板１上に、ゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布し、その後写真製版を行うことによって、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ゲート電極用金属膜３の上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上全面にｐ側レジストマスク７を形成する。
【００５０】
その後、図７に示すように、ｐ側レジストマスク７が形成された状態、換言すればｐＦＥＴ領域Ｒｐのゲート電極用金属膜３がｐ側レジストマスク７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチバックすることによって、ゲート電極用金属膜３の一部を厚み方向に除去する。エッチバックによってゲート電極用金属膜３の一部を除去するときは、エッチバック後のｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の膜厚ｔ３が１ｎｍ以上４ｎｍ以下になるようにする。
【００５１】
図８は、ｐＦＥＴ領域Ｒｐのｐ側レジストマスク７の除去およびｎＦＥＴ領域Ｒｎへのｎ側レジストマスク８の形成が終了した段階の状態を示す断面図である。エッチバックの終了後は、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク７を剥離し、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図８に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域、具体的にはｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域、具体的にはゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ｎ側レジストマスク８を形成する。ｎ側レジストマスク８の膜厚ｔ４は、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３の膜厚ｔ１以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３まで不純物が注入されることを防ぐことができる。
【００５２】
その後、ｎ側レジストマスク８が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク８で覆われた状態で、ｎ側レジストマスク８が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３のみに不純物が注入される。イオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、前述の図４に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。
【００５３】
不純物注入金属膜６の形成後は、図４に示すように、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク８を剥離する。これによって、前述の図４に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜３が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成された状態となる。その後は、前述の図１〜図４に示す製造工程を経て製造する場合と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００５４】
以上のようにイオン注入よりもｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックを先に先に実行しても、前述の図１〜図４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３のエッチバックよりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００５５】
また、このエッチバックによって、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３の膜厚を、所望の閾値Ｖｔｈに適した膜厚にすることができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００５６】
＜第２の実施の形態＞
図９〜図１２は、本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置としてＣＭＩＳＦＥＴを製造する。図９は、ゲート電極用金属膜３の形成が終了した段階の状態を示す断面図である。図１０は、ｎＦＥＴ領域Ｒｎへのｎ側レジストマスク４の形成が終了した段階の状態を示す断面図である。
【００５７】
本実施の形態においても、まず、前述の第１の実施の形態と同様に、不図示のｐウェル、ｎウェルおよび素子分離膜を形成した後、半導体基板１上に、ｐウェル、ｎウェルおよび素子分離膜が形成された表面側から、全面にわたってゲート絶縁膜２およびゲート電極用金属膜３を順次に形成する。その後、ゲート電極用金属膜３上に、全面にわたってレジストを塗布する。そして、写真製版を行うことによって、図１０に示すように、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域であるｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、第１の実施の形態と同様に、ゲート電極用金属膜３のうちで仕事関数を変化させたい領域を除く残余の領域である、ゲート電極用金属膜３の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面にｎ側レジストマスク４を形成する。
【００５８】
その後、ｎ側レジストマスク４が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜３がｎ側レジストマスク４で覆われた状態で、前述の第１の実施の形態と同様の注入条件に基づいて、ｎ側レジストマスク４が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、前述の第１の実施の形態と同様の不純物をイオン注入する。これによってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ｎ側レジストマスク４で覆われているので、不純物が注入されないか、またはｎ側レジストマスク４に接する側の一部分のみに不純物が注入される。
【００５９】
図１１は、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３およびｎ側レジストマスク４の除去が終了した段階の状態を示す断面図である。図１２は、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。前述のイオン注入によってｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入することによって、図１１に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、本実施の形態ではＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属層６が形成される。
【００６０】
不純物注入金属膜６の形成後は、レジスト剥離液などによって、前述の図１０に示すｎＦＥＴ領域Ｒｎのｎ側レジストマスク４を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、全面にわたってレジストを塗布する。そして、写真製版を行うことによって、図１１に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に、ｐ側レジストマスク５を形成する。
【００６１】
ｐ側レジストマスク５の形成後、本実施の形態では、図１１に示すように、ｐ側レジストマスク５が形成された状態、換言すればｐＦＥＴ領域Ｒｐの不純物注入金属膜６がｐ側レジストマスク５で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、ゲート電極用金属膜３をエッチングして、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を厚み方向の全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート絶縁膜２が露出した状態になる。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク５を剥離する。
【００６２】
次に、図１２に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成された不純物注入金属膜６上に、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２の表面およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６の表面の全体を覆うように、他のゲート電極用金属膜１１を堆積する。他のゲート電極用金属膜１１は、ゲート電極用金属膜３と同様に導電性材料から成る。本実施の形態における他のゲート電極用金属膜１１を構成する導電性材料としては、ＴｉＮが用いられる。他のゲート電極用金属膜１１は、その膜厚ｔ１１が１ｎｍ以上４ｎｍ以下になるように、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐの不純物注入金属膜６上に堆積される。
【００６３】
他のゲート電極用金属膜１１の形成後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００６４】
以上の本実施の形態においても、前述の第１の実施の形態と同様に、ゲート電極用金属膜３のうち、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３には不純物が注入され、不純物注入金属膜６が形成されるので、第１の実施の形態と同様の効果が達成される。具体的には、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３の組成を変化させ、ゲート電極の仕事関数を変化させることができるので、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。またｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００６５】
特に本実施の形態では、イオン注入後に、図１１に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を除去した後、図１２に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上、およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３である不純物注入金属膜６上に、他のゲート電極用金属膜１１が形成される。これによって、ｎＦＥＴ領域Ｒｎに、所望の閾値Ｖｔｈに適した膜厚を有する他のゲート電極用金属膜１１を形成することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００６６】
前述の図９〜図１２に示す半導体装置の製造方法では、ゲート電極用金属膜３のエッチングよりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもゲート電極用金属膜３のエッチングを先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図１３〜図１５に示す製造工程を経て製造してもよい。
【００６７】
図１３は、ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の除去が終了した段階の状態を示す断面図である。図１４は、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。図１５は、ｎＦＥＴ領域Ｒｎにｎ側レジストマスク１２を形成した状態で、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３および他のゲート電極用金属膜１１にイオン注入するときの様子を示す断面図である。
【００６８】
前述の図９に示すように半導体基板１上に、ゲート絶縁膜２およびゲート電極用金属膜３を順次に形成した後は、ゲート電極用金属膜３上に、全面にわたってレジストを塗布し、その後写真製版を行うことによって、ｎＦＥＴ領域Ｒｎのレジストを除去する。これによって、ゲート電極用金属膜３の上面のうちでｐＦＥＴ領域Ｒｐ内に属する部分上全面に、ｐ側レジストマスク７を形成する。
【００６９】
その後、図１３に示すように、ｐ側レジストマスク７が形成された状態、換言すればｐＦＥＴ領域Ｒｐのゲート電極用金属膜３がｐ側レジストマスク７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたってエッチングして、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート絶縁膜２が露出した状態になる。その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク７を剥離する。
【００７０】
次に、図１４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３上に、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２の表面およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３の表面全体を覆うように、他のゲート電極用金属膜１１を堆積する。他のゲート電極用金属膜１１は、その膜厚ｔ１１が１ｎｍ以上４ｎｍ以下になるように、ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上に堆積される。
【００７１】
次いで、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜１１上に、全面にわたってレジストを塗布した後、写真製版を行うことによって、図１５に示すように、残存するゲート電極用金属膜３であるｐＦＥＴ領域Ｒｐのゲート電極用金属膜３を覆うレジストを除去する。これによって、他のゲート電極用金属膜１１のｎＦＥＴ領域Ｒｎ内に属する部分のうちで、ゲート電極用金属膜３の側面を覆う部分を除く残余の部分上全面に、ｎ側レジストマスク１２を形成する。ｎ側レジストマスク１２の膜厚ｔ１２は、ｐＦＥＴ領域Ｒｐで残存するゲート電極用金属膜３の膜厚ｔ１と、他のゲート電極用金属膜１１の膜厚ｔ１１とを加算した値（ｔ１＋ｔ１１）以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜１１まで不純物が注入されることを防ぐことができる。
【００７２】
その後、ｎ側レジストマスク１２が形成された状態、換言すればｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜１１がｎ側レジストマスク１２で覆われた状態で、ｎ側レジストマスク１２が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ｐＦＥＴ領域Ｒｐで残存するゲート電極用金属膜３に不純物が注入される。この注入によって、前述の図１２に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜３に不純物、具体的にはＮ2、ＳｉまたはＧｅが注入されて、不純物注入金属膜６が形成される。本実施の形態では、他のゲート電極用金属膜１１のうち、ｎ側レジストマスク１２で覆われる部分を除く残余の部分、すなわちｐＦＥＴ領域Ｒｐに形成された他のゲート電極用金属膜１１にも不純物が注入されて、不純物注入金属膜となる。
【００７３】
不純物注入金属膜６の形成後は、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク１２を剥離する。これによって、前述の図１２に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていない他のゲート電極用金属膜１１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜６が形成され、この不純物注入金属膜６上に、他のゲート電極用金属膜１１に不純物が注入された他の不純物注入金属膜が形成された状態となる。その後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００７４】
以上のようにイオン注入よりもゲート電極用金属膜３のエッチングを先に実行しても、前述の図９〜図１２に示すように、ゲート電極用金属膜３のエッチングよりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００７５】
また、このエッチングによって、ｎＦＥＴ領域Ｒｎに形成されたゲート電極用金属膜３を除去した後、イオン注入前に、図１４に示すように、ｎＦＥＴ領域Ｒｎに形成されたゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜３上に、他のゲート電極用金属膜１１が形成される。これによって、ｎＦＥＴ領域Ｒｎに、所望の閾値Ｖｔｈに適した膜厚を有する他のゲート電極用金属膜１１を形成することができる。したがって、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴを実現することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを実現することができる。
【００７６】
＜第３の実施の形態＞
図１６〜図２１は、本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。本実施の形態においても、前述の第１の実施の形態と同様に、半導体装置としてＣＭＩＳＦＥＴを製造する。図１６は、ゲート電極用金属膜２１の形成が終了した段階の状態を示す断面図である。
【００７７】
本実施の形態においても、まず、前述の第１の実施の形態と同様に、不図示のｐウェル、ｎウェルおよび素子分離膜を形成した後、半導体基板１上に、ｐウェル、ｎウェルおよび素子分離膜が形成された表面側から、全面にわたってゲート絶縁膜２およびゲート電極用金属膜２１を順次に形成する。本実施の形態では、ゲート電極用金属膜２１の膜厚ｔ２１は、第１の実施の形態で形成されるゲート電極用金属膜３の膜厚ｔ１よりも小さく、具体的には、１ｎｍ以上４ｎｍ以下に選ばれる。
【００７８】
図１７は、ハードマスク２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、ゲート電極用金属膜２１の形成後は、ゲート電極用金属膜２１上に、全面にわたって、ハードマスク材料を堆積させる。その後、エッチングによって、図１７に示すように、ゲート電極用金属膜２１のうちで仕事関数を変化させたい領域であるｐＦＥＴ領域Ｒｐのハードマスク材料を除去する。これによって、ゲート電極用金属膜２１のうちで仕事関数を変化させたい領域を除く残余の領域である、ゲート電極用金属膜２１の上面のうちでｎＦＥＴ領域Ｒｎ内に属する部分上全面に、ハードマスク２２を形成する。
【００７９】
ハードマスク２２の材料としては、たとえば酸化ケイ素（ＳｉＯｘ）および窒化ケイ素（ＳｉＮｘ）が挙げられる。ハードマスク２２の膜厚ｔ２２は、ゲート電極用金属膜２１の膜厚ｔ２１以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１まで不純物が注入されることを防ぐことができる。
【００８０】
図１８は、ｎＦＥＴ領域Ｒｎのハードマスク２２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１上への他のゲート電極用金属膜２３の形成が終了した段階の状態を示す断面図である。ハードマスク２２の形成後は、ｎＦＥＴ領域Ｒｎのハードマスク２２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１上に、ｎＦＥＴ領域Ｒｎのハードマスク２２の表面およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１の表面の全体を覆うように、他のゲート電極用金属膜２３を堆積する。他のゲート電極用金属膜２３は、ゲート電極用金属膜２１と同様に導電性材料から成る。本実施の形態における他のゲート電極用金属膜２３を構成する導電性材料としては、ＴｉＮが用いられる。他のゲート電極用金属膜２３の膜厚ｔ２３は、ゲート電極用金属膜２１の膜厚ｔ２１を考慮して、ゲート電極用金属膜２１の膜厚ｔ２１と他のゲート電極用金属膜２３の膜厚ｔ２３とを加算した値ｔ２４（＝ｔ２１＋ｔ２３）が、１５ｎｍ以上２０ｎｍ以下になるように選ばれる。
【００８１】
図１９は、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。他のゲート電極用金属膜２３の形成後は、前述の第１の実施の形態と同様の注入条件に基づいて、他のゲート電極用金属膜２３が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、不純物を注入、具体的にはイオン注入する。これによって、ｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３、ならびにｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１に不純物が注入される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜３は、ハードマスク２２で覆われているので、不純物が注入されない。
【００８２】
図２０は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。前述のイオン注入によって、図１９に示すように、ｐＦＥＴ領域Ｒｐでは、ゲート電極用金属膜２１に不純物が注入されて、不純物注入金属膜２５が形成され、また他のゲート電極用金属膜２３に不純物が注入されて、他の不純物注入金属膜２６が形成される。
【００８３】
イオン注入後は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３上およびｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６上に、全面にわたってレジストを塗布し、写真製版を行うことによって、図２０に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去し、ｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６上に、ｐ側レジストマスク２４を形成する。
【００８４】
その後、ｐ側レジストマスク２４が形成された状態、換言すればｐＦＥＴ領域Ｒｐの他の不純物注入金属膜２６がｐ側レジストマスク２４で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、他のゲート電極用金属膜２３をエッチングして、厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ハードマスク２２が露出した状態になる。
【００８５】
図２１は、ハードマスク２２の除去が終了した段階の状態を示す断面図である。ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去後は、ｐ側レジストマスク２４が形成された状態で、ｎＦＥＴ領域Ｒｎのハードマスク２２をエッチングして除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート電極用金属膜２１が露出した状態になる。
【００８６】
その後、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク２４を剥離する。これによって、図２１に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜２１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜２５および他の不純物注入金属膜２６が順次に形成された状態となる。
【００８７】
ｐ側レジストマスク２４の剥離後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００８８】
以上のように本実施の形態によれば、前述の第１の実施の形態と同様に、ゲート電極用金属膜２１のうち、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１には不純物が注入されて不純物注入金属膜２５が形成され、この不純物注入金属膜２５上には、不純物が注入された他の不純物注入金属膜２６が形成されるので、第１の実施の形態と同様の効果が達成される。具体的には、ｐＦＥＴ領域Ｒｐに形成されたゲート電極用金属膜２１および他のゲート電極用金属膜２３の組成を変化させ、ゲート電極の仕事関数を変化させることができるので、ｎＦＥＴ領域ＲｎとｐＦＥＴ領域Ｒｐとに、異なる仕事関数を有するゲート電極を容易に形成することができる。またｐＭＩＳＦＥＴの閾値Ｖｔｈを容易に調整することができるので、所望の閾値Ｖｔｈを有するｎＭＩＳＦＥＴおよびｐＭＩＳＦＥＴを容易に形成することが可能である。
【００８９】
前述の図１６〜図２１に示す半導体装置の製造方法では、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去よりもイオン注入を先に実行して半導体装置を製造する場合について説明したが、このような方法に限定されず、たとえばイオン注入よりもｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去を先に実行して半導体装置を製造してもよい。すなわち、半導体装置は、以下の図２２〜図２３に示す製造工程を経て製造してもよい。
【００９０】
図２２は、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。図２２〜図２３に示す製造工程を経て半導体装置を製造する場合、前述の図１８に示すように他のゲート電極用金属膜２３を形成した後は、他のゲート電極用金属膜２３上に、全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、レジストを塗布する。その後、写真製版を行うことによって、図２２に示すように、ｐＦＥＴ領域Ｒｐのレジストを残して、ｎＦＥＴ領域Ｒｎのレジストを除去し、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３上に、ｐ側レジストマスク２７を形成する。
【００９１】
その後、ｐ側レジストマスク２７が形成された状態、換言すればｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３がｐ側レジストマスク２７で覆われた状態で、ｎＦＥＴ領域Ｒｎの全体にわたって、他のゲート電極用金属膜２３をエッチングして、厚み方向全体にわたって除去する。これによってｎＦＥＴ領域Ｒｎは、ハードマスク２２が露出した状態になる。
【００９２】
図２３は、ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去後は、ｐ側レジストマスク２７が形成された状態で、ｎＦＥＴ領域Ｒｎのハードマスク２２をエッチングして除去する。これによってｎＦＥＴ領域Ｒｎは、ゲート電極用金属膜２１が露出した状態になる。
【００９３】
ハードマスク２２の除去後は、レジスト剥離液などによってｐＦＥＴ領域Ｒｐのｐ側レジストマスク２７を剥離する。その後、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１上およびｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３上に、全面にわたって、再度レジストを塗布する。そして、写真製版を行うことによって、図２３に示すように、ｎＦＥＴ領域Ｒｎのレジストを残して、ｐＦＥＴ領域Ｒｐのレジストを除去する。これによって、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１上に、ｎ側レジストマスク２８を形成する。ｎ側レジストマスク２８の厚み寸法ｔ２５は、ゲート電極用金属膜２１の膜厚ｔ２１と他のゲート電極用金属膜２３の膜厚ｔ２３とを加算した値ｔ２４（＝ｔ２１＋ｔ２３）以上の値に選ばれる。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１および他のゲート電極用金属膜２３に不純物を注入するときに、ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１にまで不純物が注入されてしまうことを防ぐことができる。
【００９４】
その後、ｎ側レジストマスク２８が形成された状態、換言すればｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１がｎ側レジストマスク２８で覆われた状態で、ｎ側レジストマスク２８が形成された側から全面にわたって、すなわちｎＦＥＴ領域ＲｎおよびｐＦＥＴ領域Ｒｐにわたって、イオン注入量をたとえば４×１０15／ｃｍ2として、不純物であるＮ2、ＳｉまたはＧｅをイオン注入する。これによって、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜２１および他のゲート電極用金属膜２３に不純物が注入され、前述の図２１に示すように、不純物注入金属膜２５および他の不純物注入金属膜２６が形成される。ｎＦＥＴ領域Ｒｎのゲート電極用金属膜２１は、ｎ側レジストマスク２８で覆われているので、不純物が注入されない。
【００９５】
イオン注入後は、レジスト剥離液などによってｎＦＥＴ領域Ｒｎのｎ側レジストマスク２８を剥離する。これによって、前述の図２１に示すように、ｎＦＥＴ領域Ｒｎでは、ゲート絶縁膜２上に、不純物が注入されていないゲート電極用金属膜２１が形成され、ｐＦＥＴ領域Ｒｐでは、ゲート絶縁膜２上に、不純物が注入された不純物注入金属膜２５および他の不純物注入金属膜２６が順次に形成された状態となる。その後は、前述の第１の実施の形態と同様にして、ゲート電極を形成した後、公知のＣＭＩＳＦＥＴ形成プロセスフローを順次に経ることによって、ＣＭＩＳＦＥＴを得る。
【００９６】
以上のようにイオン注入よりもｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去を先に実行しても、前述の図１６〜図２１に示すように、ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去よりもイオン注入を先に実行する場合と同じ構成の半導体装置を製造することができる。
【００９７】
前述の各実施の形態では、ゲート電極の形成後に熱処理が施されるゲートファーストプロセスに基づいてゲート電極を形成しているが、前述の各実施の形態によれば、ゲートファーストプロセスにおいて、金属から成るゲート電極の仕事関数を比較的容易に制御することができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図３】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図４】本発明の第１の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図５】ゲート電極用金属膜３に不純物をイオン注入したときの実効仕事関数を示すグラフである。
【図６】ゲート電極用金属膜３に不純物をイオン注入したときのゲート電圧とゲート容量との関係を示すグラフである。
【図７】ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の一部の除去が終了した段階の状態を示す断面図である。
【図８】ｐＦＥＴ領域Ｒｐのｐ側レジストマスク７の除去およびｎＦＥＴ領域Ｒｎへのｎ側レジストマスク８の形成が終了した段階の状態を示す断面図である。
【図９】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１０】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１１】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１２】本発明の第２の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１３】ｐＦＥＴ領域Ｒｐへのｐ側レジストマスク７の形成およびｎＦＥＴ領域Ｒｎのゲート電極用金属膜３の除去が終了した段階の状態を示す断面図である。
【図１４】ｎＦＥＴ領域Ｒｎのゲート絶縁膜２上およびｐＦＥＴ領域Ｒｐのゲート電極用金属膜３上への他のゲート電極用金属膜１１の形成が終了した段階の状態を示す断面図である。
【図１５】ｎＦＥＴ領域Ｒｎにｎ側レジストマスク１２を形成した状態で、ｐＦＥＴ領域Ｒｐのゲート電極用金属膜３および他のゲート電極用金属膜１１にイオン注入するときの様子を示す断面図である。
【図１６】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１７】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１８】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図１９】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２０】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２１】本発明の第３の実施の形態である半導体装置の製造方法における各製造工程の状態を示す断面図である。
【図２２】ｎＦＥＴ領域Ｒｎの他のゲート電極用金属膜２３の除去が終了した段階の状態を示す断面図である。
【図２３】ｐＦＥＴ領域Ｒｐの他のゲート電極用金属膜２３およびゲート電極用金属膜２１にイオン注入するときの様子を示す断面図である。
【符号の説明】
【００９９】
１ 半導体基板、２ ゲート絶縁膜、３，２１ ゲート電極用金属膜、４，８，１２，２８ ｎ側レジストマスク、５，７，２４，２７ ｐ側レジストマスク、６，２５ 不純物注入金属膜、１１，２３ 他のゲート電極用金属膜、２２ ハードマスク、２６ 他の不純物注入金属膜。
【特許請求の範囲】
【請求項１】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜を形成する工程と、
（ｂ）前記第１導電型素子領域および前記第２導電型素子領域に形成された前記ゲート絶縁膜上に、金属材料から成るゲート電極用金属膜を形成する工程と、
（ｃ）前記第２導電型素子領域に形成された前記ゲート電極用金属膜に、不純物を注入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｃ）工程では、前記不純物をイオン注入によって注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極用金属膜を構成する前記金属材料は、窒化チタン（ＴｉＮ）であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電型半導体素子は、ｐチャネル型ＭＩＳトランジスタであり、
前記不純物は、窒素分子（Ｎ2）であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極用金属膜に窒素分子（Ｎ2）を注入することにより、前記ｐチャネル型ＭＩＳトランジスタの仕事関数が増大することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２導電型半導体素子は、ｐチャネル型ＭＩＳトランジスタであり、
前記不純物は、ゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）の少なくとも一方であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極用金属膜にゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）の少なくとも一方を注入することにより、前記ｐチャネル型ＭＩＳトランジスタの仕事関数が減少することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記（ｃ）工程の後、
（ｄ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜をエッチバックする工程をさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項９】
前記（ｂ）工程の後であって前記（ｃ）工程の前に、
（ｅ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜をエッチバックする工程をさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１０】
前記（ｃ）工程の後、
（ｆ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜を除去する工程と、
（ｇ）前記第１導電型素子領域に形成された前記ゲート絶縁膜および前記第２導電型素子領域に形成された前記ゲート電極用金属膜上に他のゲート電極用金属膜を形成する工程とをさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程の後であって前記（ｃ）工程の前に、
（ｈ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜を除去する工程と、
（ｉ）前記第１導電型素子領域に形成された前記ゲート絶縁膜および前記第２導電型素子領域に形成された前記ゲート電極用金属膜上に他のゲート電極用金属膜を形成する工程とをさらに備え、
前記（ｃ）工程では、前記第２導電型素子領域に形成された前記ゲート電極用金属膜および前記他のゲート電極用金属膜に不純物を注入することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１】
導電型が互いに異なる第１導電型半導体素子と第２導電型半導体素子とが並設される半導体装置の製造方法であって、
（ａ）前記第１導電型半導体素子が形成される第１導電型素子領域および前記第２導電型半導体素子が形成される第２導電型素子領域を有する半導体基板上に、ハフニウム（Ｈｆ）を含むハフニウム系材料から成るゲート絶縁膜を形成する工程と、
（ｂ）前記第１導電型素子領域および前記第２導電型素子領域に形成された前記ゲート絶縁膜上に、金属材料から成るゲート電極用金属膜を形成する工程と、
（ｃ）前記第２導電型素子領域に形成された前記ゲート電極用金属膜に、不純物を注入する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｃ）工程では、前記不純物をイオン注入によって注入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極用金属膜を構成する前記金属材料は、窒化チタン（ＴｉＮ）であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電型半導体素子は、ｐチャネル型ＭＩＳトランジスタであり、
前記不純物は、窒素分子（Ｎ2）であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極用金属膜に窒素分子（Ｎ2）を注入することにより、前記ｐチャネル型ＭＩＳトランジスタの仕事関数が増大することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２導電型半導体素子は、ｐチャネル型ＭＩＳトランジスタであり、
前記不純物は、ゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）の少なくとも一方であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極用金属膜にゲルマニウム（Ｇｅ）およびシリコン（Ｓｉ）の少なくとも一方を注入することにより、前記ｐチャネル型ＭＩＳトランジスタの仕事関数が減少することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記（ｃ）工程の後、
（ｄ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜をエッチバックする工程をさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項９】
前記（ｂ）工程の後であって前記（ｃ）工程の前に、
（ｅ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜をエッチバックする工程をさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１０】
前記（ｃ）工程の後、
（ｆ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜を除去する工程と、
（ｇ）前記第１導電型素子領域に形成された前記ゲート絶縁膜および前記第２導電型素子領域に形成された前記ゲート電極用金属膜上に他のゲート電極用金属膜を形成する工程とをさらに備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程の後であって前記（ｃ）工程の前に、
（ｈ）前記第１導電型素子領域に形成された前記ゲート電極用金属膜を除去する工程と、
（ｉ）前記第１導電型素子領域に形成された前記ゲート絶縁膜および前記第２導電型素子領域に形成された前記ゲート電極用金属膜上に他のゲート電極用金属膜を形成する工程とをさらに備え、
前記（ｃ）工程では、前記第２導電型素子領域に形成された前記ゲート電極用金属膜および前記他のゲート電極用金属膜に不純物を注入することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−１０９２１４（Ｐ２０１０−１０９２１４Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２８０８３６（Ｐ２００８−２８０８３６）
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３１日（２００８．１０．３１）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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