【課題】ＦｉｎＦＥＴの隣接するフィン同士のショートを回避しつつ、エピタキシャル層の表面積を広く確保する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板の表面に形成され、（１１０）面である側面を有するフィンとを備える。さらに、前記装置は、前記フィンの側面に形成されたゲート絶縁膜と、前記フィンの側面および上面に、前記ゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記フィンの側面に、フィン高さ方向に沿って順に形成された複数のエピタキシャル層を備える。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】レジストパターンの下地層への悪影響を及ぼすことなくスカムを最適に除去する半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上に酸化膜５ｃを形成し、前記酸化膜５ｃ上にフォトレジスト８を塗布し、前記フォトレジスト８を露光し、露光された前記フォトレジスト８を現像することにより前記フォトレジス８トに開口部８ａを形成し、前記フォトレジスト８をマスクとして、前記酸化膜５ｃを酸素プラズマ処理し、前記酸素プラズマ処理の後、前記酸化膜５ｃと前記フォトレジスト８に希釈フッ酸を供給し、前記希釈フッ酸を供給する工程の後、前記フォトレジスト８をマスクとして前記酸化膜５ｃを通して記半導体基板１に一導電型不純物をイオン注入する工程を含む。 （もっと読む）

【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】一定のドレイン電圧及びゲート電圧に対して得られるドレイン電流を増大することの出来る半導体装置の製造方法を提供する。
【解決手段】チャンネル領域と、ソース領域及びドレイン領域と、前記ソース領域及びドレイン領域にそれぞれ電気的に接続する合計二つの第１の電極と、前記チャンネル領域上にゲート絶縁膜を介して設けられた第２の電極とを備えた半導体装置の製造に際し、前記ゲート絶縁膜を、酸素の含有量を１ｐｐｂ以下にした水素添加超純水にＩＰＡを添加した洗浄液を用いて、酸素含有量１ｐｐｂ以下の窒素雰囲気でしかも遮光した状態で表面の洗浄を行ない、かつ等方性酸化または窒化で形成することにより、前記チャンネル領域と前記ゲート絶縁膜との界面の平坦度を、前記ソース領域から前記ドレイン領域に向かう方向での長さ２ｎｍにおけるピーク・トゥ・バレイ値が０．３ｎｍ以下となるようにするとともに、前記第１の電極から前記チャンネル領域までの抵抗率を４Ω・μｍ以下とした。 （もっと読む）

【課題】製造コストの低減、およびプロセス時間の短縮を可能とするｆｉｎＦＥＴの製造方法を提供する。
【解決手段】ｆｉｎＦＥＴは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】トランジスタの集積度が高い半導体装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、第１領域において上面に第１方向に延びる複数本のフィンが形成された半導体基板と、前記第１方向に対して交差した第２方向に延び、前記フィンを跨ぐ第１ゲート電極と、前記フィンと前記第１ゲート電極との間に設けられた第１ゲート絶縁膜と、前記第２領域において前記半導体基板上に設けられた第２ゲート電極と、前記半導体基板と前記第２ゲート電極との間に設けられた第２ゲート絶縁膜と、を備える。そして、前記第１ゲート電極の層構造は、前記第２ゲート電極の層構造とは異なる。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。 （もっと読む）

【課題】デバイス特性の向上を図る。
【解決手段】半導体装置の製造方法は、半導体基板１０に基板部１０ａと前記基板部上のフィン部１０ｂとを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜１２を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜１３を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜１３ａに転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜１４を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層４０を形成する工程と、を具備する。 （もっと読む）

【課題】ドレイン電流が大きく、且つ、製造が容易な半導体装置及びその製造方法を提供する。
【解決手段】本発明の実施形態にかかる半導体装置は、基板と、基板の上に設けられたゲート電極と、ゲート電極の下に設けられたチャネル領域と、第１の不純物を有し、チャネル領域の一方の側に隣接して設けられ、且つ、チャネル領域とともに第１の境界を成すソース領域と、第２の不純物を有し、チャネル領域の他方の側に隣接して設けられ、且つ、チャネル領域とともに第２の境界を成すドレイン領域とを有する。ゲート電極のソース領域側の側面はゲート長方向に沿って延びる凸部を有し、ドレイン領域側の側面はゲート幅方向と平行である。第１の境界及び第２の境界は、ゲート電極のソース領域側の側面及びドレイン領域側の側面に対応する形状を有し、基板の表面上における第１の境界は、第２の境界の長さに比べて長い。 （もっと読む）

【課題】素子面積を増加させることなく、高耐圧の半導体装置を実現させる。
【解決手段】第１方向に沿ったソース領域、ゲート電極を挟んでソース領域とは反対側に第１方向に沿ったドレイン領域、一部がゲート電極下面と対向しソース領域とドレイン領域との間に設けた絶縁体層、一部がゲート電極下面と対向し絶縁体層よりもソース領域側に設けたベース領域、一部が第２方向に第２長さを有してゲート電極下面と対向し、ベース領域よりも絶縁体層側に設けたドリフト領域、を有する素子活性領域部、ゲート絶縁膜の上に設けたゲート電極、ソース領域、一部がゲート電極下面と対向して設けた絶縁体層、一部がゲート電極下面と対向して絶縁体層よりもソース領域側に設けたベース領域、一部が第１方向に第２長さよりも短い第１の長さを有してゲート電極下面と対向してベース領域よりも絶縁体層側に設けたドリフト領域、を有する素子終端領域部と、を備える。 （もっと読む）

【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。 （もっと読む）

【課題】低ノイズ及び高性能のＬＳＩ素子、レイアウト及びその製造方法を提供する。
【解決手段】ＮＭＯＳ素子及びＰＭＯＳ素子が何れもアナログ及びデジタルモードのような相異なるモードで動作される半導体素子において、これら素子の要求される動作モードによって特定素子にストレスエンジニアリングを選択的に適用する。フォトレジスト160をデジタル回路領域のＰＭＯＳトランジスタのみを覆うように形成し、Ｇｅ、Ｓｉなどのイオン162をストレスコントロール膜150に注入する。デジタル回路領域のＰＭＯＳトランジスタを除くあらゆる領域でストレスコントロール膜150はストレス解除膜またはストレス緩和膜152に変換され、デジタル回路領域のＰＭＯＳトランジスタのチャネル104ｂだけに圧縮応力が印加される状態が残る。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】ゲート電極の一部にメタルゲート電極を有するＭＩＳＥＦＴにおいて、メタルゲート電極を構成するグレインの配向性のばらつきに起因するＭＩＳＦＥＴのしきい値電圧のばらつきを小さくする。
【解決手段】メタルゲート電極４ａ、４ｂに炭素（Ｃ）を導入することにより、メタルゲート電極４ａ、４ｂ内のグレインの粒径が大きくなることを防ぎ、メタルゲート電極４ａ、４ｂの中に多数の小さいグレインを形成することにより、グレインの配向性を均一化し、ゲート電極の仕事関数のばらつきを低減する。 （もっと読む）