半導体装置およびその製造方法
【課題】仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＷＦ−ＦＥＴ（Dual Work Function FET）のゲート電極は、第１の仕事関数を有する第１の電極層と、第１の仕事関数と異なる第２の仕事関数を有する第２の電極層により構成されている。そして、第１の電極層と第２の電極層は、ゲート長方向に隣接して配置されている。
【０００３】
ＤＷＦ−ＦＥＴは、例えば、基板上にゲート絶縁膜を介して第１の電極層とダミー電極を形成し、第１の電極層とダミー電極の周囲を層間絶縁膜で囲い、ダミー電極を除去して層間絶縁膜内に穴を形成し、この穴の内部に第２の電極層を埋め込むことで形成される。
【０００４】
ＤＷＦ−ＦＥＴによれば、実質的なゲート長が、ゲート電極の幅から第１または第２の電極層の幅へと短くなるため、ＦＥＴのドレイン電流を増大させることができる。また、ＦＥＴの最大発信周波数はゲート抵抗の１／２乗に反比例するが、ＤＷＦ−ＦＥＴによれば、通常のＦＥＴよりもゲート抵抗を低減できるため、ＦＥＴの高周波特性を向上させることができる。
【０００５】
しかしながら、ＤＷＦ−ＦＥＴには、上記の穴が微細になると、穴の内部への第２の電極層の埋め込みが難しく、ゲート電極の作製が難しいという問題がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Xing Zhou, "Exploring the Novel Characteristics of Hetero-Material Gate Field-Effect Transistors (HMGFET's) with Gate-Material Engineering", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.47, No.1, p.113-120 (2000)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
一の実施形態による半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。
【０００９】
また、別の実施形態による半導体装置の製造方法では、基板上に、ゲート絶縁膜を介して、ゲート電極の第１の電極層を形成し、前記第１の電極層の側面にダミー電極を形成する。さらに、前記方法では、前記第１の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、前記基板上に、前記第１の電極層と前記ダミー電極を覆う層間絶縁膜を形成する。さらに、前記方法では、前記層間絶縁膜の表面を平坦化して、前記第１の電極層と前記ダミー電極を露出させ、前記第１の電極層を薄膜化して、前記第１の電極層の上面を前記側壁絶縁膜の上面よりも後退させる。さらに、前記方法では、前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、前記穴の底面と前記第１の電極層の上面に連続して、前記ゲート電極の第２の電極層を形成する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/7)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/7)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/7)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/7)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(5/7)である。
【図７】第１実施形態の半導体装置の製造方法を示す断面図(6/7)である。
【図８】第１実施形態の半導体装置の製造方法を示す断面図(7/7)である。
【図９】第２実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【００１３】
図１の半導体装置は、ＤＷＦ−ＦＥＴの構成要素として、半導体基板１０１と、ゲート絶縁膜１１１と、ゲート電極１１２と、第１の側壁絶縁膜１１３と、第２の側壁絶縁膜１１４と、第１の不純物拡散層１２１と、第２の不純物拡散層１２２を備えている。
【００１４】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向はそれぞれ、ＤＷＦ−ＦＥＴのゲート長方向、チャネル幅方向に相当する。
【００１５】
半導体基板１０１内には、ＤＷＦ−ＦＥＴ同士を電気的に分離するための素子分離絶縁膜１０２が形成されている。素子分離絶縁膜１０２は例えば、ＳＴＩ（Shallow Trench Isolation）法で形成されたシリコン酸化膜である。
【００１６】
第１の不純物拡散層１２１は、半導体基板１０１内に、ゲート電極１１２を挟むように形成されている。また、第２の不純物拡散層１２２は、半導体基板１０１内における第１の不純物拡散層１２１の下方に、ゲート電極１１２を挟むように形成されている。図中左側の第２の不純物拡散層１２２は、ソース層に相当し、図中右側の第２の不純物拡散層１２２は、ドレイン層に相当する。また、第１の不純物拡散層１２１は、エクステンション層に相当する。
【００１７】
第１の不純物拡散層１２１の上面には、シリサイド層１２３が形成されている。シリサイド層１２３の例としては、ＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層などが挙げられる。
【００１８】
ゲート絶縁膜１１１は、半導体基板１０１上に形成されている。ゲート絶縁膜１１１は例えば、熱酸化法で形成されたシリコン酸化膜である。
【００１９】
ゲート電極１１２は、半導体基板１０１上にゲート絶縁膜１１１を介して形成されている。ゲート電極１１２は、第１の仕事関数を有する第１の電極層１１２ａと、第１の仕事関数と異なる第２の仕事関数を有する第２の電極層１１２ｂにより構成されている。第１の電極層１１２ａは例えば、ポリシリコン層であり、第２の電極層１１２ｂは例えば、ポリシリコンよりも仕事関数の大きい金属で形成された金属層である。このような金属層の例としては、Ｗ（タングステン）層などが挙げられる。
【００２０】
第１の電極層１１２ａは、ゲート絶縁膜１１１の上面に形成されている。また、第２の電極層１１２ｂは、ゲート絶縁膜１１１の上面と第１の電極層１１２ａの上面に連続して形成されている。ゲート電極１１２の下面において、第１の電極層１１２ａはドレイン層側に位置しており、第２の電極層１１２ｂはソース層側に位置している。なお、本実施形態では、ゲート絶縁膜１１１が、第１の電極層１１２ａの側面にも形成されている。このような構造が得られる理由については、後述する。
【００２１】
第１の側壁絶縁膜１１３は、ゲート電極１１２の側面に形成されている。また、第２の側壁絶縁膜１１４は、第１の側壁絶縁膜１１３を介して、ゲート電極１１２の側面に形成されている。第１、第２の側壁絶縁膜１１３、１１４は、例えばシリコン酸化膜である。図１に示すように、第２の電極層１１２ｂは、第１、第２の側壁絶縁膜１１３、１１４の上面にまで形成されている。
【００２２】
図１の半導体装置はさらに、半導体基板１０１上に、ＤＷＦ−ＦＥＴの周囲を囲むように形成された第１の層間絶縁膜１３１と、第１の層間絶縁膜１３１内においてシリサイド層１２３上に形成されたコンタクトプラグ１４１を備えている。本実施形態では、コンタクトプラグ１４１は、第２の電極層１１２ｂと同じ電極材から形成される。図１の半導体装置はさらに、第１の層間絶縁膜１３１上に、ＤＷＦ−ＦＥＴとコンタクトプラグ１４１を覆うように形成された第２の層間絶縁膜１３２を備えている。
【００２３】
（１）ゲート電極１１２の構造の詳細
次に、図１を参照して、ゲート電極１１２の構造について詳細に説明する。
【００２４】
図１に示す符号Ｗ1、Ｗ2はそれぞれ、ゲート電極１１２の下面における、第１の電極層１１２ａのＸ方向の幅と、第２の電極層１１２ｂのＸ方向の幅を示す。また、符号Ｈ1は、第１の電極層１１２ａの下面から上面までの高さを示し、符号Ｈ2は、第１の側壁絶縁膜１２１の下面から上面までの高さを示す。高さＨ1は、第１の電極層１１２ａの厚さに相当する。
【００２５】
なお、高さＨ1、Ｈ2は、ゲート絶縁膜１１１の膜厚に比べて十分に大きい。よって、高さＨ1は、おおむね、半導体基板１０１の上面から第１の電極層１１２ａの上面までの高さに等しく、高さＨ2は、おおむね、半導体基板１０１の上面から第１の側壁絶縁膜１２１の上面までの高さに等しい。よって、高さＨ1、Ｈ2はそれぞれ、同一基準点からの第１の電極層１１２ａの上面の高さと、第１の側壁絶縁膜１２１の上面の高さに相当する。
【００２６】
次に、幅Ｗ1、Ｗ2について詳細に説明する。
【００２７】
本実施形態では、ゲート電極１１２は、第１の電極層１１２ａと第２の電極層１１２ｂにより構成されており、第１の電極層１１２ａと第２の電極層１１２ｂは、Ｘ方向に隣接して配置されている。そして、第１の電極層１１２ａはドレイン層側、第２の電極層１１２ｂはソース層側に配置されている。そのため、本実施形態では、実質的なゲート長が、ゲート電極１１２の幅Ｗ1＋Ｗ2から、第２の電極層１１２ｂの幅Ｗ2へと短縮されている。よって、本実施形態によれば、ＦＥＴのドレイン電流を増大させることができる。
【００２８】
本実施形態では、幅Ｗ2を短くすることで、実質的なゲート長を短縮することが可能である。そこで、本実施形態では、幅Ｗ2を幅Ｗ1よりも短く設定する（Ｗ2＜Ｗ1）。これにより、幅Ｗ2を幅Ｗ1よりも長く設定する場合に比べ、ドレイン電流を増大させることができる。本実施形態では、幅Ｗ1は例えば、１２０〜１４０ｎｍに設定され、幅Ｗ2は例えば、２０〜４０ｎｍに設定される。
【００２９】
次に、高さＨ1、Ｈ2について詳細に説明する。
【００３０】
本実施形態では、第２の電極層１１２ｂは、後述するように、第１の電極層１１２ａと第１の側壁絶縁膜１２１との間の穴に埋め込まれることで形成される。この際、この穴が微細であると、穴の内部への第２の電極層１１２ｂの埋め込みが難しくなる。この穴の幅は幅Ｗ2に等しいため、実質的なゲート長を短くするために幅Ｗ2を短くすると、第２の電極層１１２ｂの埋め込みはより難しくなってしまう。
【００３１】
そこで、本実施形態では、穴の内部に第２の電極層１１２ｂを埋め込む前に、第１の電極層１１２ａを薄膜化して、第１の電極層１１２ｂの上面の高さＨ1を、第１の側壁絶縁膜１２１の上面の高さＨ2よりも低くする（Ｈ1＜Ｈ2）。その結果、第２の電極層１１２ｂを埋め込む開口部の幅が、幅Ｗ2から幅Ｗ1＋Ｗ2へと広がり、上記の穴の内部への第２の電極層１１２ｂの埋め込みが容易になる。
【００３２】
第２の電極層１１２ｂの埋め込みは、高さＨ1を低くするほど容易になる。そこで、本実施形態では、高さＨ1を高さＨ2の半分以下に設定する（Ｈ1≦Ｈ2／２）。これにより、高さＨ1を高さＨ2の半分以上に設定する場合に比べ、第２の電極層１１２ｂの埋め込みを容易化することができる。本実施形態では、高さＨ2は例えば、７０〜９０ｎｍに設定され、高さＨ1は例えば、２０〜４０ｎｍに設定される。
【００３３】
また、本実施形態では、高さＨ1を高さＨ2よりも低く設定するため、幅Ｗ2を幅Ｗ1よりも十分に短く設定しても、第２の電極層１１２ｂの埋め込みの容易性を確保することが可能である。よって、本実施形態では、上記の数値例のように、幅Ｗ2を幅Ｗ1の半分以下に設定してもよい（Ｗ2≦Ｗ1／２）。
【００３４】
次に、ゲート電極１１２のゲート抵抗について詳細に説明する。
【００３５】
本実施形態では、第１の電極層１１２ａはポリシリコン層であり、第２の電極層１１２ｂは金属層である。一般に、金属材料の電気抵抗率は、ポリシリコンの電気抵抗率よりも低い。よって、本実施形態によれば、ゲート電極１１２をポリシリコンのみで形成する通常のＦＥＴよりも、ゲート抵抗を低減することができる。さらに、本実施形態では、高さＨ1を高さＨ2よりも低く設定するため、ゲート電極１１２内に占める第２の電極層１１２ｂの割合が減り、ゲート抵抗をさらに低減することができる。
【００３６】
よって、本実施形態によれば、高さＨ1を高さＨ2よりも低く設定することで、ゲート抵抗を低減させ、ＦＥＴの高周波特性を向上させることができる。
【００３７】
以上のように、本実施形態によれば、仕事関数の異なる複数の電極層１１２ａ、１１２ｂを有し、ゲート抵抗が低く、作製が容易なゲート電極１１２を備えるＤＷＦ−ＦＥＴを実現することが可能となる。
【００３８】
（２）半導体装置の製造方法
次に、図２〜図８を参照して、第１実施形態の半導体装置の製造方法を説明する。
【００３９】
図２〜図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００４０】
まず、半導体基板１０１を用意する（図２(ａ)）。次に、図２(ａ)に示すように、半導体基板１０１内に、素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、例えば、半導体基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面を平坦化することで形成される。次に、半導体基板１０１の素子領域内に、ＤＷＦ−ＦＥＴの閾値電圧を調節するための不純物を、例えばイオン注入法により導入する。
【００４１】
次に、図２(ｂ)に示すように、半導体基板１０１の素子領域上に、ゲート絶縁膜１１１を形成するための第１の絶縁膜１１１ａを、例えば熱酸化法により形成する。次に、半導体基板１０１上の全面に、ゲート電極１１２を形成するための第１の電極層１１２ａを堆積する。第１の電極層１１２ａの厚さは、例えば１００ｎｍとする。次に、第１の電極層１１２ａ内に不純物を、例えばイオン注入法により導入する。次に、半導体基板１０１上の全面に、第１の電極層１１２ａを保護するためのハードマスク層２０１を、例えばＣＶＤ（Chemical Vapor Deposition）により堆積する。ハードマスク層２０１の厚さは、例えば５０ｎｍとする。
【００４２】
なお、本実施形態では、ハードマスク層２０１として、例えばＷ（タングステン）層を使用する。理由は、後述する第１、第２のダミー電極２１１、２１２をシリコン窒化膜とするため、ハードマスク層２０１を、シリコン窒化膜とエッチング選択比をとりやすい材料で形成する必要があるからである。
【００４３】
次に、レジスト膜をマスクとするＲＩＥ（Reactive Ion Etching）加工等により、ハードマスク層２０１をエッチングする。（図３(ａ)）。この際、ハードマスク層２０１のＸ方向の幅は、Ｗ1に設定される。次に、ハードマスク層２０１をマスクとするＲＩＥ加工等により、第１の電極層１１２ａをエッチングする（図３(ａ)）。
【００４４】
第１の電極層１１２ａのエッチングの際、第１の電極層１１２ａが残存する部分の第１の絶縁膜１１１ａは保護されるが、第１の電極層１１２ａが除去される部分の第１の絶縁膜１１１ａは、ＲＩＥによりダメージを受けてしまう、あるいは除去されてしまう。そこで、本実施形態では、ダメージを受けた第１の絶縁膜１１１ａを回復するため、あるいは除去された第１の絶縁膜１１１ａと同様の絶縁膜を再び形成するための処理を行い、所定の厚さの絶縁膜を形成する。この処理は、例えば熱酸化法により行われる。
【００４５】
この絶縁膜は、ゲート絶縁膜１１１を形成するための第２の絶縁膜１１１ｂとして使用される。図３(ｂ)に示すように、第２の絶縁膜１１１ｂは、半導体基板１０１の素子領域上と、第１の電極層１１２ａの側面に形成される。
【００４６】
次に、図３(ｂ)に示すように、第２の絶縁膜１１１ｂ上において、第１の電極層１１２ａとハードマスク層２０１の側面に、第１および第２のダミー電極２１１、２１２を形成する。この際、ダミー電極２１１、２１２の厚さは、Ｗ2に設定される。なお、ダミー電極２１１、２１２は、本来の電極として使用するものではないので、電極材以外の材料で形成してもよい。ダミー電極２１１、２１２は例えば、シリコン窒化膜で形成される。ダミー電極２１１、２１２は、例えば、半導体基板１０１上の全面に、膜厚３０ｎｍのシリコン窒化膜を、例えばＣＶＤにより堆積し、その後、シリコン窒化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００４７】
次に、図４(ａ)に示すように、ソース層側の第１のダミー電極２１１を、レジスト膜２２１で覆う。次に、レジスト膜２２１をマスクとするウェットエッチングにより、ドレイン層側の第２のダミー電極２１２を除去する。次に、レジスト膜２２１を除去する。
【００４８】
次に、図４(ｂ)に示すように、第２の絶縁膜１１１ｂ上において、第１の電極層１１２ａ、ハードマスク層２０１、および第１のダミー電極２１１の側面に、第１の側壁絶縁膜１１３を形成する。第１の側壁絶縁膜１１３は、例えば、半導体基板１０１上の全面に、膜厚５ｎｍのシリコン酸化膜を、例えばＣＶＤにより堆積し、その後、シリコン酸化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００４９】
次に、図４(ｂ)に示すように、半導体基板１０１内に第１の不純物拡散層１２１を形成するためのイオン注入を行う。この際、Ｎ型ＤＷＦ−ＦＥＴを形成する場合には、不純物として例えばＡｓ（ヒ素）を使用する。また、イオン注入条件としては例えば、加速電圧を１．０ｋｅＶ、ドーズ量を1.0×1015cm-2とする条件を適用する。
【００５０】
次に、図５(ａ)に示すように、半導体基板１０１上において、第１の電極層１１２ａ、ハードマスク層２０１、および第１のダミー電極２１１の側面に、第１の側壁絶縁膜１１３を介して第２の側壁絶縁膜１１４を形成する。第２の側壁絶縁膜１１４は、例えば、半導体基板１０１上の全面に、膜厚３０ｎｍのシリコン酸化膜を、例えばＣＶＤにより堆積し、その後、シリコン酸化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００５１】
次に、図５(ａ)に示すように、半導体基板１０１内に第２の不純物拡散層１２２を形成するためのイオン注入を行う。この際、Ｎ型ＤＷＦ−ＦＥＴを形成する場合には、不純物として例えばＡｓ（ヒ素）を使用する。また、イオン注入条件としては例えば、加速電圧を２０ｋｅＶ、ドーズ量を3.0×1015cm-2とする条件を適用する。
【００５２】
次に、イオン注入にて導入した不純物を活性化するためのアニール処理を行う。このアニール処理としては例えば、１０５０℃のスパイクアニールを行う。次に、図５(ｂ)に示すように、第１の不純物拡散層１２１上にシリサイド層１２３を形成する。
【００５３】
次に、半導体基板１０１上の全面に、第１の層間絶縁膜１３１を、例えばＣＶＤにより堆積する（図６(ａ)）。第１の層間絶縁膜１３１は、第１の電極層１１２ａ、ハードマスク層２０１、第１のダミー電極２１１等を覆うように形成される。
【００５４】
次に、ＣＭＰ（Chemical Mechanical Polishing）により、第１の層間絶縁膜１３１の表面を平坦化して、第１の電極層１１２ａ、第１のダミー電極２１１、第１、第２の側壁絶縁膜１１３、１１４を露出させる（図６(ａ)）。この平坦化処理は、これらの部材の上面から下面までの高さが、Ｈ2になるまで行われる。
【００５５】
次に、第１の電極層１１２ａの上面の高さを、例えばウェットエッチングにより調節する（図６(ｂ)）。その結果、第１の電極層１１２ａが薄膜化され、第１の電極層１１２ａの上面が、第１の層間絶縁膜１３１等の上面よりも後退する。このウェットエッチングは、第１の電極層１１２ａの膜厚が、Ｈ1になるまで行われる。本実施形態では、Ｈ1は例えば３０ｎｍとする。
【００５６】
次に、図７(ａ)に示すように、第１の層間絶縁膜１３１上に、コンタクト加工用のレジスト膜２２２を形成する。次に、図７(ｂ)に示すように、レジスト膜２２２をマスクとするＲＩＥ加工等により、第１の層間絶縁膜１３１内のシリサイド層１２３上にコンタクトホールを形成する。次に、レジスト膜２２２を除去する。
【００５７】
次に、例えばウェットエッチングにより、第１のダミー電極２１１を除去して、第１の層間絶縁膜１３１内に穴を形成する（図８(ａ)）。この穴の内部には、第２の絶縁膜１１１ｂが露出される。
【００５８】
次に、図８(ａ)に示すように、半導体基板１０１上の全面に、ゲート電極１１２を形成するための第２の電極層１１２ｂを、例えばＣＶＤにより形成する。その結果、第２の電極層１１２ｂが、上記の穴の内部や、コンタクトホールの内部に埋め込まれる。この第２の電極層１１２ｂは、穴の内部の第２の絶縁膜１１１ｂの上面と、第１の電極層１１２ａの上面に連続して形成される。
【００５９】
次に、図８(ｂ)に示すように、レジスト膜等をマスクとするＲＩＥ加工により、第２の電極層１１２ｂをエッチングする。こうして、第２の電極層１１２ｂから、ダマシンプロセスにより、ゲート電極１１２を構成する電極層部分と、コンタクトプラグ１４１が形成される。
【００６０】
その後、本実施形態では、既存の方法により、第２の層間絶縁膜１３２や、その他の配線層、ビアプラグ、層間絶縁膜などが形成される。こうして、図１に示す半導体装置が製造される。
【００６１】
本実施形態によれば、第１の電極層１１２ａを薄膜化することで、上記の穴の内部への第２の電極層１１２ｂの埋め込みが容易になり、穴の内部に隙間なく第２の電極層１１２ｂを埋め込むことが容易となる。
【００６２】
また、本実施形態によれば、第１の電極層１１２ａを薄膜化することで、ゲート電極１１２内に占める第２の電極層１１２ｂの割合を減らし、ゲート抵抗を低減することが可能となる。
【００６３】
また、本実施形態によれば、第１のダミー電極２１１の除去処理をウェットエッチングで行うため、ゲート絶縁膜１１１（第２の絶縁膜１１１ｂ）へのダメージを低減することが可能となる。
【００６４】
（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００６５】
以上のように、本実施形態では、第１の電極層１１２ｂの上面の高さＨ1を、第１の側壁絶縁膜１２１の上面の高さＨ2よりも低く設定する（Ｈ1＜Ｈ2）。よって、本実施形態によれば、ゲート電極１１２内に占める第２の電極層１１２ｂの割合を減らし、ゲート抵抗を低減することが可能となる。さらに、本実施形態によれば、第２の電極層１１２ｂをダマシンプロセスで形成する際の埋め込みが容易となり、ゲート電極１１２を容易に作製することが可能となる。さらに、本実施形態によれば、第２の電極層１１２ｂの埋め込みが容易となるため、第２の電極層１１２ｂの幅Ｗ2を第１の電極層１１２ａの幅Ｗ1よりも十分に短く設定して、実質的なゲート長を効果的に短縮することが可能となる。
【００６６】
以上のように、本実施形態によれば、仕事関数の異なる複数の電極層１１２ａ、１１２ｂを有し、ゲート抵抗が低く、作製が容易なゲート電極１１２を備えるＤＷＦ−ＦＥＴを実現することが可能となる。
【００６７】
（第２実施形態）
図９は、第２実施形態の半導体装置の構造を示す断面図である。
【００６８】
図９の半導体装置では、半導体基板１０１が、ＳＯＩ（Semiconductor On Insulator）基板３０１に置き換えられている。ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上の埋め込み絶縁膜３１２と、埋め込み絶縁膜３１２上の半導体層３１３を含んでいる。半導体基板３１１、埋め込み絶縁膜３１２、半導体層３１３は、例えばそれぞれシリコン基板、シリコン酸化膜、シリコン層である。シリコン層は例えば、シリコンゲルマニウム層や、ゲルマニウム層に置き換えてもよい。
【００６９】
図９では、素子分離絶縁膜１０２が、埋め込み絶縁膜３１２を貫通しており、素子分離絶縁膜１０２の底面は、半導体基板３０１の上面よりも低い位置にある。よって、Ｘ方向に隣接するＤＷＦ−ＦＥＴ同士は、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により分離されている。第１、第２の不純物拡散層１２１、１２２は、半導体層３１３内に形成されている。
【００７０】
本実施形態によれば、Ｘ方向に隣接するＤＷＦ−ＦＥＴ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により分離されているため、半導体基板１０１を使用する場合に比べて、パンチスルーをより効果的に抑制することが可能となる。
【００７１】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００７２】
１０１：半導体基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１１ａ：第１の絶縁膜、１１１ｂ：第２の絶縁膜、
１１２：ゲート電極、１１２ａ：第１の電極層、１１２ｂ：第２の電極層、
１１３：第１の側壁絶縁膜、１１４：第２の側壁絶縁膜、
１２１：第１の不純物拡散層、１２２：第２の不純物拡散層、１２３：シリサイド層、
１３１：第１の層間絶縁膜、１３２：第２の層間絶縁膜、１４１：コンタクトプラグ、
２０１：ハードマスク層、２１１：第１のダミー電極、２１２：第２のダミー電極、
２２１、２２２：レジスト膜、３０１：ＳＯＩ基板、
３１１：半導体基板、３１２：埋め込み絶縁膜、３１３：半導体層
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＤＷＦ−ＦＥＴ（Dual Work Function FET）のゲート電極は、第１の仕事関数を有する第１の電極層と、第１の仕事関数と異なる第２の仕事関数を有する第２の電極層により構成されている。そして、第１の電極層と第２の電極層は、ゲート長方向に隣接して配置されている。
【０００３】
ＤＷＦ−ＦＥＴは、例えば、基板上にゲート絶縁膜を介して第１の電極層とダミー電極を形成し、第１の電極層とダミー電極の周囲を層間絶縁膜で囲い、ダミー電極を除去して層間絶縁膜内に穴を形成し、この穴の内部に第２の電極層を埋め込むことで形成される。
【０００４】
ＤＷＦ−ＦＥＴによれば、実質的なゲート長が、ゲート電極の幅から第１または第２の電極層の幅へと短くなるため、ＦＥＴのドレイン電流を増大させることができる。また、ＦＥＴの最大発信周波数はゲート抵抗の１／２乗に反比例するが、ＤＷＦ−ＦＥＴによれば、通常のＦＥＴよりもゲート抵抗を低減できるため、ＦＥＴの高周波特性を向上させることができる。
【０００５】
しかしながら、ＤＷＦ−ＦＥＴには、上記の穴が微細になると、穴の内部への第２の電極層の埋め込みが難しく、ゲート電極の作製が難しいという問題がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Xing Zhou, "Exploring the Novel Characteristics of Hetero-Material Gate Field-Effect Transistors (HMGFET's) with Gate-Material Engineering", IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol.47, No.1, p.113-120 (2000)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
仕事関数の異なる複数の電極層を有し、ゲート抵抗が低く、作製が容易なゲート電極を備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
一の実施形態による半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、前記ゲート電極の側面に形成された側壁絶縁膜とを備える。さらに、前記装置では、前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い。
【０００９】
また、別の実施形態による半導体装置の製造方法では、基板上に、ゲート絶縁膜を介して、ゲート電極の第１の電極層を形成し、前記第１の電極層の側面にダミー電極を形成する。さらに、前記方法では、前記第１の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、前記基板上に、前記第１の電極層と前記ダミー電極を覆う層間絶縁膜を形成する。さらに、前記方法では、前記層間絶縁膜の表面を平坦化して、前記第１の電極層と前記ダミー電極を露出させ、前記第１の電極層を薄膜化して、前記第１の電極層の上面を前記側壁絶縁膜の上面よりも後退させる。さらに、前記方法では、前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、前記穴の底面と前記第１の電極層の上面に連続して、前記ゲート電極の第２の電極層を形成する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/7)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/7)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/7)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/7)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(5/7)である。
【図７】第１実施形態の半導体装置の製造方法を示す断面図(6/7)である。
【図８】第１実施形態の半導体装置の製造方法を示す断面図(7/7)である。
【図９】第２実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【００１３】
図１の半導体装置は、ＤＷＦ−ＦＥＴの構成要素として、半導体基板１０１と、ゲート絶縁膜１１１と、ゲート電極１１２と、第１の側壁絶縁膜１１３と、第２の側壁絶縁膜１１４と、第１の不純物拡散層１２１と、第２の不純物拡散層１２２を備えている。
【００１４】
半導体基板１０１は、例えばシリコン基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向、Ｙ方向はそれぞれ、ＤＷＦ−ＦＥＴのゲート長方向、チャネル幅方向に相当する。
【００１５】
半導体基板１０１内には、ＤＷＦ−ＦＥＴ同士を電気的に分離するための素子分離絶縁膜１０２が形成されている。素子分離絶縁膜１０２は例えば、ＳＴＩ（Shallow Trench Isolation）法で形成されたシリコン酸化膜である。
【００１６】
第１の不純物拡散層１２１は、半導体基板１０１内に、ゲート電極１１２を挟むように形成されている。また、第２の不純物拡散層１２２は、半導体基板１０１内における第１の不純物拡散層１２１の下方に、ゲート電極１１２を挟むように形成されている。図中左側の第２の不純物拡散層１２２は、ソース層に相当し、図中右側の第２の不純物拡散層１２２は、ドレイン層に相当する。また、第１の不純物拡散層１２１は、エクステンション層に相当する。
【００１７】
第１の不純物拡散層１２１の上面には、シリサイド層１２３が形成されている。シリサイド層１２３の例としては、ＮｉＳｉ（ニッケルシリサイド）層や、ＣｏＳｉ（コバルトシリサイド）層などが挙げられる。
【００１８】
ゲート絶縁膜１１１は、半導体基板１０１上に形成されている。ゲート絶縁膜１１１は例えば、熱酸化法で形成されたシリコン酸化膜である。
【００１９】
ゲート電極１１２は、半導体基板１０１上にゲート絶縁膜１１１を介して形成されている。ゲート電極１１２は、第１の仕事関数を有する第１の電極層１１２ａと、第１の仕事関数と異なる第２の仕事関数を有する第２の電極層１１２ｂにより構成されている。第１の電極層１１２ａは例えば、ポリシリコン層であり、第２の電極層１１２ｂは例えば、ポリシリコンよりも仕事関数の大きい金属で形成された金属層である。このような金属層の例としては、Ｗ（タングステン）層などが挙げられる。
【００２０】
第１の電極層１１２ａは、ゲート絶縁膜１１１の上面に形成されている。また、第２の電極層１１２ｂは、ゲート絶縁膜１１１の上面と第１の電極層１１２ａの上面に連続して形成されている。ゲート電極１１２の下面において、第１の電極層１１２ａはドレイン層側に位置しており、第２の電極層１１２ｂはソース層側に位置している。なお、本実施形態では、ゲート絶縁膜１１１が、第１の電極層１１２ａの側面にも形成されている。このような構造が得られる理由については、後述する。
【００２１】
第１の側壁絶縁膜１１３は、ゲート電極１１２の側面に形成されている。また、第２の側壁絶縁膜１１４は、第１の側壁絶縁膜１１３を介して、ゲート電極１１２の側面に形成されている。第１、第２の側壁絶縁膜１１３、１１４は、例えばシリコン酸化膜である。図１に示すように、第２の電極層１１２ｂは、第１、第２の側壁絶縁膜１１３、１１４の上面にまで形成されている。
【００２２】
図１の半導体装置はさらに、半導体基板１０１上に、ＤＷＦ−ＦＥＴの周囲を囲むように形成された第１の層間絶縁膜１３１と、第１の層間絶縁膜１３１内においてシリサイド層１２３上に形成されたコンタクトプラグ１４１を備えている。本実施形態では、コンタクトプラグ１４１は、第２の電極層１１２ｂと同じ電極材から形成される。図１の半導体装置はさらに、第１の層間絶縁膜１３１上に、ＤＷＦ−ＦＥＴとコンタクトプラグ１４１を覆うように形成された第２の層間絶縁膜１３２を備えている。
【００２３】
（１）ゲート電極１１２の構造の詳細
次に、図１を参照して、ゲート電極１１２の構造について詳細に説明する。
【００２４】
図１に示す符号Ｗ1、Ｗ2はそれぞれ、ゲート電極１１２の下面における、第１の電極層１１２ａのＸ方向の幅と、第２の電極層１１２ｂのＸ方向の幅を示す。また、符号Ｈ1は、第１の電極層１１２ａの下面から上面までの高さを示し、符号Ｈ2は、第１の側壁絶縁膜１２１の下面から上面までの高さを示す。高さＨ1は、第１の電極層１１２ａの厚さに相当する。
【００２５】
なお、高さＨ1、Ｈ2は、ゲート絶縁膜１１１の膜厚に比べて十分に大きい。よって、高さＨ1は、おおむね、半導体基板１０１の上面から第１の電極層１１２ａの上面までの高さに等しく、高さＨ2は、おおむね、半導体基板１０１の上面から第１の側壁絶縁膜１２１の上面までの高さに等しい。よって、高さＨ1、Ｈ2はそれぞれ、同一基準点からの第１の電極層１１２ａの上面の高さと、第１の側壁絶縁膜１２１の上面の高さに相当する。
【００２６】
次に、幅Ｗ1、Ｗ2について詳細に説明する。
【００２７】
本実施形態では、ゲート電極１１２は、第１の電極層１１２ａと第２の電極層１１２ｂにより構成されており、第１の電極層１１２ａと第２の電極層１１２ｂは、Ｘ方向に隣接して配置されている。そして、第１の電極層１１２ａはドレイン層側、第２の電極層１１２ｂはソース層側に配置されている。そのため、本実施形態では、実質的なゲート長が、ゲート電極１１２の幅Ｗ1＋Ｗ2から、第２の電極層１１２ｂの幅Ｗ2へと短縮されている。よって、本実施形態によれば、ＦＥＴのドレイン電流を増大させることができる。
【００２８】
本実施形態では、幅Ｗ2を短くすることで、実質的なゲート長を短縮することが可能である。そこで、本実施形態では、幅Ｗ2を幅Ｗ1よりも短く設定する（Ｗ2＜Ｗ1）。これにより、幅Ｗ2を幅Ｗ1よりも長く設定する場合に比べ、ドレイン電流を増大させることができる。本実施形態では、幅Ｗ1は例えば、１２０〜１４０ｎｍに設定され、幅Ｗ2は例えば、２０〜４０ｎｍに設定される。
【００２９】
次に、高さＨ1、Ｈ2について詳細に説明する。
【００３０】
本実施形態では、第２の電極層１１２ｂは、後述するように、第１の電極層１１２ａと第１の側壁絶縁膜１２１との間の穴に埋め込まれることで形成される。この際、この穴が微細であると、穴の内部への第２の電極層１１２ｂの埋め込みが難しくなる。この穴の幅は幅Ｗ2に等しいため、実質的なゲート長を短くするために幅Ｗ2を短くすると、第２の電極層１１２ｂの埋め込みはより難しくなってしまう。
【００３１】
そこで、本実施形態では、穴の内部に第２の電極層１１２ｂを埋め込む前に、第１の電極層１１２ａを薄膜化して、第１の電極層１１２ｂの上面の高さＨ1を、第１の側壁絶縁膜１２１の上面の高さＨ2よりも低くする（Ｈ1＜Ｈ2）。その結果、第２の電極層１１２ｂを埋め込む開口部の幅が、幅Ｗ2から幅Ｗ1＋Ｗ2へと広がり、上記の穴の内部への第２の電極層１１２ｂの埋め込みが容易になる。
【００３２】
第２の電極層１１２ｂの埋め込みは、高さＨ1を低くするほど容易になる。そこで、本実施形態では、高さＨ1を高さＨ2の半分以下に設定する（Ｈ1≦Ｈ2／２）。これにより、高さＨ1を高さＨ2の半分以上に設定する場合に比べ、第２の電極層１１２ｂの埋め込みを容易化することができる。本実施形態では、高さＨ2は例えば、７０〜９０ｎｍに設定され、高さＨ1は例えば、２０〜４０ｎｍに設定される。
【００３３】
また、本実施形態では、高さＨ1を高さＨ2よりも低く設定するため、幅Ｗ2を幅Ｗ1よりも十分に短く設定しても、第２の電極層１１２ｂの埋め込みの容易性を確保することが可能である。よって、本実施形態では、上記の数値例のように、幅Ｗ2を幅Ｗ1の半分以下に設定してもよい（Ｗ2≦Ｗ1／２）。
【００３４】
次に、ゲート電極１１２のゲート抵抗について詳細に説明する。
【００３５】
本実施形態では、第１の電極層１１２ａはポリシリコン層であり、第２の電極層１１２ｂは金属層である。一般に、金属材料の電気抵抗率は、ポリシリコンの電気抵抗率よりも低い。よって、本実施形態によれば、ゲート電極１１２をポリシリコンのみで形成する通常のＦＥＴよりも、ゲート抵抗を低減することができる。さらに、本実施形態では、高さＨ1を高さＨ2よりも低く設定するため、ゲート電極１１２内に占める第２の電極層１１２ｂの割合が減り、ゲート抵抗をさらに低減することができる。
【００３６】
よって、本実施形態によれば、高さＨ1を高さＨ2よりも低く設定することで、ゲート抵抗を低減させ、ＦＥＴの高周波特性を向上させることができる。
【００３７】
以上のように、本実施形態によれば、仕事関数の異なる複数の電極層１１２ａ、１１２ｂを有し、ゲート抵抗が低く、作製が容易なゲート電極１１２を備えるＤＷＦ−ＦＥＴを実現することが可能となる。
【００３８】
（２）半導体装置の製造方法
次に、図２〜図８を参照して、第１実施形態の半導体装置の製造方法を説明する。
【００３９】
図２〜図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００４０】
まず、半導体基板１０１を用意する（図２(ａ)）。次に、図２(ａ)に示すように、半導体基板１０１内に、素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、例えば、半導体基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面を平坦化することで形成される。次に、半導体基板１０１の素子領域内に、ＤＷＦ−ＦＥＴの閾値電圧を調節するための不純物を、例えばイオン注入法により導入する。
【００４１】
次に、図２(ｂ)に示すように、半導体基板１０１の素子領域上に、ゲート絶縁膜１１１を形成するための第１の絶縁膜１１１ａを、例えば熱酸化法により形成する。次に、半導体基板１０１上の全面に、ゲート電極１１２を形成するための第１の電極層１１２ａを堆積する。第１の電極層１１２ａの厚さは、例えば１００ｎｍとする。次に、第１の電極層１１２ａ内に不純物を、例えばイオン注入法により導入する。次に、半導体基板１０１上の全面に、第１の電極層１１２ａを保護するためのハードマスク層２０１を、例えばＣＶＤ（Chemical Vapor Deposition）により堆積する。ハードマスク層２０１の厚さは、例えば５０ｎｍとする。
【００４２】
なお、本実施形態では、ハードマスク層２０１として、例えばＷ（タングステン）層を使用する。理由は、後述する第１、第２のダミー電極２１１、２１２をシリコン窒化膜とするため、ハードマスク層２０１を、シリコン窒化膜とエッチング選択比をとりやすい材料で形成する必要があるからである。
【００４３】
次に、レジスト膜をマスクとするＲＩＥ（Reactive Ion Etching）加工等により、ハードマスク層２０１をエッチングする。（図３(ａ)）。この際、ハードマスク層２０１のＸ方向の幅は、Ｗ1に設定される。次に、ハードマスク層２０１をマスクとするＲＩＥ加工等により、第１の電極層１１２ａをエッチングする（図３(ａ)）。
【００４４】
第１の電極層１１２ａのエッチングの際、第１の電極層１１２ａが残存する部分の第１の絶縁膜１１１ａは保護されるが、第１の電極層１１２ａが除去される部分の第１の絶縁膜１１１ａは、ＲＩＥによりダメージを受けてしまう、あるいは除去されてしまう。そこで、本実施形態では、ダメージを受けた第１の絶縁膜１１１ａを回復するため、あるいは除去された第１の絶縁膜１１１ａと同様の絶縁膜を再び形成するための処理を行い、所定の厚さの絶縁膜を形成する。この処理は、例えば熱酸化法により行われる。
【００４５】
この絶縁膜は、ゲート絶縁膜１１１を形成するための第２の絶縁膜１１１ｂとして使用される。図３(ｂ)に示すように、第２の絶縁膜１１１ｂは、半導体基板１０１の素子領域上と、第１の電極層１１２ａの側面に形成される。
【００４６】
次に、図３(ｂ)に示すように、第２の絶縁膜１１１ｂ上において、第１の電極層１１２ａとハードマスク層２０１の側面に、第１および第２のダミー電極２１１、２１２を形成する。この際、ダミー電極２１１、２１２の厚さは、Ｗ2に設定される。なお、ダミー電極２１１、２１２は、本来の電極として使用するものではないので、電極材以外の材料で形成してもよい。ダミー電極２１１、２１２は例えば、シリコン窒化膜で形成される。ダミー電極２１１、２１２は、例えば、半導体基板１０１上の全面に、膜厚３０ｎｍのシリコン窒化膜を、例えばＣＶＤにより堆積し、その後、シリコン窒化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００４７】
次に、図４(ａ)に示すように、ソース層側の第１のダミー電極２１１を、レジスト膜２２１で覆う。次に、レジスト膜２２１をマスクとするウェットエッチングにより、ドレイン層側の第２のダミー電極２１２を除去する。次に、レジスト膜２２１を除去する。
【００４８】
次に、図４(ｂ)に示すように、第２の絶縁膜１１１ｂ上において、第１の電極層１１２ａ、ハードマスク層２０１、および第１のダミー電極２１１の側面に、第１の側壁絶縁膜１１３を形成する。第１の側壁絶縁膜１１３は、例えば、半導体基板１０１上の全面に、膜厚５ｎｍのシリコン酸化膜を、例えばＣＶＤにより堆積し、その後、シリコン酸化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００４９】
次に、図４(ｂ)に示すように、半導体基板１０１内に第１の不純物拡散層１２１を形成するためのイオン注入を行う。この際、Ｎ型ＤＷＦ−ＦＥＴを形成する場合には、不純物として例えばＡｓ（ヒ素）を使用する。また、イオン注入条件としては例えば、加速電圧を１．０ｋｅＶ、ドーズ量を1.0×1015cm-2とする条件を適用する。
【００５０】
次に、図５(ａ)に示すように、半導体基板１０１上において、第１の電極層１１２ａ、ハードマスク層２０１、および第１のダミー電極２１１の側面に、第１の側壁絶縁膜１１３を介して第２の側壁絶縁膜１１４を形成する。第２の側壁絶縁膜１１４は、例えば、半導体基板１０１上の全面に、膜厚３０ｎｍのシリコン酸化膜を、例えばＣＶＤにより堆積し、その後、シリコン酸化膜を、例えばＲＩＥによりエッチングすることで形成される。
【００５１】
次に、図５(ａ)に示すように、半導体基板１０１内に第２の不純物拡散層１２２を形成するためのイオン注入を行う。この際、Ｎ型ＤＷＦ−ＦＥＴを形成する場合には、不純物として例えばＡｓ（ヒ素）を使用する。また、イオン注入条件としては例えば、加速電圧を２０ｋｅＶ、ドーズ量を3.0×1015cm-2とする条件を適用する。
【００５２】
次に、イオン注入にて導入した不純物を活性化するためのアニール処理を行う。このアニール処理としては例えば、１０５０℃のスパイクアニールを行う。次に、図５(ｂ)に示すように、第１の不純物拡散層１２１上にシリサイド層１２３を形成する。
【００５３】
次に、半導体基板１０１上の全面に、第１の層間絶縁膜１３１を、例えばＣＶＤにより堆積する（図６(ａ)）。第１の層間絶縁膜１３１は、第１の電極層１１２ａ、ハードマスク層２０１、第１のダミー電極２１１等を覆うように形成される。
【００５４】
次に、ＣＭＰ（Chemical Mechanical Polishing）により、第１の層間絶縁膜１３１の表面を平坦化して、第１の電極層１１２ａ、第１のダミー電極２１１、第１、第２の側壁絶縁膜１１３、１１４を露出させる（図６(ａ)）。この平坦化処理は、これらの部材の上面から下面までの高さが、Ｈ2になるまで行われる。
【００５５】
次に、第１の電極層１１２ａの上面の高さを、例えばウェットエッチングにより調節する（図６(ｂ)）。その結果、第１の電極層１１２ａが薄膜化され、第１の電極層１１２ａの上面が、第１の層間絶縁膜１３１等の上面よりも後退する。このウェットエッチングは、第１の電極層１１２ａの膜厚が、Ｈ1になるまで行われる。本実施形態では、Ｈ1は例えば３０ｎｍとする。
【００５６】
次に、図７(ａ)に示すように、第１の層間絶縁膜１３１上に、コンタクト加工用のレジスト膜２２２を形成する。次に、図７(ｂ)に示すように、レジスト膜２２２をマスクとするＲＩＥ加工等により、第１の層間絶縁膜１３１内のシリサイド層１２３上にコンタクトホールを形成する。次に、レジスト膜２２２を除去する。
【００５７】
次に、例えばウェットエッチングにより、第１のダミー電極２１１を除去して、第１の層間絶縁膜１３１内に穴を形成する（図８(ａ)）。この穴の内部には、第２の絶縁膜１１１ｂが露出される。
【００５８】
次に、図８(ａ)に示すように、半導体基板１０１上の全面に、ゲート電極１１２を形成するための第２の電極層１１２ｂを、例えばＣＶＤにより形成する。その結果、第２の電極層１１２ｂが、上記の穴の内部や、コンタクトホールの内部に埋め込まれる。この第２の電極層１１２ｂは、穴の内部の第２の絶縁膜１１１ｂの上面と、第１の電極層１１２ａの上面に連続して形成される。
【００５９】
次に、図８(ｂ)に示すように、レジスト膜等をマスクとするＲＩＥ加工により、第２の電極層１１２ｂをエッチングする。こうして、第２の電極層１１２ｂから、ダマシンプロセスにより、ゲート電極１１２を構成する電極層部分と、コンタクトプラグ１４１が形成される。
【００６０】
その後、本実施形態では、既存の方法により、第２の層間絶縁膜１３２や、その他の配線層、ビアプラグ、層間絶縁膜などが形成される。こうして、図１に示す半導体装置が製造される。
【００６１】
本実施形態によれば、第１の電極層１１２ａを薄膜化することで、上記の穴の内部への第２の電極層１１２ｂの埋め込みが容易になり、穴の内部に隙間なく第２の電極層１１２ｂを埋め込むことが容易となる。
【００６２】
また、本実施形態によれば、第１の電極層１１２ａを薄膜化することで、ゲート電極１１２内に占める第２の電極層１１２ｂの割合を減らし、ゲート抵抗を低減することが可能となる。
【００６３】
また、本実施形態によれば、第１のダミー電極２１１の除去処理をウェットエッチングで行うため、ゲート絶縁膜１１１（第２の絶縁膜１１１ｂ）へのダメージを低減することが可能となる。
【００６４】
（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００６５】
以上のように、本実施形態では、第１の電極層１１２ｂの上面の高さＨ1を、第１の側壁絶縁膜１２１の上面の高さＨ2よりも低く設定する（Ｈ1＜Ｈ2）。よって、本実施形態によれば、ゲート電極１１２内に占める第２の電極層１１２ｂの割合を減らし、ゲート抵抗を低減することが可能となる。さらに、本実施形態によれば、第２の電極層１１２ｂをダマシンプロセスで形成する際の埋め込みが容易となり、ゲート電極１１２を容易に作製することが可能となる。さらに、本実施形態によれば、第２の電極層１１２ｂの埋め込みが容易となるため、第２の電極層１１２ｂの幅Ｗ2を第１の電極層１１２ａの幅Ｗ1よりも十分に短く設定して、実質的なゲート長を効果的に短縮することが可能となる。
【００６６】
以上のように、本実施形態によれば、仕事関数の異なる複数の電極層１１２ａ、１１２ｂを有し、ゲート抵抗が低く、作製が容易なゲート電極１１２を備えるＤＷＦ−ＦＥＴを実現することが可能となる。
【００６７】
（第２実施形態）
図９は、第２実施形態の半導体装置の構造を示す断面図である。
【００６８】
図９の半導体装置では、半導体基板１０１が、ＳＯＩ（Semiconductor On Insulator）基板３０１に置き換えられている。ＳＯＩ基板３０１は、半導体基板３１１と、半導体基板３１１上の埋め込み絶縁膜３１２と、埋め込み絶縁膜３１２上の半導体層３１３を含んでいる。半導体基板３１１、埋め込み絶縁膜３１２、半導体層３１３は、例えばそれぞれシリコン基板、シリコン酸化膜、シリコン層である。シリコン層は例えば、シリコンゲルマニウム層や、ゲルマニウム層に置き換えてもよい。
【００６９】
図９では、素子分離絶縁膜１０２が、埋め込み絶縁膜３１２を貫通しており、素子分離絶縁膜１０２の底面は、半導体基板３０１の上面よりも低い位置にある。よって、Ｘ方向に隣接するＤＷＦ−ＦＥＴ同士は、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により分離されている。第１、第２の不純物拡散層１２１、１２２は、半導体層３１３内に形成されている。
【００７０】
本実施形態によれば、Ｘ方向に隣接するＤＷＦ−ＦＥＴ同士が、素子分離絶縁膜１０２と埋め込み絶縁膜３１２により分離されているため、半導体基板１０１を使用する場合に比べて、パンチスルーをより効果的に抑制することが可能となる。
【００７１】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００７２】
１０１：半導体基板、１０２：素子分離絶縁膜、
１１１：ゲート絶縁膜、１１１ａ：第１の絶縁膜、１１１ｂ：第２の絶縁膜、
１１２：ゲート電極、１１２ａ：第１の電極層、１１２ｂ：第２の電極層、
１１３：第１の側壁絶縁膜、１１４：第２の側壁絶縁膜、
１２１：第１の不純物拡散層、１２２：第２の不純物拡散層、１２３：シリサイド層、
１３１：第１の層間絶縁膜、１３２：第２の層間絶縁膜、１４１：コンタクトプラグ、
２０１：ハードマスク層、２１１：第１のダミー電極、２１２：第２のダミー電極、
２２１、２２２：レジスト膜、３０１：ＳＯＩ基板、
３１１：半導体基板、３１２：埋め込み絶縁膜、３１３：半導体層
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜とを備え、
前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い、半導体装置。
【請求項２】
前記ゲート電極の下面において、前記第２の電極層のゲート長方向の幅は、前記第１の電極層のゲート長方向の幅よりも短い、請求項１に記載の半導体装置。
【請求項３】
前記第１の電極層の下面から上面までの高さは、前記側壁絶縁膜の下面から上面までの高さの半分以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の仕事関数は、前記第１の仕事関数よりも大きい、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記基板内に、前記ゲート電極を挟むように形成されたソース層およびドレイン層を備え、
前記ゲート電極の下面において、前記第１の電極層は前記ドレイン層側に位置し、前記第２の電極層は前記ソース層側に位置する、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
基板上に、ゲート絶縁膜を介して、ゲート電極の第１の電極層を形成し、
前記第１の電極層の側面にダミー電極を形成し、
前記第１の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、
前記基板上に、前記第１の電極層と前記ダミー電極を覆う層間絶縁膜を形成し、
前記層間絶縁膜の表面を平坦化して、前記第１の電極層と前記ダミー電極を露出させ、
前記第１の電極層を薄膜化して、前記第１の電極層の上面を前記側壁絶縁膜の上面よりも後退させ、
前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、
前記穴の底面と前記第１の電極層の上面に連続して、前記ゲート電極の第２の電極層を形成する、
半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、第１の絶縁膜と、第２の絶縁膜とを含み、
前記第１の電極層は、前記基板上に、前記第１の絶縁膜を介して形成され、
前記ダミー電極は、前記基板上に、前記第２の絶縁膜を介して形成される、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の電極層は、前記穴の内部に露出した前記第２の絶縁膜上に形成される、請求項７に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成され、第１の仕事関数を有する第１の電極層と、前記ゲート絶縁膜の上面と前記第１の電極層の上面に連続して形成され、前記第１の仕事関数と異なる第２の仕事関数を有する第２の電極層と、を有するゲート電極と、
前記ゲート電極の側面に形成された側壁絶縁膜とを備え、
前記第１の電極層の上面の高さは、前記側壁絶縁膜の上面の高さよりも低い、半導体装置。
【請求項２】
前記ゲート電極の下面において、前記第２の電極層のゲート長方向の幅は、前記第１の電極層のゲート長方向の幅よりも短い、請求項１に記載の半導体装置。
【請求項３】
前記第１の電極層の下面から上面までの高さは、前記側壁絶縁膜の下面から上面までの高さの半分以下である、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の仕事関数は、前記第１の仕事関数よりも大きい、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
さらに、前記基板内に、前記ゲート電極を挟むように形成されたソース層およびドレイン層を備え、
前記ゲート電極の下面において、前記第１の電極層は前記ドレイン層側に位置し、前記第２の電極層は前記ソース層側に位置する、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
基板上に、ゲート絶縁膜を介して、ゲート電極の第１の電極層を形成し、
前記第１の電極層の側面にダミー電極を形成し、
前記第１の電極層と前記ダミー電極の側面に側壁絶縁膜を形成し、
前記基板上に、前記第１の電極層と前記ダミー電極を覆う層間絶縁膜を形成し、
前記層間絶縁膜の表面を平坦化して、前記第１の電極層と前記ダミー電極を露出させ、
前記第１の電極層を薄膜化して、前記第１の電極層の上面を前記側壁絶縁膜の上面よりも後退させ、
前記ダミー電極を除去して、前記層間絶縁膜内に穴を形成し、
前記穴の底面と前記第１の電極層の上面に連続して、前記ゲート電極の第２の電極層を形成する、
半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、第１の絶縁膜と、第２の絶縁膜とを含み、
前記第１の電極層は、前記基板上に、前記第１の絶縁膜を介して形成され、
前記ダミー電極は、前記基板上に、前記第２の絶縁膜を介して形成される、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の電極層は、前記穴の内部に露出した前記第２の絶縁膜上に形成される、請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−４５９５３（Ｐ２０１３−４５９５３Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３７８８（Ｐ２０１１−１８３７８８）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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