【課題】 第１層配線と、拡散層あるいはゲート電極との層間容量を抑えつつ、拡散層あるいはゲート電極に確実に接続するコンタクトプラグを形成する。
【解決手段】 基板上方に形成されたゲート電極と、ゲート電極の両側に形成された拡散層とを有する半導体装置において、一端において、ゲート電極の上面に接し、かつ、他端が、ゲート電極上面よりも、基板に近い位置に伸びる導電体膜を形成する。そして、基板上に、ゲート電極と、導電体膜とを埋め込む層間絶縁膜を形成し、この層間絶縁膜を貫通し、導電体膜の、ゲート電極上面よりも基板に近い位置において、導電体膜に接続する第プラグを形成する。 （もっと読む）

【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】更なる微細化を促進できる半導体装置の製造方法を提供すること。
【解決手段】 第１の半導体層１上に、第１半導体層１よりも絶縁化し難い第２半導体層３を形成する工程と、第２半導体層３の上面から第１半導体層１にかけて、第２半導体層３、及び第１半導体層１を露出させる溝７を形成する工程と、溝７から露出する第１半導体層１、及び第２半導体層３を絶縁化し、溝を、絶縁化した第１半導体層９で閉じる工程とを具備する。 （もっと読む）

ゲート電極と櫛形ドレイン及びソース電極を有し、櫛形ドレイン電極の複数の指が櫛形ソース電極の複数の指と互い違いに配置されており、ソース及びドレイン電極が多層（１１０，１２０，１３０，１４９）を有するＲＦ電界効果型トランジスタ。互い違いの量が各層で異なることにより、多層によりもたらされる低電流密度の効果のすべては失うことなく、最適化、特に、低寄生容量が可能となる。指を短くすることにより、ゲート電極から離間した層において互い違いが低減される。互い違いの低減は、最小容量のために急激な互い違いの低減、最小横方向電流密度のためにより緩やかな互い違いの低減により、最適化される。これが、より高温度又はより高入力バイアス電流においても動作を可能にし、一方、依然として、エレクトロマイグレーションの条件を満たす。
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【課題】 セルトランジスタの拡散層に接続された多結晶シリコン電極と、周辺回路トランジスタの拡散層に接続された金属電極とを備え、多結晶シリコン電極が形成された拡散層の接合リーク電流が抑制され、これによって、良好な情報保持特性を有する半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、多結晶シリコン電極に接続された拡散層を有するトランジスタを形成する工程と、９８０〜１０２０℃の基板温度で熱処理する第１の高温熱処理工程（工程Ａ２）と、７００〜８５０℃の基板温度で熱処理する第１の低温熱処理工程（工程Ａ３）とをこの順に有する。 （もっと読む）

本発明は、半導体歪み層の製造方法と、シリコンの半導体本体（１１）に、その表面において、シリコンおよびゲルマニウムの混晶の格子と、格子が実質的に緩和されるような厚さとを有する第１の半導体層（１）が設けられ、かつ第１の半導体層（１）の上に、歪みシリコンを含む第２の半導体層（２）が設けられ、その層（２）内に半導体装置（１０）の一部が形成され、半導体装置（１０）を形成するのに必要な後続の処理中に、歪みシリコン層（２）の有効厚さの低減を回避するための手段が取られ、前記手段が、シリコンおよびゲルマニウムの混晶の格子を有する第３の層（３）を使用することを含む、半導体装置（１０）の製造方法とに関する。本発明によれば、第３の層（３）は、薄く、かつ第１の半導体層（１）および第２の半導体層（２）の境界面に近接して第２の層（２）内に位置付けられる。このようにして、歪みシリコン層（２）の結果として得られる厚さは、後続のＭＯＳＦＥＴの形成の後に増加されることができ、その結果、より良好な高周波特性を備えたＭＯＳＦＥＴが得られる。本発明は、また、本発明による方法で得られる装置、およびそのような方法で使用するのに適した半導体基板構造を含む。
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応力ライナーを用いることで、Ｓｉ−Ｇｅデバイスのトランジスタのチャネル領域のキャリア移動度が増加される。一実施形態においては、緩和ソース／ドレイン領域を覆う高圧縮膜あるいは高引っ張り応力膜を適用する。他の実施形態としては、ポストシリサイドスペーサを除去した後、Ｐ−チャネルトランジスタあるいはＮ−チャネルトランジスタのゲート電極（７２）および歪みソース／ドレイン領域（７１）にそれぞれ、高圧縮応力膜（９０）あるいは高引っ張り応力膜（１２０）を適用する。
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【課題】電力用デバイスにおいて双方向に電圧をブロックできるようにする。
【解決手段】大電流を搬送するチャンネルを得るＡｌＧａＮ／ＧａＮインターフェースを備えたIII族窒化物双方向スイッチであり、この双方向スイッチは、この双方向スイッチのために、電流を搬送するチャンネルを形成するための二次元電子ガスの発生を阻止したり、または可能にする少なくとも１つのゲートにより作動する。 （もっと読む）

半導体基板（１０２）に集積回路の形成方法（９００）を提供する。半導体基板（１０２）上にゲート絶縁膜（１０４）が形成され、このゲート絶縁膜（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（３０４）（３０６）が形成される。低出力プラズマ化学気相成長法プロセスを使用して、ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。ソース／ドレイン接合部（３０４）（３０６）およびゲート（１０６）に、シリサイド（６０４）（６０６）（６０８）を形成し、半導体基板（１０２）上に層間絶縁層（７０２）をたい積する。その後、層間絶縁層（７０２）中にシリサイド（６０４）（６０６）（６０８）へのコンタクト（８０２）（８０４）（８０６）が形成される。
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電界効果トランジスタのゲート電極などの、シリコン含有領域に、埋め込まれたニッケルシリサイド層（２６０Ａ）、続いてコバルトシリサイド層（２６１Ａ）を形成することによって、縮小されたシリコン回路構造のシート抵抗及び接触抵抗を過度に損なうことなく、デバイスを更に縮小することができるように、両シリサイドの優れた特性が組み合わせられる。
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半導体構造体を作製する方法は、基板上に酸化物層を形成する段階と、酸化物層上に窒化ケイ素層を形成する段階と、各層をＮＯ中でアニールする段階と、各層をアンモニア中でアニールする段階とを含む。酸化物層と窒化ケイ素層とを併せた等価酸化膜厚は、最大２５オングストロームである。 （もっと読む）

集積回路（１００）の形成方法（９００）およびその構造を提供する。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、ゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）に浅いソース／ドレイン接合部（３０４）（３０６）が形成される。ゲート（１０６）の周りに側壁スペーサ（４０２）を形成する。この側壁スペーサ（４０２）を使用して、半導体基板（１０２）中に深いソース／ドレイン接合部（５０４）（５０６）が形成される。浅いソース／ドレイン接合部および深いソース／ドレイン接合部（５０４）（５０６）を形成した後、側壁スペーサ（４０２）上にシリサイドスペーサ（６１０）を形成する。シリサイドスペーサ（６１０）に隣接する深いソース／ドレイン接合部（５０４）（５０６）上にシリサイド（６０４）（６０６）を形成し、半導体基板（１０２）上に誘電体層（７０２）をたい積する。その後、誘電体層（７０２）においてシリサイド（６０４）（６０６）へのコンタクトを形成する。
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集積回路（１００）の形成方法（９００）およびその構造体が提供される。半導体基板（１０２）上にゲート誘電体（１０４）が形成され、半導体基板（１０２）上のゲート誘電体（１０４）上にゲート（１０６）が形成される。半導体基板（１０２）にソース／ドレイン接合部（５０４／５０６）が形成される。ソース／ドレイン接合部（５０４／５０６）上に超均一シリサイド（６０４／６０８）が形成され、半導体基板（１０２）の上方に誘電体層（７０２）が堆積される。次いで、誘電体層（７０２）に、超均一シリサイド（６０４／６０８／６０６）へのコンタクトが形成される。
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【課題】 結晶の乱れ及び結晶表面の荒れを低減させたイオン注入層を提供する。
【解決手段】 本発明に係るＳｉＣ半導体１のイオン注入層２は、４Ｈ型ＳｉＣの｛０３−３８｝面から１０°以内の角度αのオフ角を有する面方位の面に広がっている。 （もっと読む）