【課題】トランジスタのゲート電極上に第１の誘電体層を形成し、かつ金属層と接合したダマシン構造を形成する方法を提供する。
【解決手段】トランジスタのゲート電極上に第１の誘電体層を形成し、第１の誘電体層上にエッチストップ層を形成し、第１の誘電体層およびエッチストップ層を貫通する開口を形成し、トランジスタのソース／ドレイン（Ｓ／Ｄ）領域を露出し、開口内に、エッチストップ層の第１の上面と少なくとも部分的に実質的に同じ高さである表面を有する金属層を形成して、トランジスタのＳ／Ｄ領域に接触させ、さらに金属層と接合したダマシン構造を形成する。 （もっと読む）

【課題】縦型ＭＯＳトランジスタを備えた半導体装置を形成する際のゲート電極とコンタクトプラグとの短絡を防止することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、前記半導体基板上にシリコン窒化膜（ＳｉＮ膜）からなるマスク窒化膜のパターンを形成したのちに、溝および半導体ピラーを前記半導体基板に形成する第一工程と、前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、前記溝を覆うように、シリコン酸窒化膜（ＳｉＯＮ膜）からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜（ＳＯＤ膜）を形成する第三工程と、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、を採用する。 （もっと読む）

【課題】ＣＭＯＳ集積過程での高温処理の後であっても一定の閾値電圧を維持する高ｋゲート誘電体の提供。
【解決手段】高ｋゲート誘電体３０と、下部金属層４０、捕捉金属層５０、および上部金属層６０を含む金属ゲート構造とのスタックを提供する。該捕捉金属層は、次の２つの基準、１）Ｓｉ＋２／ｙＭ_ｘＯ_ｙ→２ｘ／ｙＭ＋ＳｉＯ_２の反応によるギブス自由エネルギの変化が正である金属（Ｍ）であること、２）酸化物形成に対する酸素原子あたりのギブス自由エネルギが、下部金属層の金属および上部金属層の金属より大きな負である金属であること、を満たす。これらの基準を満たす捕捉金属層は、酸素原子がゲート電極を通って高ｋゲート誘電体に向け拡散するときに該酸素原子を捕捉する。さらに、該捕捉金属層は、高ｋゲート誘電体の下の酸化ケイ素界面層の厚さを遠隔から低減する。この結果、ゲート誘電体全体の等価酸化膜厚（ＥＯＴ）の変動が抑制される。 （もっと読む）

【課題】ポリシリコン・ゲート電極作成のためのエッチング処理時に、クランプによって覆われていたポリサイド層上の層間絶縁膜の膜剥がれが起こりにくい半導体装置の製造方法を提供する。
【解決手段】半導体基板１１０上に、ポリシリコン膜２２０及びタングステン・シリサイド膜２１０をこの順に積層してポリサイド・ゲート電極２３０を形成する。ポリサイド・ゲート電極２３０を含む半導体基板１１０上に、Ｂ濃度が高濃度の下層ＢＰＳＧ膜１４０を第１の成膜速度ｖ１で形成する。下層ＢＰＳＧ膜１４０の上に、Ｂ濃度が下層ＢＰＳＧ膜１４０より低い低濃度の上層ＢＰＳＧ膜１２０を第２の成膜速度ｖ２で形成する。第２の成膜速度は前記第１の成膜速度未満である。 （もっと読む）

【課題】短いゲート長を加工可能にする半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法の一形態は、シリコン基板２上にシリコン酸化膜３４を形成し、酸化膜３４上に所定幅Ｔ１を有する多結晶シリコン膜３５ａを形成し、少なくとも多結晶シリコン膜３５ａの両側部を酸化し、所定幅Ｔ１よりも狭い幅を有する酸化膜３４の部分を多結晶シリコン膜３５ａの下に残すように、酸化膜３４を、多結晶シリコン膜３５ａの酸化された部分と共にエッチングし、酸化された部分がエッチングされた多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入し、多結晶シリコン膜３５ａの両側に側壁絶縁膜１４を形成し、側壁絶縁膜１４が形成された多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入する、工程を有する。 （もっと読む）

【課題】改善された特性と強化された機能とを備えたダイオード構造とその製造方法が望まれている。
【解決手段】ゲート・ダイオード構造及びＳＯＩ基板（ＳＯＩ）等の上にゲート・ダイオード構造を製造する方法であって、緩和下地層（３４‘）を用いる。緩和下地層は歪下地層（３４）から形成される。歪下地層（３４）は典型的にはゲート・ダイオード構造と同時に形成される電界効果型トランジスタに用いられる。緩和下地層は歪下地層（３４）のイオン注入処理のような処理により形成される。反応性イオンエッチング方法を用いてゲート・ダイオード構造から歪下地層を除去するときのゲート・ダイオードの損傷がないので、歪下地層に比較して、緩和下地層はゲート・ダイオード構造の理想値を改善する。 （もっと読む）

【課題】トランジスタのリーク電流の低減。
【解決手段】半導体材料の表面に沿って互いに隣接する、シリサイド化される金属を含有する複数の電気素子要素と、複数の電気素子要素を覆い、電気素子要素に含まれる金属が実質的にシリサイド化しない温度で薄膜形成したシリコンを含む保護絶縁膜と、を備える半導体装置が提供される。上記半導体装置において、保護絶縁膜は、シリコンおよび窒素を含有できる。保護絶縁膜は、２６０℃以下の温度で薄膜形成した窒化シリコン膜であってよく、好ましくは１００℃以下の温度で薄膜形成した窒化シリコン膜である。 （もっと読む）

【課題】半導体装置の小型化が進んでも半導体装置の信頼性向上を図ることができる技術を提供する。
【解決手段】本発明の技術的思想は、積層形成される窒化シリコン膜ＳＮ１〜ＳＮ３のそれぞれの膜厚を一定値ではなく、トータルの総膜厚を一定に保ちながら、上層の窒化シリコン膜ＳＮ３から下層の窒化シリコン膜ＳＮ１にしたがって膜厚を薄くするように構成している点にある。これにより、歪シリコン技術を実効あらしめる窒化シリコン膜ＳＮ１〜ＳＮ３の引張応力を確保しながら、特に、最上層の窒化シリコン膜ＳＮ３の埋め込み特性を改善できる。 （もっと読む）

【課題】コンタクトプラグとゲート電極との間のショートおよび／またはコンタクトプラグとシリコンピラーとの間のショートを防止した半導体装置および半導体装置の製造方法を得るという課題があった。
【解決手段】基板１上に立設された第一のシリコンピラー２と、その側面を覆う絶縁膜５と、絶縁膜５を覆うとともに、その先端部６ａが第一のシリコンピラー２の先端部２ａよりも基板１よりに位置してなるゲート電極６と、からなる縦型Ｔｒ部１０１と、基板１上に立設された第二のシリコンピラー２’と、その側面を覆う絶縁膜５’と、絶縁膜５’を覆うとともに、その先端部６’ａが第二のシリコンピラー２’の先端部２’ａよりも基板１から離れた側に位置してなり、ゲート電極６に接続されてなるゲートコンタクト電極６’と、からなるゲートコンタクト部１０２と、を有する半導体装置１１１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】 前駆体造成物、薄膜形成方法、これを利用したゲート構造物の製造方法、及びキャパシタの製造方法を提供する。
【解決手段】 半導体装置の製造に利用されることができる薄膜形成用造成物、薄膜形成方法、ゲート構造物の製造方法、及びキャパシタの製造方法において、薄膜造成方法は、前駆体と電子供与化合物を接触させて安定化された前駆体を基板上に提供した後（Ｓ２０）、前駆体と結合を形成できる反応物質を基板上に導入して、薄膜を形成する（Ｓ３０）。電子供与化合物によって安定化された前駆体は、熱的安定性が優秀で、ステップカバレッジが優秀な薄膜を形成することができる。半導体製造工程の安全性、効率性及び信頼性を向上させることができる。 （もっと読む）

【課題】面積を増大させることなく、過電圧に対する耐性を高めることを課題の一つとする。
【解決手段】第１の端子部１００に設けられ、第１のｎ型不純物領域１０６と、平面視において前記第１のｎ型不純物領域１０６の内周部に設けられた第１の抵抗領域１０７と、平面視において前記第１の抵抗領域１０７の内周部に設けられた第１のｐ型不純物領域１０８と、を有する第１の半導体領域１０３と、前記第２の端子部１０１に設けられ、第２のｐ型不純物領域１０９と、平面視において前記第２のｐ型不純物領域１０９の内周部に設けられた第２の抵抗領域１１０と、前記第２の抵抗領域１１０の内周部に設けられた第２のｎ型不純物領域１１１と、を有する第２の半導体領域１０４と、有する構成である。 （もっと読む）

【解決手段】 パターニングされた金属フィーチャの上方に誘電体エッチストップ層を選択的に形成する方法を開示する。実施形態には、当該方法に従って形成されたエッチストップ層をゲート電極の上方に設けているトランジスタが含まれる。本発明の特定の実施形態によると、ゲート電極の表面上に金属を選択的に形成して、当該金属をケイ化物またはゲルマニウム化物に変換する。他の実施形態によると、ゲート電極の表面上に選択的に形成された金属によって、ゲート電極の上方にシリコンまたはゲルマニウムのメサを触媒成長させる。ケイ化物、ゲルマニウム化物、シリコンメサ、またはゲルマニウムメサの少なくとも一部を酸化、窒化、または炭化して、ゲート電極の上方にのみ誘電体エッチストップ層を形成する。 （もっと読む）

【課題】高誘電率ゲート誘電膜を用いるｐチャネルFETをゲート先作りプロセスにより形成すると閾値が大きくなる。
【解決手段】High-Kゲート誘電膜104の側面と接触するようにHigh-K誘電膜102を形成した後、酸素雰囲気中でアニールする。 （もっと読む）

【課題】 キーホール・シームの形成を排除した信頼性が高い高アスペクト比のコンタクト構造体を含む半導体構造を提供する。
【解決手段】 キーホール・シームの形成は、本発明においては、誘電体材料内部に存在する高アスペクト比のコンタクト開口部内に高密度化貴金属含有ライナを設けることによって排除される。高密度化貴金属含有ライナは拡散バリアの上に配置され、これら両方の要素は、本発明のコンタクト構造体の導電性材料を、下層の半導体構造体の導電性材料から分離する。本発明の高密度化貴金属含有ライナは、第１の抵抗率を有する貴金属含有材料の堆積、及び、堆積した貴金属含有材料の抵抗率をより低い抵抗率に減少させる高密度化処理プロセス（熱又はプラズマ）を、堆積した貴金属含有材料に施すことによって形成される。 （もっと読む）

【課題】素子形成領域間の分離絶縁膜を保護し、接合リークなしに素子と配線膜とを電気的に接続することができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１に形成されて素子形成領域２を画定する分離絶縁膜３と、素子形成領域２に形成された素子と、素子および分離絶縁膜３を覆うように半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５をエッチングして形成されたコンタクトホール内に埋め込まれて素子と電気的に接続する配線膜６、７とを備え、少なくとも分離絶縁膜３と層間絶縁膜５との間に、前記エッチングによる分離絶縁膜３の浸食を防止するための３層以上の絶縁膜４ａ、４ｂ、４ｃが積層されてなる保護積層膜４が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】 ボイドフリーかつシームフリーの金属ゲート導体層が比較的薄い高ｋゲート誘電体層の上に位置決めされている少なくとも１つの高アスペクト比ゲート構造を有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する方法を提供する。
【解決手段】 これらの方法実施形態は、高アスペクト比ゲート・スタック開口部を下から上に金属ゲート導体層で充填するために電気メッキ・プロセスを使用するゲート交換戦略を取り入れている。電気メッキ・プロセス用の電子の発生源は、基板の裏面を直接通過する電流である。これは、シード層の必要性を排除し、ボイドまたはシームなしで金属ゲート導体層が形成されることを保証するものである。さらに、実施形態次第で、電気メッキ・プロセスは、所与の領域への電子流を増強するために（すなわち、メッキを増強するために）照明を受けて実行され、所与の領域への電子流を防止するために（すなわち、メッキを防止するために）暗闇で実行される。 （もっと読む）

【課題】エッチングされた所望のアスペクト比の提供。
【解決手段】構造を形成するための方法が、基板の表面にわたって少なくとも１つの特徴部を形成するステップを含む。少なくとも１つの特徴部の上には窒素含有誘電体層を形成する。少なくとも１つの特徴部の少なくとも１つの側壁上の窒素含有層の第１の部分を、第１の速度で取り除き、少なくとも１つの特徴部の底部領域に隣接する基板の上の窒素含有層の第２の部分を、第２の速度で取り除く。第１の速度は第２の速度よりも大きい。窒素含有誘電体層の上に誘電体層を形成する。 （もっと読む）

【課題】 構造の接点抵抗を改善した、すなわち低下させた半導体構造を提供する。
【解決手段】 自己組織化・ポリマー技術を用いて、半導体構造の導電性コンタクト領域に存在する材料内に少なくとも１つの配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンを有する材料は、相互接続構造または電界効果トランジスタの半導体ソースおよびドレイン領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。 （もっと読む）

【課題】電界効果型トランジスタのリーク電流を低減し、寿命の向上を図るための簡便な修復方法を提供することを課題とする。また、作製コストの増加を抑え、消費電力が小さく、且つ信頼性の高い半導体装置を提供することを課題とする。
【解決手段】ソース電極又はドレイン電極の一方と、ゲート電極との間に、電気的な衝撃を加える。または、ソース電極又はドレイン電極の一方と、ソース電極又はドレイン電極の他方との間に、電気的な衝撃を加える。これにより、リークパスを絶縁化し、リーク電流を低減することができる。なお、上記の電気的な衝撃は、静電気等の電気パルスであっても良いし、直流電圧、交流電圧、直流電流、交流電流等であっても良い。 （もっと読む）

【課題】従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、を有する。 （もっと読む）