【課題】消費電力を低減し誤動作の少ない受信回路を提供する。
【解決手段】プリアンブルを含む変調されたディジタル信号を受信する受信装置２１０と、検波回路２２０によるベースバンド信号Ｓ１と基準信号Vrefを比較するコンパレータ２５０と、ベースバンド信号Ｓ１の積分回路２４０と、積分回路２４０からの平均値信号Ｓ２に基づく信号Ｓ３を生成する下側ヒステリシス電圧生成回路２６０と、平均値信号Ｓ２に基づく信号Ｓ４／Ｓ５を生成する上側ヒステリシス電圧生成回路２７０と、コンパレータ２５０からのディジタル信号Ｄｏｕｔに基づき、信号Ｓ３または信号Ｓ４／Ｓ５を選択しこれを基準信号Vrefとする選択回路２８０と、コンパレータ２５０からのディジタル信号のパルス数を計数し信号Ｑを出力するパルス検出カウンタ２９０と、信号Ｑに基づく信号Ｓ４／Ｓ５の電圧レベルを可変する電圧と、信号を処理するディジタル回路とを有する。 （もっと読む）

【課題】オフセットによる誤差の無い高速で低消費電力のサンプリング比較回路を実現する。
【解決手段】第１の反転増幅回路１０７と、第２の反転増幅回路１０８と、第１の反転増幅回路１０７の出力から第２の反転増幅回路１０８の入力へ接続する第１のインピーダンス素子１１１と、第２の反転増幅回路１０８の出力から第１の反転増幅回路１０７の入力へ接続する第２のインピーダンス素子１１２と、第１の反転増幅回路１０７に信号を入力する第１の容量素子１０５と、第２の反転増幅回路１０８に信号を入力する第２の容量素子１０６と、第１の反転増幅回路１０７の入出力間を短絡する第１のスイッチ回路１０９と、第２の反転増幅回路１０８の入出力間を短絡する第２のスイッチ回路１１０と、を含む比較回路１。 （もっと読む）

【課題】ジッタ信号に対応したジッタ付加信号を出力できるジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、ジッタ信号を増幅する増幅回路と、基準信号が入力され、増幅回路の出力によりジッタを付加する第１のＰＬＬ回路と、基準信号が入力される第２のＰＬＬ回路と、第１、第２のＰＬＬ回路の出力を位相比較する位相比較回路と、ジッタ信号を平滑する第１の平滑回路と、位相比較回路の比較結果を入力し、平滑する第２の平滑回路と、第１、第２の平滑回路の出力を比較し、増幅回路の増幅を制御する電圧差比較回路とを備えたことを特徴とするものである。 （もっと読む）

【課題】発振回路において発振動作が行われているか否かを判定する発振停止検出回路を内蔵した半導体集積回路において、電源電位が立ち上がる際の誤検出を防止する。
【解決手段】この半導体集積回路は、クロック信号又は反転クロック信号がゲートに印加されて交互にオン／オフする複数のトランジスタが直列に接続され、第１の電源電位から正の電荷を移送するトランジスタ列と、複数のトランジスタによって移送される電荷を蓄積する複数のコンデンサと、最終段のコンデンサの端子をプルダウンするプルダウン素子と、最終段のコンデンサの端子の電位がゲートに印加され、第２の電源電位がソースに供給されるＮチャネルＭＯＳトランジスタと、該ＮチャネルＭＯＳトランジスタのドレインをプルアップするプルアップ素子と、該ＮチャネルＭＯＳトランジスタのドレイン電位に基づいて出力信号を生成する論理回路とを具備する。 （もっと読む）

【課題】回路構成が簡単で、省電力化および小面積化を図りながら、確実に周波数を検出することが可能な周波数検出回路を提供する。
【解決手段】入力クロック信号の周波数に応じて等価抵抗が変更するものとなされたスイッチトキャパシタ回路と抵抗素子とを直列に接続し、電源電圧を前記スイッチトキャパシタ回路の等価抵抗と抵抗素子の抵抗とで分圧し、その分圧された電圧をシュミット回路に入力する。シュミット回路は、入力された分圧電位がしきい値電位を超えると高電位信号を出力し、しきい値電位未満であると低電位信号を出力する。これにより、入力クロック信号の周波数に応じて高電位信号または低電位信号が出力され、周波数を検出することができる。 （もっと読む）

【課題】クロック信号の位相、デューティー比等の変動に対し耐性の強い、小型の半導体集積回路を提供する。
【解決手段】複数配設される回路部と、クロック信号の立ち上がりエッジから前記クロック信号を逓倍した周期の第１信号を生成する第１カウンタと、前記クロック信号の立ち下がりエッジから前記クロック信号を逓倍した周期の第２信号を生成する第２カウンタと、前記第１信号が転送される第１ラインと、前記第２信号が転送される第２ラインと、前記第１ライン及び前記第２ラインと接続され前記第１信号と前記第２信号との位相差から第３信号を生成し前記回路部に前記第３信号を出力する位相比較器と、を備え、前記位相比較器は、前記第１ライン及び前記第２ライン上に配設され且つ前記第１ライン及び前記第２ラインの末端と前記回路部との間に複数配設される。 （もっと読む）

【課題】親機、複数台の中継機、複数台の子機を備えた大規模なシステムで符号長が比較的長い同期信号を用いても、安定したＰＬＬの引き込みを実現可能とする。
【解決手段】このＰＬＬ制御装置では、ＴＩＭ抽出回路１０１は入力信号からタイミング成分を抽出し、ＶＣＸＯは供給される制御信号に基づき基準信号の位相及び／又は発振周波数を制御する。０次ＰＬＬ回路１０２はタイミング成分の位相差に基づき基準信号の発振周波数範囲を設定するための制御信号を出力し、１次ＰＬＬ回路１０３はタイミング成分の位相差に基づき基準信号の位相を制御するための制御信号を出力する。制御セレクタ１０５は、０次ＰＬＬ回路１０２又は１次ＰＬＬ回路１０３からの制御信号を順次切り替えてＶＣＸＯに供給する。 （もっと読む）

【課題】本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。
【解決手段】本発明のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、ノンオーバーラップ検出器からの検出信号に基づいて可変遅延器を制御する制御信号を生成する制御信号生成部と、を備えている。 （もっと読む）

【課題】回路が簡単で安定性が高い二乗検出回路。
【解決手段】入力端子１０１と、入力端子１０１から入力された信号から平衡信号と不平衡信号とを出力する平衡−不平衡変換器１０２と、ゲート端子に平衡信号が接続され、ソース端子が接地された第１の電界効果型トランジスタ１０３と、ゲート端子に不平衡信号が接続され、ソース端子が接地された第２の電界効果型トランジスタ１０４と、第１の電界効果型トランジスタ１０３のドレイン端子と第２の電界効果型トランジスタ１０４のドレイン端子とを相互に接続しドレイン電流を出力する出力端子１１２と、を含む電流出力部１２０と、電流出力部１２０の出力線１１３と接続され、電流出力部１２０から出力されるドレイン電流を加算した加算電流を出力する電流加算部１２１と、を含む電子回路１。 （もっと読む）

【課題】回路の製造ばらつきや経時変動があっても、クロック信号のデューティ比を精度よく制御すること。
【解決手段】入力部１１には、連続して電圧が変化するクロック信号が入力される。供給部１２は、一定の参照電圧を供給する。セレクタ１３は、入力部１１から入力されたクロック信号の電圧が、供給部１２によって供給される参照電圧を跨ぐごとに電圧を交互に切り替えたクロック信号を出力する。演算回路１４は、入力部１１から入力されたクロック信号と、セレクタ１３から出力されたクロック信号と、の排他的論理和を出力する。 （もっと読む）

【課題】出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積装置を提供する。
【解決手段】半導体集積回路１Ａは、集積化された論理演算回路１２、クロック生成器１０、中継回路１１および信号生成部１３を有する。クロック生成器１０は、多相クロックＭＰ０を生成する。中継回路１１は、当該生成された多相クロックＭＰ０を論理演算回路１２に分配する。信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。 （もっと読む）

【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】伝送速度の判定を高速に行う。
【解決手段】入力端子１への入力信号に含まれるプリアンブル信号のパターン周期の整数倍に相当する遅延差をもつ２つの信号を生成する遅延素子２，３と、該遅延素子２，３から出力する前記２つの信号の論理を比較する一致検出回路４と、該一致検出回路４の出力信号を積分する積分回路６と、該積分回路６で得られた信号を閾値Ｖrefと比較して判定結果を出力する比較回路７とを備える。 （もっと読む）

【課題】モータの回転数が小さい場合にも、モータのロックの誤検出を防止することが可能なロック検出回路を提供することを目的とする。
【解決手段】本発明は、モータの回転信号により充放電が制御される充放電回路１１１と、回転信号の反転信号により充放電が制御される充放電回路１１２と、充放電回路１１１と充放電回路１１２との出力により充放電が制御される充放電回路１１３とを有し、充放電回路１１３は、モータの回転信号の一周期内に２回放電を行う。 （もっと読む）

【課題】より高い精度をもって出力信号を出力することのできるコンパレータ装置を提供する。
【解決手段】更新回路部４０は、最初の比較実行期間の終了時まで判定信号Ｖｐの電圧レベルとして基準信号Ｖｒｅｆの電圧レベルを設定する。また、更新回路部４０は、出力信号Ｖｏｕｔの電圧レベルの立ち上がりの変化時における積分信号Ｖｐの電圧レベルが、基準信号Ｖｒｅｆの電圧レベルを上回る場合、補正済みの判定信号Ｖｒの電圧レベルとして、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその上回った分だけ低く補正された電圧レベルを採用する一方、基準信号Ｖｒｅｆの電圧レベルを下回る場合、補正済みの判定信号Ｖｒの電圧レベルとして、当該比較実行期間中の判定信号Ｖｒの電圧レベルがその下回った分だけ高く補正された電圧レベルを採用する。 （もっと読む）

【課題】発振回路により作成される動作クロックによる不要な電磁輻射ノイズを低減する。
【解決手段】乱数発生回路１０から出力された乱数データは、周波数可変データレジスタ１２に格納される。周波数可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。発振回路１３はクロックを発生する回路であり、クロックは不図示の動作クロック作成回路を通して動作クロックとして、内部回路１４に供給される。発振回路１３のクロックの周波数は、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御されるようになっている。また、周波数可変データレジスタ１２に格納された乱数データに応じて可変制御される周波数の幅を制御するための制御データが格納される周波数可変幅制御レジスタ１５が設けられている。 （もっと読む）

【課題】簡易な回路構成で消費電力の増大を抑制しつつ、受信信号からデジタル信号を再生する際のノイズの発生を抑制できる受信回路を提供する。
【解決手段】ベースバンド信号Ｓ１のレベルが参照信号Ｓ２のレベルより高くなると、コンパレータ５０において出力されるデジタル信号Ｄｏｕｔが「０」から「１」へ変化し、ヒステリシスアンプ４０のゲインが低下し、コンパレータ５０に入力される参照信号Ｓ２のレベルが低くなる。また、ベースバンド信号Ｓ１のレベルが参照信号Ｓ２のレベルより低くなると、デジタル信号Ｄｏｕｔが「０」へ変化し、ヒステリシスアンプ４０のゲインが上昇し、コンパレータ５０に入力される参照信号Ｓ２のレベルが高くなる。何れの場合も、デジタル信号Ｄｏｕｔの値を維持した状態でベースバンド信号Ｓ１と参照信号Ｓ２との電圧差が広がるため、コンパレータ５０の誤動作が起こりにくくなる。 （もっと読む）

【課題】アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】所定時間経過後にしきい値を超える基準信号を生成する波形生成回路５１Aと、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路５２と、前記波形生成回路５１Aからの基準信号と、前記積分回路５２からのアナログ積分信号とを入力し、前記波形生成回路５１Aからの基準信号が所定値に達するまでの時間と積分回路５２からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、を備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】スイッチトキャパシタ積分回路を備えるＡ／Ｄ変換器において、回路の形成面積の増加を抑制しつつ、スイッチトキャパシタ回路で生じるノイズの影響を抑制する。
【解決手段】差動入力型のＡ／Ｄ変換器の初段積分器ＭＭ１は、第１および第２スイッチトキャパシタ回路ＳＣ１，ＳＣ２を備えると共に、そのスイッチング動作に起因して発生するキックバックノイズを打ち消すノイズキャンセル信号を生成するノイズキャンセル回路ＮＣとを備える。 （もっと読む）

【課題】本発明は、少数の参照電圧値で動作するＳＣ積分器を提供することを目的とする。
【解決手段】ＳＣ積分回路は、差動増幅器と、差動増幅器の出力端と第１の入力端との間に結合される第１の容量素子と、第１の入力電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第２の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第２の容量素子と、第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第３の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第３の容量素子と、第３の参照電圧及び第４の参照電圧のうち選択信号に応じて選択された一方の電圧と第１の参照電圧との間に第１のサイクルにおいて結合され第４の参照電圧と第１の入力端との間に第２のサイクルにおいて結合される第４の容量素子を含むことを特徴とする。 （もっと読む）