半導体集積回路
【課題】出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積装置を提供する。
【解決手段】半導体集積回路１Ａは、集積化された論理演算回路１２、クロック生成器１０、中継回路１１および信号生成部１３を有する。クロック生成器１０は、多相クロックＭＰ０を生成する。中継回路１１は、当該生成された多相クロックＭＰ０を論理演算回路１２に分配する。信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。
【解決手段】半導体集積回路１Ａは、集積化された論理演算回路１２、クロック生成器１０、中継回路１１および信号生成部１３を有する。クロック生成器１０は、多相クロックＭＰ０を生成する。中継回路１１は、当該生成された多相クロックＭＰ０を論理演算回路１２に分配する。信号生成部１３は、当該分配された多相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて多相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロックの位相を検出する技術に関し、特に、半導体集積回路内で使用される多相クロックの位相誤差を検出する技術に関する。
【背景技術】
【０００２】
ＬＳＩなどの半導体集積回路（以下、単に「集積回路」と呼ぶ。）の動作クロックとして、たとえば高速並列演算のために、多相クロックが使用される場合がある。多相クロックとは、同一周期を有し互いに異なる位相を有するクロック信号群である。一般に、Ｎ相クロック（Ｎは２以上の整数）は、同一周期を有する第０相〜第Ｎ−１相のクロック信号からなり、第ｋ相のクロック信号（ｋは０〜Ｎ−１のいずれか）は、第０相のクロック信号に対して（Ｔ／Ｎ）・ｋだけ遅延した信号となる（ここで、Ｔ＝１周期）。特許文献１（特開２００１−３５０５３９号公報）に開示されているように、ＰＬＬ（Phase-Locked Loop）回路を用いて多相クロックを生成することが可能である。
【０００３】
多相クロックの位相は、集積回路内の配線幅や厚みのバラツキ、あるいは、温度などの周辺環境に起因してずれることがある。たとえば、Ｎ相クロックでは、第ｋ相クロック信号と第ｋ＋１相クロック信号との間の位相差を２π／Ｎに維持する必要があるが、集積回路内で多相クロックが伝送される際に、その位相差が２π／Ｎからずれて位相誤差を生ずることがある。
【０００４】
なお、クロック信号の位相ずれを補正する技術は、たとえば、特許文献２（特開２００６−１８６６６０号公報）、特許文献３（特開平０５−１９１２３７号公報）および特許文献４（特開２０００−０７７９９０号公報）に開示されている。
【特許文献１】特開２００１−３５０５３９号公報
【特許文献２】特開２００６−１８６６６０号公報
【特許文献３】特開平０５−１９１２３７号公報
【特許文献４】特開２０００−０７７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、集積回路内の多相クロックの位相状態の検査は、集積回路に組み込まれた出力バッファが多相クロックを外部測定機器（たとえば、オシロスコープ）に転送し、この外部測定機器が当該転送された多相クロックのパルス波形を測定することにより行われていた。このような測定を通じて、集積回路内で多相クロックが分配される際に生じた位相誤差を検出し、その検出結果を製品開発に反映させることができる。しかしながら、高周波数の多相クロックの位相状態を検査するには、高速動作し得る高性能の出力バッファを集積回路に組み込む必要がある。これは、集積回路の設計コストの上昇や回路規模の増大を招くという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであり、出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明によれば、分配された多相クロックに同期して動作する論理演算回路と、同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、当該生成された多相クロックを前記論理演算回路に分配する中継回路と、当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、前記アナログ電圧信号を外部へ出力する出力ポートと、を有する第１の半導体集積回路が提供される。前記論理演算回路、前記クロック生成器、前記中継回路および前記信号生成部は集積化されている。
【０００８】
また、本発明によれば、分配された多相クロックに同期して動作する論理演算回路と、同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、当該生成された多相クロックを前記論理演算回路に分配するとともに、入力された制御信号に応じて前記多相クロックの位相を調整する中継回路と、当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相の誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、前記アナログ電圧信号に応答して前記位相誤差を低減するように前記制御信号を生成する遅延制御部と、を有する第２の半導体集積回路が提供される。前記論理演算回路、前記クロック生成器、前記中継回路、前記信号生成部および前記遅延制御部は集積化されている。
【発明の効果】
【０００９】
本発明による第１の半導体集積回路は、多相クロックの位相誤差を電圧値に変換し、当該電圧値を持つアナログ電圧信号を出力ポートを介して外部測定機器に供給することができる。それ故、高周波数の多相クロックの位相状態を検出するために高速動作し得る出力バッファを集積回路に組み込む必要がない。したがって、この第１の半導体集積回路により、出力バッファを使用せずに高周波数の多相クロックの位相状態を検出することが可能となる。
【００１０】
また、本発明による第２の半導体集積回路は、多相クロックの位相誤差を電圧値に変換し、当該電圧値を持つアナログ電圧信号に基づいて多相クロックの位相を調整し得る。それ故、第２の半導体集積回路は、比較的簡易な構成で、多相クロックの位相を適正に調整することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る種々の実施の形態を図面を参照しつつ説明する。なお、全ての図面において、同一機能を有する構成要素には同一符号が付されており、その詳細な説明は重複しないように適宜省略する。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態の集積回路１Ａの概略構成を示すブロック図である。この集積回路１Ａは、クロック生成器１０、中継回路１１、論理演算回路１２および信号生成部１３を有する。信号生成部１３は、位相差検出回路１４と積分回路１５とを有している。これらクロック生成器１０、中継回路１１、論理演算回路１２および信号生成部１３は半導体基板上に集積されている。
【００１３】
クロック生成器１０は、ＰＬＬ回路を内蔵し、このＰＬＬ回路を用いて４相クロックＭＰ０を生成する機能を有する。４相クロックＭＰ０は、同一周期（１クロック周期）を有し互いに異なる位相を有するクロック信号群からなる。すなわち、４相クロックＭＰ０は、第０相クロック信号ＩＮ１、第１相クロック信号ＩＮ２、第２相クロック信号ＩＮ１Ｂおよび第３相クロック信号ＩＮ２Ｂからなる。
【００１４】
中継回路１１は、クロック生成器１０で生成された多相クロックＭＰ０を中継して論理演算回路１２に分配する回路である。中継回路１１から出力された多相クロックＭＰ１は、第０相クロック信号ＯＵＴ１、第１相クロック信号ＯＵＴ２、第２相クロック信号ＯＵＴ１Ｂおよび第３相クロック信号ＯＵＴ２Ｂからなる。中継回路１１に入力されるクロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂはいずれも同一周期を有するが、多相クロックＭＰ０のうち隣接する相のクロック信号間の位相差は必ずしも一定であるとは限らない。なぜなら、多相クロックＭＰ０が伝搬される際に、集積回路内の配線幅や厚みのバラツキ、あるいは温度などの周辺環境に起因して、隣接する２相のクロック信号間の位相差が２π／４からずれることがあり得るからである。
【００１５】
図２は、中継回路１１の回路構成の一例を示す図である。中継回路１１は、図２に示されるように、入出力バッファ回路１１０とレベル変換回路１１１とで構成されている。入出力バッファ回路１１０は、入力される多相クロックＭＰ０の振幅が変動した場合でも、出力レベルが略一定となるようにバッファ動作（バッファリング）を行う回路である。入出力バッファ回路１１０は、差動型バッファ回路Ｂ１，Ｂ２とで構成されており、これら差動型バッファ回路Ｂ１，Ｂ２は、ＣＭＬ（Current Mode Logic）バッファやＥＣＬ（Emitter Coupled Logic）バッファなどの電流モードロジック回路である。一方の差動型バッファ回路Ｂ１は、第０相クロック信号ＩＮ１と、当該第０相クロック信号ＩＮ１の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ１Ｂとを受信する。差動型バッファ回路Ｂ１は、当該受信された第０相クロック信号ＩＮ１と第２相クロック信号ＩＮ１Ｂとをバッファリングした後に、それぞれ第０相クロック信号ＯＵＴ１と第２相クロック信号ＯＵＴ１Ｂとして出力する。他方の差動型バッファ回路Ｂ２は、第１相クロック信号ＩＮ２と、当該第１相クロック信号ＩＮ２の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ２Ｂとを受信する。バッファ回路Ｂ２は、当該受信された第１相クロック信号ＩＮ２と第３相クロック信号ＩＮ２Ｂとをバッファリングした後に、それぞれ第１相クロック信号ＯＵＴ２と第３相クロック信号ＯＵＴ２Ｂとして出力する。
【００１６】
図２のレベル変換回路１１１は、入出力バッファ回路１１０から出力された多相クロックの論理レベルに適合した電圧振幅レベルを、論理演算回路（たとえば、ＣＭＯＳロジック回路）１２の論理レベルに適合した電圧振幅レベル（たとえば、ＣＭＯＳレベル）に変換する機能を有する。このレベル変換回路１１１において、レベル変換器Ｂ１２，Ｂ１３の各々は、バッファ回路Ｂ１の出力レベルを変換し、レベル変換器Ｂ２２，Ｂ２３の各々は、バッファ回路Ｂ２の出力レベルを変換する。結果として、レベル変換器Ｂ１２，Ｂ１３，Ｂ２２，Ｂ２３は、それぞれ、第０相クロック信号ＯＵＴ１，第２相クロック信号ＯＵＴ１Ｂ，第１相クロック信号ＯＵＴ２，第３相クロック信号ＯＵＴ２Ｂを出力する。
【００１７】
信号生成部１３は、４相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて４相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。具体的には、信号生成部１３は、位相差検出回路１４と積分回路１５とを含む。位相差検出回路１４は、４相クロックＭＰ１を構成する少なくとも一組のクロック信号間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号を生成する機能を有する。本実施形態では、位相差検出回路１４は、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１，ＯＵＴ２について位相差信号ＰＡを生成している。また、位相差検出回路１４は、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂについて反転位相差信号ＰＢを生成している。すなわち、位相差信号ＰＡは、第０相クロック信号ＯＵＴ１と第１相クロック信号ＯＵＴ２との間の位相差に対応するパルス幅を持つ信号である。また、反転位相差信号ＰＢは、第２相クロック信号ＯＵＴ１Ｂと第３相クロック信号ＯＵＴ２Ｂとの間の位相差に対応するパルス幅を持つパルス信号の論理レベルを反転して得られる信号である。
【００１８】
積分回路１５は、位相差信号ＰＡと反転位相差信号ＰＢを積分してそれぞれのパルス幅に対応する電圧値を持つ信号をアナログ電圧信号ＬＶ０，ＬＶ１として生成する。生成されたアナログ電圧信号ＬＶ０，ＬＶ１は、それぞれ、出力ポート２０，２１を介して外部の測定機器２に出力される。測定機器２は、出力ポート２０，２１から受信されたアナログ電圧信号ＬＶ０，ＬＶ１のパルス波形を表示する機能を有し、また、これらパルス波形を解析しその解析結果を表示する機能を有している。ユーザは、そのパルス波形や解析結果に基づいて多相クロックＭＰ１の位相状態を検出することが可能である。
【００１９】
上記第１の実施形態の集積回路１Ａが奏する効果は以下の通りである。上記の通り、集積回路１Ａは、論理演算回路１２に分配される多相クロックＭＰ１を構成する少なくとも一組のクロック信号ＯＵＴ１，ＯＵＴ２間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号ＰＡを生成する。集積回路１Ａは、この位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成する。測定機器２は、アナログ電圧信号ＬＶ０に基づいて多相クロックＭＰ１の位相状態を検出することができる。それ故、高周波数の多相クロックＭＰ１の位相状態を検査するために高速動作し得る出力バッファを集積回路１Ａに組み込む必要がない。したがって、この集積回路１Ａにより、出力バッファを使用せずに高周波数の多相クロックの位相状態を検出することが可能となる。
【００２０】
また、集積回路１Ａは、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂについて反転位相差信号ＰＢを生成し、この反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成する。アナログ電圧信号ＬＶ０，ＬＶ１を使用すれば、測定機器２は、高周波数の多相クロックの位相状態をより高精度に検出することが可能となる。
【００２１】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図３は、第２の実施形態の集積回路１Ｂの概略構成を示すブロック図である。集積回路１Ｂは、クロック生成器１０、中継回路１１Ｂ、論理演算回路１２、信号生成部１３、出力ポート２０，２１および入力ポート３０を有する。中継回路１１Ｂと入力ポート３０の構成を除いて、集積回路１Ｂの構成は、上記第１の実施形態の集積回路１Ａの構成（図１）と同じである。
【００２２】
第２の実施形態では、集積回路１Ｂの中継回路１１Ｂは、図１の中継回路１１と同様にクロック生成器１０で生成された多相クロックＭＰ０を中継して論理演算回路１２に分配する機能を有し、更に可変遅延素子１６を有している。この可変遅延素子１６は、内部フィードバック制御信号ＦＣｉに応じて、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つのクロック信号を遅延させて、出力クロック信号ＯＵＴ１，ＯＵＴ１Ｂ，ＯＵＴ２，ＯＵＴ２Ｂの位相を調整し得るものである。
【００２３】
本実施形態では、測定機器２は、アナログ電圧信号ＬＶ０，ＬＶ１に応答するフィードバック制御系として機能する。すなわち、測定機器２は、多相クロックＭＰ０の位相誤差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つについて遅延時間を制御するためのフィードバック制御信号ＦＣを生成し、この信号ＦＣを入力ポート３０に供給する。入力ポート３０は、測定機器２から受信したフィードバック制御信号ＦＣを内部フィードバック制御信号ＦＣｉとして可変遅延素子１６に供給する。
【００２４】
図４は、集積回路１Ｂの第１の回路構成を示す図である。図４の回路構成では、中継回路１１Ｂは、入出力バッファ回路１１０Ｂとレベル変換回路１１１とにより構成される。図４のレベル変換回路１１１は、図２のレベル変換回路１１１と同一機能を有する。
【００２５】
入出力バッファ回路１１０Ｂは、クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂに対するバッファリング機能を有している。この入出力バッファ回路１１０Ｂは、４個の差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１で構成されている。これら差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１は、ＣＭＬ（Current Mode Logic）バッファやＥＣＬ（Emitter Coupled Logic）バッファなどの電流モードロジック回路である。
【００２６】
また、差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１は、内部フィードバック制御信号ＦＣｉに応じて、クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂを遅延させる可変遅延機能を有している。よって、図３の可変遅延素子１６は、差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１によって構成される。
【００２７】
差動型バッファ回路Ｂ１０は、第０相クロック信号ＩＮ１と、当該第０相クロック信号ＩＮ１の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ１Ｂとを受信し、当該受信されたクロック信号ＩＮ１，ＩＮ１Ｂをバッファリングした後に後段の差動型バッファ回路Ｂ１１に出力する。差動型バッファ回路Ｂ１１は、前段のバッファ回路Ｂ１０の出力をバッファリングした後にレベル変換回路１１１に出力する。他方、差動型バッファ回路Ｂ２０は、第１相クロック信号ＩＮ２と、当該第１相クロック信号ＩＮ２の論理レベルが反転した論理レベルを持つ第３相クロック信号ＩＮ２Ｂとを受信し、当該受信されたクロック信号ＩＮ２，ＩＮ２Ｂをバッファリングした後に後段の差動型バッファ回路Ｂ２１に出力する。差動型バッファ回路Ｂ２１は、前段のバッファ回路Ｂ２０の出力をバッファリングした後にレベル変換回路１１１に出力する。
【００２８】
図４に示されるように、位相差検出回路１４は、２個のＸＯＲゲート（排他的論理和演算回路）Ｂ２４，Ｂ２５を含む。一方のＸＯＲゲートＢ２４は、第１の組を構成する第０相と第１相のクロック信号ＯＵＴ１，ＯＵＴ２に排他的論理和演算を施して、クロック信号ＯＵＴ１，ＯＵＴ２間の位相差に対応するパルス幅を持つ位相差信号ＰＡを生成する。他方のＸＯＲゲートＢ２５は、第２の組を構成する第２相と第３相のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂに排他的論理和演算を施し、更にその演算結果の論理レベルを反転して反転位相差信号ＰＢを生成する。この反転位相差信号ＰＢは、クロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂ間の位相差に対応するパルス幅を持つパルス信号の論理レベルを反転して得られる信号である。
【００２９】
図４に示されるように、積分回路１５は、反転回路（インバータ回路）Ｂ２６、非反転回路Ｂ２７、ｐチャネル型トランジスタ（第１のスイッチング・トランジスタ）Ｔｐ１、ｎチャネル型トランジスタ（第２のスイッチング・トランジスタ）Ｔｎ１およびキャパシタＣＡを有しており、これら構成要素Ｂ２６，Ｂ２７，Ｔｐ１，Ｔｎ１，ＣＡは、第１のＲＣフィルタ回路を構成する。
【００３０】
第１のＲＣフィルタ回路においては、ｐチャネル型トランジスタＴｐ１とｎチャネル型トランジスタＴｎ１とは直列接続されており、ｐチャネル型トランジスタＴｐ１のソース電極は、電源電圧Ｖｄｄを供給する電源電圧端子に接続され、ｎチャネル型トランジスタＴｎ１のソース電極は接地電圧端子（ｇｎｄ端子）に接続されている。キャパシタＣＡの一端は、ｐチャネル型トランジスタＴｐ１のドレイン電極に接続され、かつ、電圧出力端子に接続されている。また、キャパシタＣＡの他端は接地されている。反転回路Ｂ２６は、位相差信号ＰＡの論理レベルを反転して反転信号を生成し、この反転信号をｐチャネル型トランジスタＴｐ１のゲート電極に印加する。そして、非反転回路Ｂ２７は、反転位相差信号ＰＢをｎチャネル型トランジスタＴｎ１のゲート電極に印加する。
【００３１】
このような第１のＲＣフィルタ回路では、ｐチャネル型トランジスタＴｐ１とｎチャネル型トランジスタＴｎ１は、それぞれ、位相差信号ＰＡと反転位相差信号ＰＢに応じてスイッチング動作する。ｐチャネル型トランジスタＴｐ１は、位相差信号ＰＡの論理レベルが「Ｈ（High）」のときにのみ、オン状態となり、電源電圧端子をキャパシタＣＡの一端に接続してキャパシタＣＡを充電させる。位相差信号ＰＡの論理レベルが「Ｌ（Low）」のときには、ｐチャネル型トランジスタＴｐ１はオフ状態となる。位相差信号ＰＡの論理レベルが「Ｌ」のとき、反転位相差信号ＰＢの論理レベルは「Ｈ」になるので、ｎチャネル型トランジスタＴｎ１はオン状態になる。このとき、ｎチャネル型トランジスタＴｎ１は、キャパシタＣＡの一端を接地電圧端子に接続してキャパシタＣＡを放電させる。このように第１のＲＣフィルタ回路では、反転位相差信号ＰＢは、位相差信号ＰＡの論理レベルが反転した論理レベルを持つ信号として使用することができる。
【００３２】
また、図４に示されるように、積分回路１５は、反転回路（インバータ）Ｂ２８、非反転回路Ｂ２９、ｐチャネル型トランジスタ（第３のスイッチング・トランジスタ）Ｔｐ２、ｎチャネル型トランジスタ（第４のスイッチング・トランジスタ）Ｔｎ２およびキャパシタＣＢを有しており、これら構成要素Ｂ２８，Ｂ２９，Ｔｐ２，Ｔｎ２，ＣＢは、第２のＲＣフィルタ回路を構成する。
【００３３】
第２のＲＣフィルタ回路においては、ｐチャネル型トランジスタＴｐ２とｎチャネル型トランジスタＴｎ２とは直列接続されており、ｐチャネル型トランジスタＴｐ２のソース電極は、電源電圧Ｖｄｄを与える電源電圧端子に接続され、ｎチャネル型トランジスタＴｎ１のソース電極は接地電圧端子（ｇｎｄ端子）に接続されている。キャパシタＣＢの一端は、ｐチャネル型トランジスタＴｐ２のドレイン電極に接続され、かつ、電圧出力端子に接続されている。また、キャパシタＣＢの他端は接地されている。反転回路Ｂ２８は、反転位相差信号ＰＢの論理レベルを反転して反転信号を生成し、この反転信号をｐチャネル型トランジスタＴｐ２のゲート電極に印加する。そして、非反転回路Ｂ２９は、位相差信号ＰＡをｎチャネル型トランジスタＴｎ２のゲート電極に印加する。
【００３４】
このような第２のＲＣフィルタ回路では、ｐチャネル型トランジスタＴｐ２とｎチャネル型トランジスタＴｎ２は、それぞれ、反転位相差信号ＰＢと位相差信号ＰＡに応じてスイッチング動作する。ｐチャネル型トランジスタＴｐ２は、反転位相差信号ＰＢの論理レベルが「Ｈ」のときにのみ、オン状態となり、電源電圧端子をキャパシタＣＢの一端に接続してキャパシタＣＢを充電させる。反転位相差信号ＰＢの論理レベルが「Ｌ」のときには、ｐチャネル型トランジスタＴｐ２はオフ状態となる。反転位相差信号ＰＢの論理レベルが「Ｌ」のとき、位相差信号ＰＡの論理レベルは「Ｈ」になるので、ｎチャネル型トランジスタＴｎ２はオン状態になる。このとき、ｎチャネル型トランジスタＴｎ２は、キャパシタＣＢの一端を接地電圧端子に接続してキャパシタＣＢを放電させる。このように第２のＲＣフィルタ回路では、位相差信号ＰＡは、反転位相差信号ＰＢの論理レベルが反転した論理レベルを持つ信号として使用することができる。
【００３５】
図５は、図４に示した第１の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。図５（Ａ）〜（Ｄ）に示される４相クロックＭＰ０が発生した場合、この４相クロックＭＰ０では、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間に、時間δｔ（＝−（Δｔ１−Δｔ２）／２）に相当する位相誤差が存在する（Δｔ１＞Δｔ２）。図５（Ｅ）〜（Ｈ）は、中継回路１１から出力された４相クロックＭＰ１の信号波形を示すタイミングチャートである。
【００３６】
このとき、図４の位相差検出回路１４は、クロック信号ＯＵＴ１の立ち上がりエッジとクロック信号ＯＵＴ２の立ち上がりエッジとの間の位相差に対応するパルス幅（＝Δｔ１）を持つ位相差信号ＰＡ（図５（Ｍ））を生成する。また、位相差検出回路１４は、クロック信号ＯＵＴ２Ｂの立ち下がりエッジとクロック信号ＯＵＴ１Ｂの立ち上がりエッジとの間の位相差に対応するパルス幅（＝Δｔ２）を持つ反転位相差信号ＰＢを生成する（図５（Ｎ））。
【００３７】
図４の積分回路１５は、位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成すると同時に、反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成する。図５（Ｐ）は、時間ｔに対するアナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルＬＶの変化を示すタイミングチャートである。図５（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは略一定であり、アナログ電圧信号ＬＶ０の電圧レベルは、アナログ電圧信号ＬＶ１のそれよりも大きい。それ故、これらアナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差に基づいて、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間の位相誤差を検出することが可能となる。
【００３８】
逆に、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間に、Δｔ１＜Δｔ２の関係を示す位相誤差が存在する場合は、アナログ電圧信号ＬＶ０の電圧レベルは、アナログ電圧信号ＬＶ１のそれよりも小さくなる。
【００３９】
図３に示した測定機器２は、アナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂに対する遅延時間を制御するためのフィードバック制御信号ＦＣを生成することができる。図６（Ａ）〜（Ｈ）は、位相調整された多相クロックＭＰ０，ＭＰ１の信号波形を示すタイミングチャートである。このとき、図６（Ｍ），（Ｎ）に示されるように、位相差信号ＰＡのパルス幅と反転位相差信号ＰＢのパルス幅とは略同一になる。また、図６（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは、略同じである。それ故、これらアナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差に基づいて、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間の位相誤差が許容範囲内に収まったか否かを判定することが可能である。
【００４０】
次に、集積回路１Ｂの第２の回路構成について説明する。図７は、この第２の回路構成を示す図である。第２の回路構成は、位相差検出回路１４を除いて、図４に示した第１の回路構成と同じである。
【００４１】
この第２の回路構成では、位相差検出回路１４は、インバータＢ３０，Ｂ３１，Ｂ３２，Ｂ３３、ＡＮＤゲート（論理積演算回路）Ｂ３４，Ｂ３５，Ｂ３６，Ｂ３７およびＯＲゲート（論理和演算回路）Ｂ３８，Ｂ３９からなる。
【００４２】
図７に示されるように、インバータＢ３０，Ｂ３１，Ｂ３２，Ｂ３３は、それぞれ、第１相クロック信号ＯＵＴ２，第２相クロック信号ＯＵＴ１Ｂ，第３相クロック信号ＯＵＴ２Ｂおよび第０相クロック信号ＯＵＴ１の論理レベルを反転する。
【００４３】
ＡＮＤゲートＢ３４は、第０相クロック信号ＯＵＴ１とインバータＢ３０の出力とに論理積演算を施してその演算結果である位相差信号Ａ１を生成する。この位相差信号Ａ１は、第０相クロック信号ＯＵＴ１の立ち上がりエッジから第１相クロック信号ＯＵＴ２の立ち上がりエッジまでの位相差を表している。ＡＮＤゲートＢ３５は、第１相クロック信号ＯＵＴ２とインバータＢ３１の出力とに論理積演算を施してその演算結果である位相差信号Ｂ１を生成する。この位相差信号Ｂ１は、第１相クロック信号ＯＵＴ２の立ち上がりエッジから第２相クロック信号ＯＵＴ１Ｂの立ち上がりエッジまでの位相差を表している。ＡＮＤゲートＢ３６は、第２相クロック信号ＯＵＴ１ＢとインバータＢ３２の出力とに論理積演算を施してその演算結果である位相差信号Ａ２を生成する。この位相差信号Ａ２は、第２相クロック信号ＯＵＴ１Ｂの立ち上がりエッジから第３相クロック信号ＯＵＴ２Ｂの立ち上がりエッジまでの位相差を表している。そして、ＡＮＤゲートＢ３７は、第３相クロック信号ＯＵＴ２ＢとインバータＢ３３の出力とに論理積演算を施してその演算結果である位相差信号Ｂ２を生成する。この位相差信号Ｂ２は、第３相クロック信号ＯＵＴ２Ｂの立ち上がりエッジから第０相クロック信号ＯＵＴ１の立ち上がりエッジまでの位相差を表している。
【００４４】
図７のＯＲゲートＢ３８は、位相差信号Ａ１，Ａ２に論理和演算を施して位相差信号ＰＡを生成する。また、ＯＲゲートＢ３９は、位相差信号Ｂ１，Ｂ２に論理和演算を施して反転位相差信号ＰＢを生成する。
【００４５】
図８は、第２の回路構成における各種信号波形の一例を示すタイミングチャートである。図８（Ａ）〜（Ｈ）は、Δｔ１＞Δｔ２の関係を示す位相誤差が発生した場合の多相クロックＭＰ０，ＭＰ１の信号波形を示している。図８（Ｉ）〜（Ｌ）には、図７の位相差検出回路１４で生成される信号Ａ１，Ｂ１，Ａ２，Ｂ２の波形が示されている。図８（Ｍ），（Ｎ）に示されるように、位相差信号ＰＡおよび反転位相差信号ＰＢは、図５（Ｍ），（Ｎ）に示したものと同様の信号波形を呈する。よって、図８（Ｐ）に示すアナログ電圧信号ＬＶ０，ＬＶ１の信号波形も、図５（Ｐ）に示した信号波形と同様である。図９（Ａ）〜（Ｈ）は、第２の回路構成を用いて位相調整された多相クロックＭＰ０，ＭＰ１の信号波形を示すタイミングチャートである。図９（Ｉ）〜（Ｌ）には、位相調整後の信号Ａ１，Ｂ１，Ａ２，Ｂ２の波形が示されている。図６（Ｍ），（Ｎ）と同様に、図９（Ｍ），（Ｎ）に示す位相差信号ＰＡと反転位相差信号ＰＢは、略同一のパルス幅を持つ。また図９（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは、略同じである。
【００４６】
上述の通り、図７の位相差検出回路１４は、第０相クロック信号ＯＵＴ１と第１相クロック信号ＯＵＴ２間の位相差、第１相クロック信号ＯＵＴ２と第２相クロック信号ＯＵＴ１Ｂ間の位相差、第２相クロック信号ＯＵＴ１Ｂと第３相クロック信号ＯＵＴ２Ｂ間の位相差、第３相クロック信号ＯＵＴ２Ｂと第０相クロック信号ＯＵＴ１間の位相差をそれぞれ検出し、当該検出された４つの位相差に基づいて位相差信号ＰＡと反転位相差信号ＰＢを生成する。したがって、第２の回路構成は、上記第１の回路構成よりも複雑ではあるが、多相クロックＭＰ１の位相状態をより正確に検出することが可能である。
【００４７】
図１０は、図４および図７に示した可変遅延機能を有する入出力バッファ回路１１０Ｂのより具体的な構成の一部を例示する図である。図１０には、バッファ回路Ｂ１０，Ｂ１１の構成が示されている。図４および図７のバッファ回路Ｂ２０，Ｂ２１の構成も、図１０の構成と同じである。
【００４８】
図１０に示されているように、前段のバッファ回路Ｂ１０は、クロック・バッファＣＬＫＢＵＦ０、ｐチャネル型トランジスタＴｐａ，Ｔｐｂ，Ｔｐｃ，Ｔｐｄおよびキャパシタ（容量負荷）Ｃａ，Ｃｂ，Ｃｃ，Ｃｄを含む。クロック・バッファＣＬＫＢＵＦ０は、クロック信号ＩＮ１，ＩＮ１Ｂを受信しバッファリングした後に、後段のバッファ回路Ｂ１１のクロック・バッファＣＬＫＢＵＦ１に出力する。キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄの一端は接地されている。ｐチャネル型トランジスタＴｐａは、インバータＩＮＶ０の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第１出力端子をキャパシタＣａの他端に接続する。ｐチャネル型トランジスタＴｐｂは、インバータＩＮＶ０の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第２出力端子をキャパシタＣｂの他端に接続する。ｐチャネル型トランジスタＴｐｃは、インバータＩＮＶ１の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第１出力端子をキャパシタＣｃの他端に接続する。そして、ｐチャネル型トランジスタＴｐｄは、インバータＩＮＶ１の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第２出力端子をキャパシタＣｄの他端に接続する。
【００４９】
後段のバッファ回路Ｂ１１は、クロック・バッファＣＬＫＢＵＦ１、ｐチャネル型トランジスタＴｐｅ，Ｔｐｆ，Ｔｐｇ，Ｔｐｈおよびキャパシタ（容量負荷）Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈを含む。クロック・バッファＣＬＫＢＵＦ１は、クロック信号ＩＮ１，ＩＮ１Ｂを受信しバッファリングしてクロック信号ＯＵＴ１，ＯＵＴ１Ｂを出力する。キャパシタＣｅ，Ｃｆ，Ｃｇ，Ｃｈの一端は接地されている。ｐチャネル型トランジスタＴｐｅは、インバータＩＮＶ２の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第１出力端子をキャパシタＣｅの他端に接続する。ｐチャネル型トランジスタＴｐｆは、インバータＩＮＶ２の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第２出力端子をキャパシタＣｆの他端に接続する。ｐチャネル型トランジスタＴｐｇは、インバータＩＮＶ３の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第１出力端子をキャパシタＣｇの他端に接続する。そして、ｐチャネル型トランジスタＴｐｈは、インバータＩＮＶ３の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第２出力端子をキャパシタＣｈの他端に接続する。
【００５０】
インバータＩＮＶ０，ＩＮＶ１は、それぞれ、第１制御信号Ｓ００と第２制御信号Ｓ０１の論理レベルを反転する。インバータＩＮＶ２，ＩＮＶ３は、それぞれ、第３制御信号Ｓ１０と第４制御信号Ｓ１１の論理レベルを反転する。これら第１，第２，第３および第４制御信号Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１は、フィードバック制御信号ＦＣｉを構成するものである。第１，第２，第３および第４制御信号Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１により、キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈの充放電のタイミングを制御してクロック信号ＩＮ１，ＩＮ１Ｂの各々を所望の遅延時間だけ遅延させることが可能となる。
【００５１】
上記第２の実施形態の集積回路１Ｂが奏する効果は以下の通りである。集積回路１Ｂは、上記第１の実施形態の集積回路１Ａと同様に、位相差信号ＰＡを生成し、この位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成する。測定機器２は、アナログ電圧信号ＬＶ０に基づいて多相クロックＭＰ１の位相状態を検出することができるので、高周波数の多相クロックＭＰ１の位相状態を検査するために高速動作し得る出力バッファを集積回路１Ｂに組み込まなくとも、高周波数の多相クロックの位相状態を検出することが可能となる。また、集積回路１Ｂは、反転位相差信号ＰＢを生成し、この反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成するので、測定機器２は、位相差信号ＰＡと反転位相差信号ＰＢとに基づいて高周波数の多相クロックの位相状態をより高精度に検出することが可能となる。
【００５２】
更に、集積回路１Ｂは、中継回路１１Ｂの可変遅延素子１６と入力ポート３０とを有するので、外部の測定機器２からフィードバック制御信号ＦＣを供給することにより多相クロックＭＰ１の位相を調整し、その調整結果を容易に確認することが可能となる。
【００５３】
なお、図４および図７に示した信号生成部１３の第１および第２の回路構成は、第１の実施形態の信号生成部１３（図１および図２）の回路構成に適用することができる。
【００５４】
（第３の実施形態）
次に、本発明に係る第３の実施形態について説明する。図１１は、本発明に係る第３の実施形態の集積回路１Ｃの概略構成を示すブロック図である。集積回路１Ｃは、遅延制御部１７を有する点とアナログ電圧信号ＬＶ０，ＬＶ１の出力ポートを持たない点とを除いて、上記第２の実施形態の集積回路１Ｂと同一構成を有している。
【００５５】
遅延制御部１７は、アナログ電圧信号ＬＶ０，ＬＶ１に応答するフィードバック制御系として機能する。すなわち、遅延制御部１７は、多相クロックＭＰ０の位相誤差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つについて遅延時間を制御するためのフィードバック制御信号ＦＣｉを生成し、この信号ＦＣｉを可変遅延素子１６に供給する。
【００５６】
第３の実施形態の集積回路１Ｃは、比較的簡易な構成で多相クロックＭＰ０の位相を調整することができる。
【００５７】
なお、第３の実施形態の集積回路１Ｃは、アナログ電圧信号ＬＶ０，ＬＶ１を外部に出力する出力ポートを持たないが、これに限定されるものではない。上記第２の実施形態と同様に集積回路１Ｃがアナログ電圧信号ＬＶ０，ＬＶ１を外部に出力する出力ポートを有していてもよい。
【００５８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記実施形態では、多相クロックとして４相クロックが生成されたが、この代わりに、クロック生成器１０が２の倍数相の多相クロックを生成し、この多相クロックに適合するように上記実施形態の構成を適宜変更してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る第１の実施形態の集積回路の概略構成を示すブロック図である。
【図２】中継回路の回路構成の一例を示す図である。
【図３】本発明に係る第２の実施形態の集積回路の概略構成を示すブロック図である。
【図４】第２の実施形態の集積回路の第１の回路構成を示す図である。
【図５】図４に示した第１の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図６】図４に示した第１の回路構成における各種信号波形の他の例を概略的に示すタイミングチャートである。
【図７】第２の実施形態の集積回路の第２の回路構成を示す図である。
【図８】図７に示した第２の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図９】図７に示した第２の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図１０】図４および図７に示した可変遅延機能を有する入出力バッファ回路のより具体的な構成の一部を例示する図である。
【図１１】本発明に係る第３の実施形態の集積回路の概略構成を示すブロック図である。
【符号の説明】
【００６０】
１Ａ，１Ｂ，１Ｃ 集積回路
２ 測定機器
１０ クロック生成器
１１，１１Ｂ 中継回路
１１０，１１０Ｂ 入出力バッファ回路
１２ 論理演算回路
１３ 信号生成部
１４ 位相差検出回路
１５ 積分回路
１６ 可変遅延素子
１７ 遅延制御部
２０，２１ 出力ポート
３０ 入力ポート
【技術分野】
【０００１】
本発明は、多相クロックの位相を検出する技術に関し、特に、半導体集積回路内で使用される多相クロックの位相誤差を検出する技術に関する。
【背景技術】
【０００２】
ＬＳＩなどの半導体集積回路（以下、単に「集積回路」と呼ぶ。）の動作クロックとして、たとえば高速並列演算のために、多相クロックが使用される場合がある。多相クロックとは、同一周期を有し互いに異なる位相を有するクロック信号群である。一般に、Ｎ相クロック（Ｎは２以上の整数）は、同一周期を有する第０相〜第Ｎ−１相のクロック信号からなり、第ｋ相のクロック信号（ｋは０〜Ｎ−１のいずれか）は、第０相のクロック信号に対して（Ｔ／Ｎ）・ｋだけ遅延した信号となる（ここで、Ｔ＝１周期）。特許文献１（特開２００１−３５０５３９号公報）に開示されているように、ＰＬＬ（Phase-Locked Loop）回路を用いて多相クロックを生成することが可能である。
【０００３】
多相クロックの位相は、集積回路内の配線幅や厚みのバラツキ、あるいは、温度などの周辺環境に起因してずれることがある。たとえば、Ｎ相クロックでは、第ｋ相クロック信号と第ｋ＋１相クロック信号との間の位相差を２π／Ｎに維持する必要があるが、集積回路内で多相クロックが伝送される際に、その位相差が２π／Ｎからずれて位相誤差を生ずることがある。
【０００４】
なお、クロック信号の位相ずれを補正する技術は、たとえば、特許文献２（特開２００６−１８６６６０号公報）、特許文献３（特開平０５−１９１２３７号公報）および特許文献４（特開２０００−０７７９９０号公報）に開示されている。
【特許文献１】特開２００１−３５０５３９号公報
【特許文献２】特開２００６−１８６６６０号公報
【特許文献３】特開平０５−１９１２３７号公報
【特許文献４】特開２０００−０７７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、集積回路内の多相クロックの位相状態の検査は、集積回路に組み込まれた出力バッファが多相クロックを外部測定機器（たとえば、オシロスコープ）に転送し、この外部測定機器が当該転送された多相クロックのパルス波形を測定することにより行われていた。このような測定を通じて、集積回路内で多相クロックが分配される際に生じた位相誤差を検出し、その検出結果を製品開発に反映させることができる。しかしながら、高周波数の多相クロックの位相状態を検査するには、高速動作し得る高性能の出力バッファを集積回路に組み込む必要がある。これは、集積回路の設計コストの上昇や回路規模の増大を招くという問題がある。
【０００６】
本発明は、上記に鑑みてなされたものであり、出力バッファを必要とせずに多相クロックの位相状態の検出を可能にする半導体集積回路を提供するものである。
【課題を解決するための手段】
【０００７】
本発明によれば、分配された多相クロックに同期して動作する論理演算回路と、同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、当該生成された多相クロックを前記論理演算回路に分配する中継回路と、当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、前記アナログ電圧信号を外部へ出力する出力ポートと、を有する第１の半導体集積回路が提供される。前記論理演算回路、前記クロック生成器、前記中継回路および前記信号生成部は集積化されている。
【０００８】
また、本発明によれば、分配された多相クロックに同期して動作する論理演算回路と、同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、当該生成された多相クロックを前記論理演算回路に分配するとともに、入力された制御信号に応じて前記多相クロックの位相を調整する中継回路と、当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相の誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、前記アナログ電圧信号に応答して前記位相誤差を低減するように前記制御信号を生成する遅延制御部と、を有する第２の半導体集積回路が提供される。前記論理演算回路、前記クロック生成器、前記中継回路、前記信号生成部および前記遅延制御部は集積化されている。
【発明の効果】
【０００９】
本発明による第１の半導体集積回路は、多相クロックの位相誤差を電圧値に変換し、当該電圧値を持つアナログ電圧信号を出力ポートを介して外部測定機器に供給することができる。それ故、高周波数の多相クロックの位相状態を検出するために高速動作し得る出力バッファを集積回路に組み込む必要がない。したがって、この第１の半導体集積回路により、出力バッファを使用せずに高周波数の多相クロックの位相状態を検出することが可能となる。
【００１０】
また、本発明による第２の半導体集積回路は、多相クロックの位相誤差を電圧値に変換し、当該電圧値を持つアナログ電圧信号に基づいて多相クロックの位相を調整し得る。それ故、第２の半導体集積回路は、比較的簡易な構成で、多相クロックの位相を適正に調整することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る種々の実施の形態を図面を参照しつつ説明する。なお、全ての図面において、同一機能を有する構成要素には同一符号が付されており、その詳細な説明は重複しないように適宜省略する。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態の集積回路１Ａの概略構成を示すブロック図である。この集積回路１Ａは、クロック生成器１０、中継回路１１、論理演算回路１２および信号生成部１３を有する。信号生成部１３は、位相差検出回路１４と積分回路１５とを有している。これらクロック生成器１０、中継回路１１、論理演算回路１２および信号生成部１３は半導体基板上に集積されている。
【００１３】
クロック生成器１０は、ＰＬＬ回路を内蔵し、このＰＬＬ回路を用いて４相クロックＭＰ０を生成する機能を有する。４相クロックＭＰ０は、同一周期（１クロック周期）を有し互いに異なる位相を有するクロック信号群からなる。すなわち、４相クロックＭＰ０は、第０相クロック信号ＩＮ１、第１相クロック信号ＩＮ２、第２相クロック信号ＩＮ１Ｂおよび第３相クロック信号ＩＮ２Ｂからなる。
【００１４】
中継回路１１は、クロック生成器１０で生成された多相クロックＭＰ０を中継して論理演算回路１２に分配する回路である。中継回路１１から出力された多相クロックＭＰ１は、第０相クロック信号ＯＵＴ１、第１相クロック信号ＯＵＴ２、第２相クロック信号ＯＵＴ１Ｂおよび第３相クロック信号ＯＵＴ２Ｂからなる。中継回路１１に入力されるクロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂはいずれも同一周期を有するが、多相クロックＭＰ０のうち隣接する相のクロック信号間の位相差は必ずしも一定であるとは限らない。なぜなら、多相クロックＭＰ０が伝搬される際に、集積回路内の配線幅や厚みのバラツキ、あるいは温度などの周辺環境に起因して、隣接する２相のクロック信号間の位相差が２π／４からずれることがあり得るからである。
【００１５】
図２は、中継回路１１の回路構成の一例を示す図である。中継回路１１は、図２に示されるように、入出力バッファ回路１１０とレベル変換回路１１１とで構成されている。入出力バッファ回路１１０は、入力される多相クロックＭＰ０の振幅が変動した場合でも、出力レベルが略一定となるようにバッファ動作（バッファリング）を行う回路である。入出力バッファ回路１１０は、差動型バッファ回路Ｂ１，Ｂ２とで構成されており、これら差動型バッファ回路Ｂ１，Ｂ２は、ＣＭＬ（Current Mode Logic）バッファやＥＣＬ（Emitter Coupled Logic）バッファなどの電流モードロジック回路である。一方の差動型バッファ回路Ｂ１は、第０相クロック信号ＩＮ１と、当該第０相クロック信号ＩＮ１の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ１Ｂとを受信する。差動型バッファ回路Ｂ１は、当該受信された第０相クロック信号ＩＮ１と第２相クロック信号ＩＮ１Ｂとをバッファリングした後に、それぞれ第０相クロック信号ＯＵＴ１と第２相クロック信号ＯＵＴ１Ｂとして出力する。他方の差動型バッファ回路Ｂ２は、第１相クロック信号ＩＮ２と、当該第１相クロック信号ＩＮ２の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ２Ｂとを受信する。バッファ回路Ｂ２は、当該受信された第１相クロック信号ＩＮ２と第３相クロック信号ＩＮ２Ｂとをバッファリングした後に、それぞれ第１相クロック信号ＯＵＴ２と第３相クロック信号ＯＵＴ２Ｂとして出力する。
【００１６】
図２のレベル変換回路１１１は、入出力バッファ回路１１０から出力された多相クロックの論理レベルに適合した電圧振幅レベルを、論理演算回路（たとえば、ＣＭＯＳロジック回路）１２の論理レベルに適合した電圧振幅レベル（たとえば、ＣＭＯＳレベル）に変換する機能を有する。このレベル変換回路１１１において、レベル変換器Ｂ１２，Ｂ１３の各々は、バッファ回路Ｂ１の出力レベルを変換し、レベル変換器Ｂ２２，Ｂ２３の各々は、バッファ回路Ｂ２の出力レベルを変換する。結果として、レベル変換器Ｂ１２，Ｂ１３，Ｂ２２，Ｂ２３は、それぞれ、第０相クロック信号ＯＵＴ１，第２相クロック信号ＯＵＴ１Ｂ，第１相クロック信号ＯＵＴ２，第３相クロック信号ＯＵＴ２Ｂを出力する。
【００１７】
信号生成部１３は、４相クロックＭＰ１の位相状態を検出し、当該検出された位相状態に基づいて４相クロックＭＰ１の位相誤差を表す電圧値を持つアナログ電圧信号ＬＶ０，ＬＶ１を生成する。具体的には、信号生成部１３は、位相差検出回路１４と積分回路１５とを含む。位相差検出回路１４は、４相クロックＭＰ１を構成する少なくとも一組のクロック信号間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号を生成する機能を有する。本実施形態では、位相差検出回路１４は、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１，ＯＵＴ２について位相差信号ＰＡを生成している。また、位相差検出回路１４は、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂについて反転位相差信号ＰＢを生成している。すなわち、位相差信号ＰＡは、第０相クロック信号ＯＵＴ１と第１相クロック信号ＯＵＴ２との間の位相差に対応するパルス幅を持つ信号である。また、反転位相差信号ＰＢは、第２相クロック信号ＯＵＴ１Ｂと第３相クロック信号ＯＵＴ２Ｂとの間の位相差に対応するパルス幅を持つパルス信号の論理レベルを反転して得られる信号である。
【００１８】
積分回路１５は、位相差信号ＰＡと反転位相差信号ＰＢを積分してそれぞれのパルス幅に対応する電圧値を持つ信号をアナログ電圧信号ＬＶ０，ＬＶ１として生成する。生成されたアナログ電圧信号ＬＶ０，ＬＶ１は、それぞれ、出力ポート２０，２１を介して外部の測定機器２に出力される。測定機器２は、出力ポート２０，２１から受信されたアナログ電圧信号ＬＶ０，ＬＶ１のパルス波形を表示する機能を有し、また、これらパルス波形を解析しその解析結果を表示する機能を有している。ユーザは、そのパルス波形や解析結果に基づいて多相クロックＭＰ１の位相状態を検出することが可能である。
【００１９】
上記第１の実施形態の集積回路１Ａが奏する効果は以下の通りである。上記の通り、集積回路１Ａは、論理演算回路１２に分配される多相クロックＭＰ１を構成する少なくとも一組のクロック信号ＯＵＴ１，ＯＵＴ２間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号ＰＡを生成する。集積回路１Ａは、この位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成する。測定機器２は、アナログ電圧信号ＬＶ０に基づいて多相クロックＭＰ１の位相状態を検出することができる。それ故、高周波数の多相クロックＭＰ１の位相状態を検査するために高速動作し得る出力バッファを集積回路１Ａに組み込む必要がない。したがって、この集積回路１Ａにより、出力バッファを使用せずに高周波数の多相クロックの位相状態を検出することが可能となる。
【００２０】
また、集積回路１Ａは、４相クロックＭＰ１のうちの１組のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂについて反転位相差信号ＰＢを生成し、この反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成する。アナログ電圧信号ＬＶ０，ＬＶ１を使用すれば、測定機器２は、高周波数の多相クロックの位相状態をより高精度に検出することが可能となる。
【００２１】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。図３は、第２の実施形態の集積回路１Ｂの概略構成を示すブロック図である。集積回路１Ｂは、クロック生成器１０、中継回路１１Ｂ、論理演算回路１２、信号生成部１３、出力ポート２０，２１および入力ポート３０を有する。中継回路１１Ｂと入力ポート３０の構成を除いて、集積回路１Ｂの構成は、上記第１の実施形態の集積回路１Ａの構成（図１）と同じである。
【００２２】
第２の実施形態では、集積回路１Ｂの中継回路１１Ｂは、図１の中継回路１１と同様にクロック生成器１０で生成された多相クロックＭＰ０を中継して論理演算回路１２に分配する機能を有し、更に可変遅延素子１６を有している。この可変遅延素子１６は、内部フィードバック制御信号ＦＣｉに応じて、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つのクロック信号を遅延させて、出力クロック信号ＯＵＴ１，ＯＵＴ１Ｂ，ＯＵＴ２，ＯＵＴ２Ｂの位相を調整し得るものである。
【００２３】
本実施形態では、測定機器２は、アナログ電圧信号ＬＶ０，ＬＶ１に応答するフィードバック制御系として機能する。すなわち、測定機器２は、多相クロックＭＰ０の位相誤差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つについて遅延時間を制御するためのフィードバック制御信号ＦＣを生成し、この信号ＦＣを入力ポート３０に供給する。入力ポート３０は、測定機器２から受信したフィードバック制御信号ＦＣを内部フィードバック制御信号ＦＣｉとして可変遅延素子１６に供給する。
【００２４】
図４は、集積回路１Ｂの第１の回路構成を示す図である。図４の回路構成では、中継回路１１Ｂは、入出力バッファ回路１１０Ｂとレベル変換回路１１１とにより構成される。図４のレベル変換回路１１１は、図２のレベル変換回路１１１と同一機能を有する。
【００２５】
入出力バッファ回路１１０Ｂは、クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂに対するバッファリング機能を有している。この入出力バッファ回路１１０Ｂは、４個の差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１で構成されている。これら差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１は、ＣＭＬ（Current Mode Logic）バッファやＥＣＬ（Emitter Coupled Logic）バッファなどの電流モードロジック回路である。
【００２６】
また、差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１は、内部フィードバック制御信号ＦＣｉに応じて、クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂを遅延させる可変遅延機能を有している。よって、図３の可変遅延素子１６は、差動型バッファ回路Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１によって構成される。
【００２７】
差動型バッファ回路Ｂ１０は、第０相クロック信号ＩＮ１と、当該第０相クロック信号ＩＮ１の論理レベルが反転した論理レベルを持つ第２相クロック信号ＩＮ１Ｂとを受信し、当該受信されたクロック信号ＩＮ１，ＩＮ１Ｂをバッファリングした後に後段の差動型バッファ回路Ｂ１１に出力する。差動型バッファ回路Ｂ１１は、前段のバッファ回路Ｂ１０の出力をバッファリングした後にレベル変換回路１１１に出力する。他方、差動型バッファ回路Ｂ２０は、第１相クロック信号ＩＮ２と、当該第１相クロック信号ＩＮ２の論理レベルが反転した論理レベルを持つ第３相クロック信号ＩＮ２Ｂとを受信し、当該受信されたクロック信号ＩＮ２，ＩＮ２Ｂをバッファリングした後に後段の差動型バッファ回路Ｂ２１に出力する。差動型バッファ回路Ｂ２１は、前段のバッファ回路Ｂ２０の出力をバッファリングした後にレベル変換回路１１１に出力する。
【００２８】
図４に示されるように、位相差検出回路１４は、２個のＸＯＲゲート（排他的論理和演算回路）Ｂ２４，Ｂ２５を含む。一方のＸＯＲゲートＢ２４は、第１の組を構成する第０相と第１相のクロック信号ＯＵＴ１，ＯＵＴ２に排他的論理和演算を施して、クロック信号ＯＵＴ１，ＯＵＴ２間の位相差に対応するパルス幅を持つ位相差信号ＰＡを生成する。他方のＸＯＲゲートＢ２５は、第２の組を構成する第２相と第３相のクロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂに排他的論理和演算を施し、更にその演算結果の論理レベルを反転して反転位相差信号ＰＢを生成する。この反転位相差信号ＰＢは、クロック信号ＯＵＴ１Ｂ，ＯＵＴ２Ｂ間の位相差に対応するパルス幅を持つパルス信号の論理レベルを反転して得られる信号である。
【００２９】
図４に示されるように、積分回路１５は、反転回路（インバータ回路）Ｂ２６、非反転回路Ｂ２７、ｐチャネル型トランジスタ（第１のスイッチング・トランジスタ）Ｔｐ１、ｎチャネル型トランジスタ（第２のスイッチング・トランジスタ）Ｔｎ１およびキャパシタＣＡを有しており、これら構成要素Ｂ２６，Ｂ２７，Ｔｐ１，Ｔｎ１，ＣＡは、第１のＲＣフィルタ回路を構成する。
【００３０】
第１のＲＣフィルタ回路においては、ｐチャネル型トランジスタＴｐ１とｎチャネル型トランジスタＴｎ１とは直列接続されており、ｐチャネル型トランジスタＴｐ１のソース電極は、電源電圧Ｖｄｄを供給する電源電圧端子に接続され、ｎチャネル型トランジスタＴｎ１のソース電極は接地電圧端子（ｇｎｄ端子）に接続されている。キャパシタＣＡの一端は、ｐチャネル型トランジスタＴｐ１のドレイン電極に接続され、かつ、電圧出力端子に接続されている。また、キャパシタＣＡの他端は接地されている。反転回路Ｂ２６は、位相差信号ＰＡの論理レベルを反転して反転信号を生成し、この反転信号をｐチャネル型トランジスタＴｐ１のゲート電極に印加する。そして、非反転回路Ｂ２７は、反転位相差信号ＰＢをｎチャネル型トランジスタＴｎ１のゲート電極に印加する。
【００３１】
このような第１のＲＣフィルタ回路では、ｐチャネル型トランジスタＴｐ１とｎチャネル型トランジスタＴｎ１は、それぞれ、位相差信号ＰＡと反転位相差信号ＰＢに応じてスイッチング動作する。ｐチャネル型トランジスタＴｐ１は、位相差信号ＰＡの論理レベルが「Ｈ（High）」のときにのみ、オン状態となり、電源電圧端子をキャパシタＣＡの一端に接続してキャパシタＣＡを充電させる。位相差信号ＰＡの論理レベルが「Ｌ（Low）」のときには、ｐチャネル型トランジスタＴｐ１はオフ状態となる。位相差信号ＰＡの論理レベルが「Ｌ」のとき、反転位相差信号ＰＢの論理レベルは「Ｈ」になるので、ｎチャネル型トランジスタＴｎ１はオン状態になる。このとき、ｎチャネル型トランジスタＴｎ１は、キャパシタＣＡの一端を接地電圧端子に接続してキャパシタＣＡを放電させる。このように第１のＲＣフィルタ回路では、反転位相差信号ＰＢは、位相差信号ＰＡの論理レベルが反転した論理レベルを持つ信号として使用することができる。
【００３２】
また、図４に示されるように、積分回路１５は、反転回路（インバータ）Ｂ２８、非反転回路Ｂ２９、ｐチャネル型トランジスタ（第３のスイッチング・トランジスタ）Ｔｐ２、ｎチャネル型トランジスタ（第４のスイッチング・トランジスタ）Ｔｎ２およびキャパシタＣＢを有しており、これら構成要素Ｂ２８，Ｂ２９，Ｔｐ２，Ｔｎ２，ＣＢは、第２のＲＣフィルタ回路を構成する。
【００３３】
第２のＲＣフィルタ回路においては、ｐチャネル型トランジスタＴｐ２とｎチャネル型トランジスタＴｎ２とは直列接続されており、ｐチャネル型トランジスタＴｐ２のソース電極は、電源電圧Ｖｄｄを与える電源電圧端子に接続され、ｎチャネル型トランジスタＴｎ１のソース電極は接地電圧端子（ｇｎｄ端子）に接続されている。キャパシタＣＢの一端は、ｐチャネル型トランジスタＴｐ２のドレイン電極に接続され、かつ、電圧出力端子に接続されている。また、キャパシタＣＢの他端は接地されている。反転回路Ｂ２８は、反転位相差信号ＰＢの論理レベルを反転して反転信号を生成し、この反転信号をｐチャネル型トランジスタＴｐ２のゲート電極に印加する。そして、非反転回路Ｂ２９は、位相差信号ＰＡをｎチャネル型トランジスタＴｎ２のゲート電極に印加する。
【００３４】
このような第２のＲＣフィルタ回路では、ｐチャネル型トランジスタＴｐ２とｎチャネル型トランジスタＴｎ２は、それぞれ、反転位相差信号ＰＢと位相差信号ＰＡに応じてスイッチング動作する。ｐチャネル型トランジスタＴｐ２は、反転位相差信号ＰＢの論理レベルが「Ｈ」のときにのみ、オン状態となり、電源電圧端子をキャパシタＣＢの一端に接続してキャパシタＣＢを充電させる。反転位相差信号ＰＢの論理レベルが「Ｌ」のときには、ｐチャネル型トランジスタＴｐ２はオフ状態となる。反転位相差信号ＰＢの論理レベルが「Ｌ」のとき、位相差信号ＰＡの論理レベルは「Ｈ」になるので、ｎチャネル型トランジスタＴｎ２はオン状態になる。このとき、ｎチャネル型トランジスタＴｎ２は、キャパシタＣＢの一端を接地電圧端子に接続してキャパシタＣＢを放電させる。このように第２のＲＣフィルタ回路では、位相差信号ＰＡは、反転位相差信号ＰＢの論理レベルが反転した論理レベルを持つ信号として使用することができる。
【００３５】
図５は、図４に示した第１の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。図５（Ａ）〜（Ｄ）に示される４相クロックＭＰ０が発生した場合、この４相クロックＭＰ０では、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間に、時間δｔ（＝−（Δｔ１−Δｔ２）／２）に相当する位相誤差が存在する（Δｔ１＞Δｔ２）。図５（Ｅ）〜（Ｈ）は、中継回路１１から出力された４相クロックＭＰ１の信号波形を示すタイミングチャートである。
【００３６】
このとき、図４の位相差検出回路１４は、クロック信号ＯＵＴ１の立ち上がりエッジとクロック信号ＯＵＴ２の立ち上がりエッジとの間の位相差に対応するパルス幅（＝Δｔ１）を持つ位相差信号ＰＡ（図５（Ｍ））を生成する。また、位相差検出回路１４は、クロック信号ＯＵＴ２Ｂの立ち下がりエッジとクロック信号ＯＵＴ１Ｂの立ち上がりエッジとの間の位相差に対応するパルス幅（＝Δｔ２）を持つ反転位相差信号ＰＢを生成する（図５（Ｎ））。
【００３７】
図４の積分回路１５は、位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成すると同時に、反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成する。図５（Ｐ）は、時間ｔに対するアナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルＬＶの変化を示すタイミングチャートである。図５（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは略一定であり、アナログ電圧信号ＬＶ０の電圧レベルは、アナログ電圧信号ＬＶ１のそれよりも大きい。それ故、これらアナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差に基づいて、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間の位相誤差を検出することが可能となる。
【００３８】
逆に、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間に、Δｔ１＜Δｔ２の関係を示す位相誤差が存在する場合は、アナログ電圧信号ＬＶ０の電圧レベルは、アナログ電圧信号ＬＶ１のそれよりも小さくなる。
【００３９】
図３に示した測定機器２は、アナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂに対する遅延時間を制御するためのフィードバック制御信号ＦＣを生成することができる。図６（Ａ）〜（Ｈ）は、位相調整された多相クロックＭＰ０，ＭＰ１の信号波形を示すタイミングチャートである。このとき、図６（Ｍ），（Ｎ）に示されるように、位相差信号ＰＡのパルス幅と反転位相差信号ＰＢのパルス幅とは略同一になる。また、図６（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは、略同じである。それ故、これらアナログ電圧信号ＬＶ０，ＬＶ１間の電圧レベル差に基づいて、クロック信号ＩＮ１，ＩＮ１Ｂとクロック信号ＩＮ２，ＩＮ２Ｂとの間の位相誤差が許容範囲内に収まったか否かを判定することが可能である。
【００４０】
次に、集積回路１Ｂの第２の回路構成について説明する。図７は、この第２の回路構成を示す図である。第２の回路構成は、位相差検出回路１４を除いて、図４に示した第１の回路構成と同じである。
【００４１】
この第２の回路構成では、位相差検出回路１４は、インバータＢ３０，Ｂ３１，Ｂ３２，Ｂ３３、ＡＮＤゲート（論理積演算回路）Ｂ３４，Ｂ３５，Ｂ３６，Ｂ３７およびＯＲゲート（論理和演算回路）Ｂ３８，Ｂ３９からなる。
【００４２】
図７に示されるように、インバータＢ３０，Ｂ３１，Ｂ３２，Ｂ３３は、それぞれ、第１相クロック信号ＯＵＴ２，第２相クロック信号ＯＵＴ１Ｂ，第３相クロック信号ＯＵＴ２Ｂおよび第０相クロック信号ＯＵＴ１の論理レベルを反転する。
【００４３】
ＡＮＤゲートＢ３４は、第０相クロック信号ＯＵＴ１とインバータＢ３０の出力とに論理積演算を施してその演算結果である位相差信号Ａ１を生成する。この位相差信号Ａ１は、第０相クロック信号ＯＵＴ１の立ち上がりエッジから第１相クロック信号ＯＵＴ２の立ち上がりエッジまでの位相差を表している。ＡＮＤゲートＢ３５は、第１相クロック信号ＯＵＴ２とインバータＢ３１の出力とに論理積演算を施してその演算結果である位相差信号Ｂ１を生成する。この位相差信号Ｂ１は、第１相クロック信号ＯＵＴ２の立ち上がりエッジから第２相クロック信号ＯＵＴ１Ｂの立ち上がりエッジまでの位相差を表している。ＡＮＤゲートＢ３６は、第２相クロック信号ＯＵＴ１ＢとインバータＢ３２の出力とに論理積演算を施してその演算結果である位相差信号Ａ２を生成する。この位相差信号Ａ２は、第２相クロック信号ＯＵＴ１Ｂの立ち上がりエッジから第３相クロック信号ＯＵＴ２Ｂの立ち上がりエッジまでの位相差を表している。そして、ＡＮＤゲートＢ３７は、第３相クロック信号ＯＵＴ２ＢとインバータＢ３３の出力とに論理積演算を施してその演算結果である位相差信号Ｂ２を生成する。この位相差信号Ｂ２は、第３相クロック信号ＯＵＴ２Ｂの立ち上がりエッジから第０相クロック信号ＯＵＴ１の立ち上がりエッジまでの位相差を表している。
【００４４】
図７のＯＲゲートＢ３８は、位相差信号Ａ１，Ａ２に論理和演算を施して位相差信号ＰＡを生成する。また、ＯＲゲートＢ３９は、位相差信号Ｂ１，Ｂ２に論理和演算を施して反転位相差信号ＰＢを生成する。
【００４５】
図８は、第２の回路構成における各種信号波形の一例を示すタイミングチャートである。図８（Ａ）〜（Ｈ）は、Δｔ１＞Δｔ２の関係を示す位相誤差が発生した場合の多相クロックＭＰ０，ＭＰ１の信号波形を示している。図８（Ｉ）〜（Ｌ）には、図７の位相差検出回路１４で生成される信号Ａ１，Ｂ１，Ａ２，Ｂ２の波形が示されている。図８（Ｍ），（Ｎ）に示されるように、位相差信号ＰＡおよび反転位相差信号ＰＢは、図５（Ｍ），（Ｎ）に示したものと同様の信号波形を呈する。よって、図８（Ｐ）に示すアナログ電圧信号ＬＶ０，ＬＶ１の信号波形も、図５（Ｐ）に示した信号波形と同様である。図９（Ａ）〜（Ｈ）は、第２の回路構成を用いて位相調整された多相クロックＭＰ０，ＭＰ１の信号波形を示すタイミングチャートである。図９（Ｉ）〜（Ｌ）には、位相調整後の信号Ａ１，Ｂ１，Ａ２，Ｂ２の波形が示されている。図６（Ｍ），（Ｎ）と同様に、図９（Ｍ），（Ｎ）に示す位相差信号ＰＡと反転位相差信号ＰＢは、略同一のパルス幅を持つ。また図９（Ｐ）に示されるように、アナログ電圧信号ＬＶ０，ＬＶ１の電圧レベルは、略同じである。
【００４６】
上述の通り、図７の位相差検出回路１４は、第０相クロック信号ＯＵＴ１と第１相クロック信号ＯＵＴ２間の位相差、第１相クロック信号ＯＵＴ２と第２相クロック信号ＯＵＴ１Ｂ間の位相差、第２相クロック信号ＯＵＴ１Ｂと第３相クロック信号ＯＵＴ２Ｂ間の位相差、第３相クロック信号ＯＵＴ２Ｂと第０相クロック信号ＯＵＴ１間の位相差をそれぞれ検出し、当該検出された４つの位相差に基づいて位相差信号ＰＡと反転位相差信号ＰＢを生成する。したがって、第２の回路構成は、上記第１の回路構成よりも複雑ではあるが、多相クロックＭＰ１の位相状態をより正確に検出することが可能である。
【００４７】
図１０は、図４および図７に示した可変遅延機能を有する入出力バッファ回路１１０Ｂのより具体的な構成の一部を例示する図である。図１０には、バッファ回路Ｂ１０，Ｂ１１の構成が示されている。図４および図７のバッファ回路Ｂ２０，Ｂ２１の構成も、図１０の構成と同じである。
【００４８】
図１０に示されているように、前段のバッファ回路Ｂ１０は、クロック・バッファＣＬＫＢＵＦ０、ｐチャネル型トランジスタＴｐａ，Ｔｐｂ，Ｔｐｃ，Ｔｐｄおよびキャパシタ（容量負荷）Ｃａ，Ｃｂ，Ｃｃ，Ｃｄを含む。クロック・バッファＣＬＫＢＵＦ０は、クロック信号ＩＮ１，ＩＮ１Ｂを受信しバッファリングした後に、後段のバッファ回路Ｂ１１のクロック・バッファＣＬＫＢＵＦ１に出力する。キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄの一端は接地されている。ｐチャネル型トランジスタＴｐａは、インバータＩＮＶ０の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第１出力端子をキャパシタＣａの他端に接続する。ｐチャネル型トランジスタＴｐｂは、インバータＩＮＶ０の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第２出力端子をキャパシタＣｂの他端に接続する。ｐチャネル型トランジスタＴｐｃは、インバータＩＮＶ１の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第１出力端子をキャパシタＣｃの他端に接続する。そして、ｐチャネル型トランジスタＴｐｄは、インバータＩＮＶ１の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ０の第２出力端子をキャパシタＣｄの他端に接続する。
【００４９】
後段のバッファ回路Ｂ１１は、クロック・バッファＣＬＫＢＵＦ１、ｐチャネル型トランジスタＴｐｅ，Ｔｐｆ，Ｔｐｇ，Ｔｐｈおよびキャパシタ（容量負荷）Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈを含む。クロック・バッファＣＬＫＢＵＦ１は、クロック信号ＩＮ１，ＩＮ１Ｂを受信しバッファリングしてクロック信号ＯＵＴ１，ＯＵＴ１Ｂを出力する。キャパシタＣｅ，Ｃｆ，Ｃｇ，Ｃｈの一端は接地されている。ｐチャネル型トランジスタＴｐｅは、インバータＩＮＶ２の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第１出力端子をキャパシタＣｅの他端に接続する。ｐチャネル型トランジスタＴｐｆは、インバータＩＮＶ２の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第２出力端子をキャパシタＣｆの他端に接続する。ｐチャネル型トランジスタＴｐｇは、インバータＩＮＶ３の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第１出力端子をキャパシタＣｇの他端に接続する。そして、ｐチャネル型トランジスタＴｐｈは、インバータＩＮＶ３の出力に応じてスイッチング動作し、オン状態のときにのみ、クロック・バッファＣＬＫＢＵＦ１の第２出力端子をキャパシタＣｈの他端に接続する。
【００５０】
インバータＩＮＶ０，ＩＮＶ１は、それぞれ、第１制御信号Ｓ００と第２制御信号Ｓ０１の論理レベルを反転する。インバータＩＮＶ２，ＩＮＶ３は、それぞれ、第３制御信号Ｓ１０と第４制御信号Ｓ１１の論理レベルを反転する。これら第１，第２，第３および第４制御信号Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１は、フィードバック制御信号ＦＣｉを構成するものである。第１，第２，第３および第４制御信号Ｓ００，Ｓ０１，Ｓ１０，Ｓ１１により、キャパシタＣａ，Ｃｂ，Ｃｃ，Ｃｄ，Ｃｅ，Ｃｆ，Ｃｇ，Ｃｈの充放電のタイミングを制御してクロック信号ＩＮ１，ＩＮ１Ｂの各々を所望の遅延時間だけ遅延させることが可能となる。
【００５１】
上記第２の実施形態の集積回路１Ｂが奏する効果は以下の通りである。集積回路１Ｂは、上記第１の実施形態の集積回路１Ａと同様に、位相差信号ＰＡを生成し、この位相差信号ＰＡを積分してアナログ電圧信号ＬＶ０を生成する。測定機器２は、アナログ電圧信号ＬＶ０に基づいて多相クロックＭＰ１の位相状態を検出することができるので、高周波数の多相クロックＭＰ１の位相状態を検査するために高速動作し得る出力バッファを集積回路１Ｂに組み込まなくとも、高周波数の多相クロックの位相状態を検出することが可能となる。また、集積回路１Ｂは、反転位相差信号ＰＢを生成し、この反転位相差信号ＰＢを積分してアナログ電圧信号ＬＶ１を生成するので、測定機器２は、位相差信号ＰＡと反転位相差信号ＰＢとに基づいて高周波数の多相クロックの位相状態をより高精度に検出することが可能となる。
【００５２】
更に、集積回路１Ｂは、中継回路１１Ｂの可変遅延素子１６と入力ポート３０とを有するので、外部の測定機器２からフィードバック制御信号ＦＣを供給することにより多相クロックＭＰ１の位相を調整し、その調整結果を容易に確認することが可能となる。
【００５３】
なお、図４および図７に示した信号生成部１３の第１および第２の回路構成は、第１の実施形態の信号生成部１３（図１および図２）の回路構成に適用することができる。
【００５４】
（第３の実施形態）
次に、本発明に係る第３の実施形態について説明する。図１１は、本発明に係る第３の実施形態の集積回路１Ｃの概略構成を示すブロック図である。集積回路１Ｃは、遅延制御部１７を有する点とアナログ電圧信号ＬＶ０，ＬＶ１の出力ポートを持たない点とを除いて、上記第２の実施形態の集積回路１Ｂと同一構成を有している。
【００５５】
遅延制御部１７は、アナログ電圧信号ＬＶ０，ＬＶ１に応答するフィードバック制御系として機能する。すなわち、遅延制御部１７は、多相クロックＭＰ０の位相誤差を低減するように、入力クロック信号ＩＮ１，ＩＮ１Ｂ，ＩＮ２，ＩＮ２Ｂのうちの少なくとも１つについて遅延時間を制御するためのフィードバック制御信号ＦＣｉを生成し、この信号ＦＣｉを可変遅延素子１６に供給する。
【００５６】
第３の実施形態の集積回路１Ｃは、比較的簡易な構成で多相クロックＭＰ０の位相を調整することができる。
【００５７】
なお、第３の実施形態の集積回路１Ｃは、アナログ電圧信号ＬＶ０，ＬＶ１を外部に出力する出力ポートを持たないが、これに限定されるものではない。上記第２の実施形態と同様に集積回路１Ｃがアナログ電圧信号ＬＶ０，ＬＶ１を外部に出力する出力ポートを有していてもよい。
【００５８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。たとえば、上記実施形態では、多相クロックとして４相クロックが生成されたが、この代わりに、クロック生成器１０が２の倍数相の多相クロックを生成し、この多相クロックに適合するように上記実施形態の構成を適宜変更してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る第１の実施形態の集積回路の概略構成を示すブロック図である。
【図２】中継回路の回路構成の一例を示す図である。
【図３】本発明に係る第２の実施形態の集積回路の概略構成を示すブロック図である。
【図４】第２の実施形態の集積回路の第１の回路構成を示す図である。
【図５】図４に示した第１の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図６】図４に示した第１の回路構成における各種信号波形の他の例を概略的に示すタイミングチャートである。
【図７】第２の実施形態の集積回路の第２の回路構成を示す図である。
【図８】図７に示した第２の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図９】図７に示した第２の回路構成における各種信号波形の一例を概略的に示すタイミングチャートである。
【図１０】図４および図７に示した可変遅延機能を有する入出力バッファ回路のより具体的な構成の一部を例示する図である。
【図１１】本発明に係る第３の実施形態の集積回路の概略構成を示すブロック図である。
【符号の説明】
【００６０】
１Ａ，１Ｂ，１Ｃ 集積回路
２ 測定機器
１０ クロック生成器
１１，１１Ｂ 中継回路
１１０，１１０Ｂ 入出力バッファ回路
１２ 論理演算回路
１３ 信号生成部
１４ 位相差検出回路
１５ 積分回路
１６ 可変遅延素子
１７ 遅延制御部
２０，２１ 出力ポート
３０ 入力ポート
【特許請求の範囲】
【請求項１】
分配された多相クロックに同期して動作する論理演算回路と、
同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、
当該生成された多相クロックを前記論理演算回路に分配する中継回路と、
当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、
前記アナログ電圧信号を外部へ出力する出力ポートと、
を有し、
前記論理演算回路、前記クロック生成器、前記中継回路および前記信号生成部は集積化されている、半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、前記アナログ電圧信号に応答した外部のフィードバック制御系により供給された制御信号が入力される入力ポートを更に備え、
前記中継回路は、当該入力された制御信号に応じて、前記位相誤差を低減するように前記多相クロックの位相を調整する可変遅延素子を含む、半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、前記可変遅延素子は、前記多相クロックのうちの少なくとも１つのクロック信号を前記制御信号に応じた遅延時間だけ遅延させて前記多相クロックの位相を調整する、半導体集積回路。
【請求項４】
請求項２または３記載の半導体集積回路であって、前記中継回路は、前記クロック生成器から入力された多相クロックを中継するバッファ回路を有する、半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路であって、前記中継回路は、前記バッファ回路から出力された多相クロックの論理レベルに適合した電圧振幅レベルを、前記論理演算回路の論理レベルに適合した電圧振幅レベルに変換するレベル変換器を更に備え、
前記バッファ回路は、電流モードロジック回路であり、前記論理演算回路は、ＣＭＯＳロジック回路である、半導体集積回路。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体集積回路であって、
前記信号生成部は、
前記多相クロックを構成するクロック信号間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号を生成する位相差検出回路と、
前記位相差信号を積分して前記位相差に対応する電圧値を持つ信号を前記アナログ電圧信号として生成する積分回路と、
からなる、半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路であって、前記積分回路は、前記位相差信号に応じて動作する第１のＲＣフィルタ回路を含む、半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路であって、
前記第１のＲＣフィルタ回路は、
前記位相差信号に応じてスイッチング動作する第１のスイッチング・トランジスタと、
前記第１のスイッチング・トランジスタと電圧出力端子とに接続された一端を有する第１のキャパシタと、
を含み、
前記第１のスイッチング・トランジスタは、オン状態のときに、前記第１のキャパシタの当該一端を電源電圧端子に接続する、半導体集積回路。
【請求項９】
請求項７または８記載の半導体集積回路であって、
前記第１のＲＣフィルタ回路は、前記位相差信号の論理レベルが反転した論理レベルを有する反転位相差信号に応じてスイッチング動作する第２のスイッチング・トランジスタを更に含み、
前記第２のスイッチング・トランジスタは、オン状態のときに、前記第１のキャパシタの当該一端を接地電圧端子に接続する、半導体集積回路。
【請求項１０】
請求項７から９のうちのいずれか１項に記載の半導体集積回路であって、前記積分回路は、前記位相差信号の論理レベルが反転した論理レベルを有する反転位相差信号に応じて動作する第２のＲＣフィルタ回路を含む、半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路であって、
前記第２のＲＣフィルタ回路は、
前記反転位相差信号に応じてスイッチング動作する第３のスイッチング・トランジスタと、
前記第３のスイッチング・トランジスタと電圧出力端子とに接続された一端を有する第２のキャパシタと、
を含み、
前記第３のスイッチング・トランジスタは、オン状態のときに、前記第２のキャパシタの当該一端を電源電圧端子に接続する、半導体集積回路。
【請求項１２】
請求項１０または１１記載の半導体集積回路であって、
前記第２のＲＣフィルタ回路は、前記位相差信号に応じてスイッチング動作する第４のスイッチング・トランジスタを更に含み、
前記第４のスイッチング・トランジスタは、オン状態のときに、前記第２のキャパシタの当該一端を接地電圧端子に接続する、半導体集積回路。
【請求項１３】
分配された多相クロックに同期して動作する論理演算回路と、
同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、
当該生成された多相クロックを前記論理演算回路に分配するとともに、入力された制御信号に応じて前記多相クロックの位相を調整する中継回路と、
当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、
前記アナログ電圧信号に応答して前記位相誤差を低減するように前記制御信号を生成する遅延制御部と、
を有し、
前記論理演算回路、前記クロック生成器、前記中継回路、前記信号生成部および前記遅延制御部は集積化されている、半導体集積回路。
【請求項１】
分配された多相クロックに同期して動作する論理演算回路と、
同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、
当該生成された多相クロックを前記論理演算回路に分配する中継回路と、
当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、
前記アナログ電圧信号を外部へ出力する出力ポートと、
を有し、
前記論理演算回路、前記クロック生成器、前記中継回路および前記信号生成部は集積化されている、半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、前記アナログ電圧信号に応答した外部のフィードバック制御系により供給された制御信号が入力される入力ポートを更に備え、
前記中継回路は、当該入力された制御信号に応じて、前記位相誤差を低減するように前記多相クロックの位相を調整する可変遅延素子を含む、半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、前記可変遅延素子は、前記多相クロックのうちの少なくとも１つのクロック信号を前記制御信号に応じた遅延時間だけ遅延させて前記多相クロックの位相を調整する、半導体集積回路。
【請求項４】
請求項２または３記載の半導体集積回路であって、前記中継回路は、前記クロック生成器から入力された多相クロックを中継するバッファ回路を有する、半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路であって、前記中継回路は、前記バッファ回路から出力された多相クロックの論理レベルに適合した電圧振幅レベルを、前記論理演算回路の論理レベルに適合した電圧振幅レベルに変換するレベル変換器を更に備え、
前記バッファ回路は、電流モードロジック回路であり、前記論理演算回路は、ＣＭＯＳロジック回路である、半導体集積回路。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体集積回路であって、
前記信号生成部は、
前記多相クロックを構成するクロック信号間の位相差を検出し、当該検出された位相差に対応するパルス幅を持つ位相差信号を生成する位相差検出回路と、
前記位相差信号を積分して前記位相差に対応する電圧値を持つ信号を前記アナログ電圧信号として生成する積分回路と、
からなる、半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路であって、前記積分回路は、前記位相差信号に応じて動作する第１のＲＣフィルタ回路を含む、半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路であって、
前記第１のＲＣフィルタ回路は、
前記位相差信号に応じてスイッチング動作する第１のスイッチング・トランジスタと、
前記第１のスイッチング・トランジスタと電圧出力端子とに接続された一端を有する第１のキャパシタと、
を含み、
前記第１のスイッチング・トランジスタは、オン状態のときに、前記第１のキャパシタの当該一端を電源電圧端子に接続する、半導体集積回路。
【請求項９】
請求項７または８記載の半導体集積回路であって、
前記第１のＲＣフィルタ回路は、前記位相差信号の論理レベルが反転した論理レベルを有する反転位相差信号に応じてスイッチング動作する第２のスイッチング・トランジスタを更に含み、
前記第２のスイッチング・トランジスタは、オン状態のときに、前記第１のキャパシタの当該一端を接地電圧端子に接続する、半導体集積回路。
【請求項１０】
請求項７から９のうちのいずれか１項に記載の半導体集積回路であって、前記積分回路は、前記位相差信号の論理レベルが反転した論理レベルを有する反転位相差信号に応じて動作する第２のＲＣフィルタ回路を含む、半導体集積回路。
【請求項１１】
請求項１０記載の半導体集積回路であって、
前記第２のＲＣフィルタ回路は、
前記反転位相差信号に応じてスイッチング動作する第３のスイッチング・トランジスタと、
前記第３のスイッチング・トランジスタと電圧出力端子とに接続された一端を有する第２のキャパシタと、
を含み、
前記第３のスイッチング・トランジスタは、オン状態のときに、前記第２のキャパシタの当該一端を電源電圧端子に接続する、半導体集積回路。
【請求項１２】
請求項１０または１１記載の半導体集積回路であって、
前記第２のＲＣフィルタ回路は、前記位相差信号に応じてスイッチング動作する第４のスイッチング・トランジスタを更に含み、
前記第４のスイッチング・トランジスタは、オン状態のときに、前記第２のキャパシタの当該一端を接地電圧端子に接続する、半導体集積回路。
【請求項１３】
分配された多相クロックに同期して動作する論理演算回路と、
同一周期を有し互いに異なる位相を有する複数のクロック信号からなる多相クロックを生成するクロック生成器と、
当該生成された多相クロックを前記論理演算回路に分配するとともに、入力された制御信号に応じて前記多相クロックの位相を調整する中継回路と、
当該分配された多相クロックの位相状態を検出し、当該検出された位相状態に基づいて当該分配された多相クロックの位相誤差を表す電圧値を持つアナログ電圧信号を生成する信号生成部と、
前記アナログ電圧信号に応答して前記位相誤差を低減するように前記制御信号を生成する遅延制御部と、
を有し、
前記論理演算回路、前記クロック生成器、前記中継回路、前記信号生成部および前記遅延制御部は集積化されている、半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２５３５２２（Ｐ２００９−２５３５２２Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−９７１５６（Ｐ２００８−９７１５６）
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月３日（２００８．４．３）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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