【課題】 低電圧の制御信号を高電圧の制御信号に変換して出力する高圧用のドライブ回路において、待機時の消費電力を削減することができるようにする。
【解決手段】 低圧部１からの制御信号ａ１〜ｄ１及びａ２〜ｄ２により高圧部２のトランジスタＭＮ１〜ＭＮ８を駆動し、操作対象３に駆動信号を出力する。その際、低圧部１からの制御信号ａ１〜ｄ１をそれぞれ論理積ゲートＱ１〜Ｑ４の一方の入力端子を介して高圧部２のトランジスタＭＮ１，ＭＮ３，ＭＮ５，ＭＮ７のゲートに入力し、論理積ゲートＱ１〜Ｑ４の他方の入力端子には高圧部２のオン／オフ信号を入力する。 （もっと読む）

【課題】 低電圧レベルの信号を高電圧レベルの信号に変換しなくてはならない場合でも問題なく信号電圧レベルの変換を可能とする。
【解決手段】 基準電圧との電圧値の差が大きい第１電源電圧で動作する第１電源電圧ＶｃｃＡ系の第１の半導体装置１０と、基準電圧との電圧値の差が前記第１の電源電圧における電圧値の差よりも小さい第２電源電圧で動作する第２電源電圧ＶｃｃＢ系の第２の半導体装置１５との間に接続され、第１入出力端子１と第２入出力端子２との間に、第１の電源電圧ＶｃｃＡの制御信号により駆動されるゲートを有する第１のトランジスタ５と、第２の電源電圧ＶｃｃＢの制御信号により駆動されるゲートを有する第２のトランジスタ７と、を備えると共に、第２のトランジスタ７のしきい値電圧の絶対値は第１のトランジスタ５のしきい値電圧の絶対値よりも小さい。 （もっと読む）

集積回路（１０）は、複数の機能ブロック（１０１、１０２、１０３）を具え、これら複数の機能ブロック（１０１、１０２、１０３）の各々は第１電源ライン（１１０）と第２電源ライン（１２０）との間に結合されている。第１機能ブロック（１０１）は第１スイッチ（１３１）を有する第１導電路を介して前記第１電源ライン（１１０）に結合され、第２機能ブロック（１０２）は第２スイッチ（１３２）を有する第２導電路を介して前記第１電源ライン（１１０）に結合され、前記第１スイッチ（１３１）及び第２スイッチ（１３２）は、それぞれ前記第１機能ブロック（１０１）及び第２機能ブロック（１０２）を前記第１電源ライン（１１０）から切断して前記機能ブロック（１０１、１０２）をアクティブモードからスタンバイモードに切り換えるように配置されている。この集積回路（１０）は、前記第１スイッチ（１３１）及び前記第１機能ブロック（１０１）間の前記第１導電路のノード（１２１）に結合された第１端子と、前記第２スイッチ（１３２）及び前記第２機能ブロック（１０２）間の前記第２導電路のノード（１２２）に結合された第２端子とを有する他のスイッチ（１４１）を具える。この他のスイッチ（１４１）は、前記第１スイッチ（１３１）及び前記第２スイッチ（１３２）がオフであることを表わすイネーブル信号に応答する制御端子を有し、これにより、第１機能ブロック（１０１）と第２機能ブロック（１０２）との間での電荷の再利用を可能にする。
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【課題】 駆動能力を実質的に低下させることなく、オーバシュート／アンダーシュートの発生を防止できるクロックドライバ回路を提供する。
【解決手段】 複数のドライバ回路２０，３０を互いに並列に接続したクロックドライバ回路において、一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路４０を設ける。入力信号の立上り／立下りから予め定められた時間までは、全ドライバ回路２０，３０が同時に並列動作し、高い駆動能力を発揮する。その後、出力波形が遷移している間に、一部のドライバが動作を停止し、オーバシュート／アンダーシュートを防止する。 （もっと読む）

【課題】 ディエンファシスが連続する場合でも消費電力の小さい出力バッファ回路を提供する。
【解決手段】 プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路であって、論理信号に論理値を与える第１の信号を入力して伝送線路を駆動するメインバッファ８と、第１の信号と所定の論理関係を有する第２の信号を入力し、第１のバッファと協働して伝送線路を駆動するプリバッファ９と、論理信号の論理値の変化を検出する手段とを備え、第２のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善される限度において第１のバッファの出力インピーダンスよりも高く設定されており、ディエンファシス状態が連続する場合には、第２のバッファを第１のバッファと協働させて伝送線路を駆動するようにデータ生成部１で制御信号を生成する。 （もっと読む）

【課題】スタンバイモード時における外部機器、外部メモリ等の破損や、半導体集積回路内におけるラッチアップ等による大電流の発生を防止する。
【解決手段】スタンバイモード設定時において、入出力回路５０に印加する第２電源切替信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに遷移させて、その入出力回路５０により、半導体集積回路４０ら出力される出力イネーブル信号ＯＥ及び出力データ信号ＯＤに代えて、“Ｈ”又は“Ｌ”レベルの固定信号をＩ／Ｏパッド９５へ出力する。更に、Ｉ／Ｏパッド９５から入力されるデータ信号に代えて、“Ｌ”レベルの固定信号を半導体集積回路４０の入力部４３へ与える。その後、第１電源切替信号ＳＴを“Ｌ”レベルから“Ｈ”レベルへ遷移させて、半導体集積回路４０に印加するコア電源Ｖ１をオフ状態にし、その半導体集積回路４０をスタンバイモードにする。 （もっと読む）

【課題】非対称的なデータパターンの伝送時に弱いデータ伝送サイクルでインターシンボル干渉ノイズを除去できる半導体素子の出力ドライバを提供する。
【解決手段】本発明に係る半導体素子の出力ドライバは、出力データで出力端を駆動するためのメイン駆動手段と、出力データの伝送パターンに応じて前記出力端を補助的に駆動するためのインターシンボル干渉制御用の補助駆動手段とを備えることを特徴とする。
本発明では伝送データのパターンを追跡して強いデータ伝送サイクルで予め弱いデータに対する出力端の駆動力を確保することで、その後に続く弱いデータ伝送サイクルでスルーレートの増大を通して充分な出力データレベルを確保する技術である。本発明では、カウンタを用いて伝送データパターンを追跡し、その値をデコードして補助ドライバの駆動力を段階的に調節する方式を用いている。 （もっと読む）

【課題】低電圧で高速高精度な動作を行なうことができるＭＯＳ型トランジスタを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、ゲート入力部１２およびボディ入力部１４を有する少なくとも１つのＭＯＳ型トランジスタ１０と、ゲート入力部１２に第１制御信号（ゲート電圧Ｖ_g（ｔ））を送出する第１出力部２２、およびボディ入力部１４に第２制御信号（ボディ電圧Ｖ_b（ｔ））を送出する第２出力部２４を有する制御回路２０とを備える。制御回路２０は、ゲート電圧Ｖ_g（ｔ）の印加によってＭＯＳ型トランジスタ１０をＯＮ状態にした後、ＭＯＳ型トランジスタ１０がＯＮ状態にある間にＭＯＳ型トランジスタ１０の閾値を上昇させるように、ボディ電圧Ｖ_b（ｔ）のレベルを変化させる。 （もっと読む）

【課題】 電源の投入又は遮断時に不必要な電流が流れることを防止して、消費電力を低減することができるバッファ回路及び集積回路を提供する。
【解決手段】 ＦＥＴ４１、４２、５１、５２で構成される２段のインバータ回路において、ＦＥＴ３１のソース及びゲートは、電源ＶＤ１及びＶＤ２に接続してあり、ＦＥＴ３１のドレインは、ＦＥＴ４１のソースに接続してある。ＦＥＴ３２のソース及びゲートは、電源ＶＤ２及びＶＤ１に接続してあり、ＦＥＴ３２のドレインは、ＦＥＴ３３のソースに接続してある。ＦＥＴ３３のゲートは、電源ＶＤ２に接続してあり、ＦＥＴ３３のドレインは、ＦＥＴ３１、３２、３３、４１のバックゲートに接続してある。ＦＥＴ３１のドレインは、ＦＥＴ３２のドレインに接続してある。 （もっと読む）

【課題】同期ダイナミックランダムアクセスメモリ（SDRAM）などの同期メモリにおける高速データ通信のための制御および論理レベル調整を提供する出力ドライバ回路。
【解決手段】レベル調整は、端末抵抗器と、出力ノードとVDDおよびVSS電源との間の制御可能なインピーダンスとの間の抵抗分割によって得られる。制御機能は、入力信号における遷移に応答して出力トランジスタを順次的にオンあるいはオフにすることによる出力ノードでの信号のスルーレート修正を含む。出力トランジスタの重み付けの異なる構成は、出力信号の異なる特性を得る。負荷整合回路および電圧レベル変換回路が、高周波数動作を改善するために記載される。 （もっと読む）

【課題】 単一または複数のコンピュータの動作を監視して当該コンピュータをリセットする機能を有するコンピュータ監視装置に関し、リセットラインに接続されるコンピュータの数を増加させた場合でも、出力回路部の出力レベルが低下するのを防止し、貫通電流等により出力回路部のトランジスタが破壊されるのを防止することを目的とする。
【解決手段】 第１の電源と第２の電源との間にプッシュプル形式で接続される第１のトランジスタ11と第２のトランジスタ12を含み、当該トランジスタのいずれか一方からリセット信号を供給する出力ノードを有する出力回路部１と、出力ノードのレベルを検出する出力レベル検出部２と、出力レベル検出部の検出結果に応じて、入力ノードから当該トランジスタのいずれか一方に入力される入力信号のレベルを変化させ、当該トランジスタのいずれか一方を動作状態から非動作状態に切り替える入力レベル制御部３とを備える。 （もっと読む）

【課題】 レベルシフト回路において、低電圧源を電源とする信号のレベルを高電圧源の電圧レベルにシフトする場合に、低電圧源を低電圧化した場合にも、前記高電圧源の電圧に起因してトランジスタが破壊することなく、レベルシフト動作を確実に行う。
【解決手段】 相補信号入力用の２個のＮ型トランジスタＮ１、Ｎ２は、低い閾値電圧を有する低電圧側の素子で構成される。従って、低電圧源ＶＤＤを電圧源とする相補信号ＩＮ、ＸＩＮが一層に低く設定される場合であっても、前記Ｎ型トランジスタＮ１、Ｎ２は確実に動作して、レベルシフト動作は所期通り行われる。前記相補信号入力用のＮ型トランジスタＮ１、Ｎ２のドレインは、そのかかる電圧値が、保護回路Ａにより、低電圧源ＶＤＤの電圧以下（Ｎ型トランジスタＮ１、Ｎ２の耐圧以下）に制限される。 （もっと読む）

信号電圧の振幅が、電源電圧の振幅よりも小さくても、正常に動作する手段を有する半導体装置を提供するため、正常に動作をさせたいとするデジタル回路の前に、補正手段を設ける。補正手段が出力する信号は、対象となるデジタル回路の中のトランジスタがオフ状態にならければならないときには、補正手段から、それを満足するような信号つまり、第１の電源電位が出力される。そのとき、前記トランジスタは、オフする。一方、前記トランジスタをオンさせたいときは、補正手段から、第１の入力電位が出力される。その結果、対象となるデジタル回路は、オフ状態にならなければならないときには、オフになり、オン状態にならなければならないときには、オンする。よって、対象となるデジタル回路は、正常に動作することが可能となる。
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【課題】 高電圧がかかることによって起こる素子の破壊を回避する。
【解決手段】 チャージポンプ回路には、直列接続されたＮｃｈトランジスタＴ１〜Ｔ（ｎ＋１）と、キャパシタＣ１〜Ｃ（ｎ−１），Ｃｐがある。最終段以外のキャパシタＣ１〜Ｃ（ｎ−１）の他端には、クロック信号の振幅Ｖｃｃを２倍昇圧回路Ａ１〜Ａ（ｎ−１）で２倍にして得られる振幅が２×Ｖｃｃレベルの電圧を供給する。最終段のキャパシタＣｐの他端には、振幅がＶｃｃレベルのクロック信号ＣＬＫを供給する。 （もっと読む）

【課題】 高速動作可能であり、出力波形の劣化を防止することができる論理積回路を提供することを課題とする。
【解決手段】 第１の入力差動信号が入力される第１及び第２のトランジスタ（Ｔａ，Ｔｎａ）を含む第１の差動対と、固定バイアスが入力される第３及び第４のトランジスタ（Ｔａａ，Ｔｎａａ）を含む第２の差動対と、第２の入力差動信号が入力される第５及び第６のトランジスタ（Ｔｂ，Ｔｎｂ）を含み、第５のトランジスタに第１の差動対が接続され、第６のトランジスタに第２の差動対が接続される第３の差動対と、第１又は第２のトランジスタに接続され、第１及び第２の入力差動信号の論理積信号又は否定論理積信号を出力するための出力端子（Ｖｏｕｔ）とを有する論理積回路が提供される。 （もっと読む）

【課題】 特にＤ‐フリップフロップにおいて、従来、矛盾するとされていた低消費電力化と高速動作性の両立を実現すること。
【解決手段】 入力データ信号Ｄとクロック信号ＣＫと制御信号として第１の帰還信号Ｓ０１および第２の帰還信号Ｓ０２を入力し、出力データ信号ＮＱを出力するラッチ回路Ａ１と、出力データ信号ＮＱを保持するデータ保持回路Ａ２と、入力データ信号Ｄと出力データ信号ＮＱを入力し、入力データ信号Ｄと出力データ信号ＮＱの論理の組み合わせにより第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２を生成する帰還回路Ａ３とを備え、前記第１の帰還信号Ｓ０１、第２の帰還信号Ｓ０２によりラッチ回路Ａ１の内部動作をオン／オフ制御することを特徴とする半導体集積回路。 （もっと読む）

【課題】 半導体装置の電源電圧の変換効率を向上させる。
【解決手段】 ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】 当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる半導体装置を提供することを目的とする。
【解決手段】 主回路２は、クリティカルパスの第１論理回路２１と、比較的高速な第２論理回路２２とから構成されている。第２論理回路２２には第１の電源電圧ＶＤＤ１が供給されている。第１論理回路２１には、通常、第２の電源電圧ＶＤＤ２を供給されており、主回路２の正常な動作は確保されている。しかしながら、クロック供給回路６がクロックの供給を停止している時、又は信号供給源３からの入力信号Ｄｉｎの信号電位が固定されている時には、第１論理回路２１の電源電圧を第１の電源電圧ＶＤＤ１に下げる。 （もっと読む）

【課題】本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。
【解決手段】本発明では、第１電圧である電源電圧Ｖｄｄと、第１電圧である電源電圧Ｖｄｄを昇圧することによって得られる第２電圧である電圧Ｖｐｐとを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、出力信号を第１電圧である電源電圧Ｖｄｄに昇圧した後に第２電圧である電圧Ｖｐｐに昇圧する２段昇圧を行い、立ち上がり時の出力信号ＳＩＧを生成する２段昇圧制御手段を備える。 （もっと読む）

【課題】階調選択回路のストレステストを効率的に行う。
【解決手段】レベルシフタ回路は、電位供給ライン１０２，１０１と、ＰＭＯＳ１１１，１２１と、ＮＭＯＳ１１２，１２２と、ＮＭＯＳ１２２のドレインをＰＭＯＳ１１１のゲートに接続するライン１２４と、ＮＭＯＳ１１２のドレインをＰＭＯＳ１２１のゲートに接続するライン１１４と、ＮＭＯＳ１１２，１２２のゲートのそれぞれに入力信号ＩＮ，ＩＮｂを供給するライン１３１，１３２と、ＮＭＯＳ１１２のドレイン電位を出力するライン１４２と、ＮＭＯＳ１２２のドレイン電位を出力するライン１４１と、ストレステスト回路１５３を有する。階調選択動作時には、入力ライン１３１，１３２のそれぞれに異なる電位ＩＮ，ＩＮｂが入力され、出力ライン１４２，１４１から異なる電位が出力され、ストレステスト時には、出力ライン１４２，１４１の両方から同じ電位が出力される。 （もっと読む）