【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動作を低減し、より確度の高い動作を保証する駆動回路を提供する。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行われない非選択期間、ゲート電極がオンするように浮遊状態となっているトランジスタのゲート電極が接続されたノードに対し、クロック信号がトランジスタのゲート電極に入力されるように設けることで、定期的に電位を供給する。また、ブートストラップ動作を行うトランジスタのゲートにゲートが固定電位に接続されたトランジスタを設ける。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】受信状態の劣化を抑制すること。
【解決手段】分圧部３２は、出力部３１に接続された可変抵抗器ＶＲ１と出力部３１との間の第１電圧Ｖ１を、固定抵抗器Ｒ２と可変抵抗器ＶＲ３とによる分圧比にて分圧して第３電圧Ｖ３を生成する。入力部３３は、第２電圧Ｖ２から第３電圧Ｖ３を減算して第４電圧Ｖ４を生成する。極性検出回路３５は、第４電圧Ｖ４の極性と第３電圧Ｖ３の極性を比較し、比較結果に応じた検出信号ＳＲ１を出力する。そして、調整回路３７は、極性検出回路３６から出力される検出信号ＳＲ１に基づいて、極性が一致するように分圧部３２に含まれる可変抵抗器ＶＲ３を調整する。 （もっと読む）

集積回路を渡る伝達のために、高周波数信号（ＩＮ）をバッファリングするための回路、技術、方法が開示される。ある特別の実装において、複数の増幅回路（Ｍ１，Ｍ２）は、電圧制御発振器および／またはデジタル制御発振器からの信号を増幅するために個別にバイアスされ、デバイス上の局所発振器の信号を提供する。 （もっと読む）

【課題】プリエンファシスと非プリエンファシスの２状態のデータを出力する送信回路において、データ変化点の波形のエッジに起因する電源変動、及びプリエンファシスと非プリエンファシスに起因する電源変動を抑制する。
【解決手段】図Ａに示す第１回路、図Ｂに示す第２回路からなる。第１回路の第１回路の入力回路601g〜jには第１信号601n,601qと第１プリエンファシス信号601p,601rが入力される。第２回路の入力回路602g〜jには第２信号602n,602qと第２プリエンファシス信号602p,602rが入力される。第２信号は第１信号が変化するときは変化せずに、第１信号が変化しない時は変化する。第１回路の出力回路601a,601bと第２回路の出力回路602a,602bのどちらかがプリエンファシス状態となるので、出力回路全体で流れる電流値は一定となる。 （もっと読む）

【課題】ゲート面積を増大させることなく、電界効果トランジスタ間のしきい値電圧のバラツキを自律的に補正させる。
【解決手段】補正回路１２は、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より大きい場合、その電気的特性の劣化量の小さい方の半導体素子の劣化を進行させ、電子回路１１に含まれる半導体素子間の電気的特性の差が所定の周期内の電気的特性の劣化量より小さい場合、その電気的特性に差のある半導体素子の劣化を所定の周期ごとに交互に進行させる。 （もっと読む）

【課題】リーク電流を低減し一定電圧を長時間にわたって保持することのできる電圧制御回路を提供する。
【解決手段】
複数の容量と、前記各容量に対応して設けられ前記各容量を所定のノードに選択的に接続する第１のスイッチと、リセット信号に応じて前記ノードをリセットし、該リセット信号が供給されないときにバックバイアスがかけられるリセットトランジスタとを含む。これにより、リーク電流を最小にし、一定電圧を長時間保持することができる。 （もっと読む）

【課題】常時電源オン回路領域の電源が先に遮断されても電源オフ回路領域に悪影響を及ぼすことを防止する半導体集積回路を提供する。
【解決手段】第１電源から電力供給される回路領域である電源オンドメインと、第２電源から電力供給される回路領域である電源オフドメインとを同一チップ上に備え、電源オンドメインは、第１電源がオンかつ第２電源がオフであるときに電源オフドメインと電源オンドメインとの間で入出力される信号を遮断する第１信号遮断部と、第２信号遮断部の遮断を有効または無効にする旨を示す第１制御信号を出力する遮断制御部とを備え、電源オフドメインは、遮断制御部からの遮断を有効にする旨を示す第１制御信号に基づき、電源オンドメインと電源オフドメインとの間で入力される信号を遮断する第２信号遮断部を備え、前記遮断制御部は、第１電源からの電源供給の停止を検出したとき、遮断を有効にする旨を示す第１制御信号を出力する。 （もっと読む）

【課題】 半導体集積回路の消費電流を削減する。
【解決手段】 直列に接続された第１、第２および第３インバータは、第１および第２電源線の間に接続される。第１インバータは入力信号を受ける。第１トランジスタは、第１および第２インバータとの間に配置され、ゲートに第１電源電圧が供給される。第２トランジスタは、第２および第３インバータとの間に配置され、ゲートに第２電源電圧が供給される。第１スイッチは、スタンバイ信号に基づいて第１または第３電源電圧を供給する。第２スイッチは、スタンバイ信号に基づいて第２または第４電源電圧を供給する。第３トランジスタは、第２インバータの入力と第１スイッチとの間に配置され、ゲートに第２インバータの出力が供給される。第４トランジスタは、第３インバータの入力と第２スイッチとの間に配置され、ゲートに第３インバータの出力が供給される。 （もっと読む）

【課題】回路面積を増加させることなく、多様なターミネーションインピーダンス値を提供するターミネーション回路及びこれを備えるインピーダンス整合装置を提供すること。
【解決手段】本発明に係るインピーダンス整合装置は、インピーダンス値を較正するためのインピーダンス調整コードを生成するキャリブレーション回路３１０と、インピーダンス値設定情報に応じて前記インピーダンス調整コードを変更し、変更された前記インピーダンス調整コードを出力するコード変更部３２０と、変更された前記インピーダンス調整コードに応じて決定されるインピーダンス値でインタフェースノードをターミネーションするターミネーションインピーダンス部３３０、３４０と、を備える。 （もっと読む）

【課題】プリエンファシス時とデエンファシス時の差動出力信号のコモンモード電圧の変化を抑え、高速コモンモード電圧変動に対応可能な出力回路の提供。
【解決手段】第１の電流源で駆動され、入力信号を差動入力し、出力対が差動出力端子に接続された第１の差動トランジスタ対と、第２の電流源で駆動され、第１の制御信号を差動入力し、出力対が前記差動出力端子に接続された第２の差動トランジスタ対とを備え、差動出力端子と電源間に負荷抵抗素子対が接続されている。さらに、第３の電流源で駆動され、第２の制御信号を差動入力し、出力対が前記差動出力端子の一方の出力端子と前記電源とに接続された第３の差動トランジスタ対と、第４の電流源で駆動され、第３の制御信号を差動入力し、出力対が前記電源と前記差動出力端子の他方の出力端子とに接続された第４の差動トランジスタ対とを備えている。 （もっと読む）

【課題】パワースイッチをオンとする際に発生する電源ノイズが許容値を超えないようにし、かつ、内部回路に与える電源電圧の立ち上がり時間を短縮することができるようにした半導体集積回路装置を提供する。
【解決手段】信号処理回路１５に対する電源投入時に、パワースイッチをなすＮＭＯＳトランジスタ２１−１〜２１−４、２２−１〜２２−４のうち、まず、ＮＭＯＳトランジスタ２１−１〜２１−４をオンとする。その後、信号処理回路１５が出力端子２０−１に出力する出力信号ＯＵＴの電圧変化を検出し、電源ノイズがピーク値に達したことが検出されると、ＮＭＯＳトランジスタ２２−１〜２２−４をオンとする。 （もっと読む）

【課題】回路動作の安定性の向上と、消費電力の低減とを両立できるようにした分周回路及び半導体装置を提供する。
【解決手段】発振回路に近い前段の側にあって高い周波数で動作するＦＦ回路１０と、発振回路から遠い後段の側にあって低い周波数で動作するＦＦ回路１０と、を備え、前段と後段の各ＦＦ回路１０は、分周回路の動作時に通常、オン、オフを繰り返すＦＢ−ＳＯＩ−ＭＯＳＦＥＴ１１〜１４、２１、２５をそれぞれ有し、前段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ１│とし、後段の各ＦＦ回路１０が有するＭＯＳＦＥＴ１１〜１４、２１、２５の閾値電圧の絶対値を│Ｖｔｈ２│としたとき、│Ｖｔｈ１│＜│Ｖｔｈ２│に設定されている。 （もっと読む）

【課題】入力差動信号のコモン電圧が変化しても、終端抵抗を一定に保持でき、かつ、簡易な回路構成の終端抵抗調整回路。
【解決手段】抵抗値を調整可能な第１の終端抵抗回路と、第１の終端抵抗回路と並列に接続され、抵抗値を調整可能な第２の終端抵抗回路と、第１及び第２の終端抵抗回路の抵抗値を調整するための調整用抵抗回路と、調整用抵抗回路により定まる第１の電圧と、外部に接続された基準抵抗により定まる第２の電圧とが入力され、両電圧が等しくなるように動作するとともに、第１及び第２の終端抵抗回路に対し抵抗調整信号を出力する第１の増幅回路と、第１の終端抵抗回路が接続された第１の端子と、第２の終端抵抗回路が接続された第２の端子と、第１及び第２の端子に与えられる差動信号のコモン電圧に基づく電圧と、第１又は第２の電圧とが入力され、両電圧が等しくなるように動作する第２の増幅回路と、を備える終端抵抗調整回路。 （もっと読む）

【課題】消費電力の増大を防止することが可能な入出力回路を提供する。
【解決手段】本発明の入出力回路は、信号の入力部に接続された第１トランジスタと、前記第１トランジスタのゲートに接続されたノードの電位を制御するための第２トランジスタと、所定電圧に基づいて前記第２トランジスタを制御するためのバイアス電圧を生成し、当該バイアス電圧を前記第２トランジスタのゲートに印加するバイアス回路と、前記入力部と出力端子との間に設けられたインバータと、一方の入力に内部電圧が印加され、他方の入力に前記インバータの出力が接続された排他的論理積回路と、前記第１トランジスタのゲートと前記排他的論理積回路との間に設けられ、前記入力部の電位に基づいて前記第１トランジスタのゲートと前記排他的論理積回路との接続を導通／遮断するトランスファゲートとを有することを特徴とする。 （もっと読む）

【課題】簡易な回路構成で、放射ノイズを抑制して、パルス波形を出力することができるようにする。
【解決手段】Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ２０を直列に接続したインバータ回路２２を多段に接続し、隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続すると共に、隣接する段のＮ型ＭＯＳＦＥＴのゲート間を接続して多段出力トランジスタを構成する。隣接する段のＰ型ＭＯＳＦＥＴ１８のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３２を形成する。隣接するＮ型ＭＯＳＦＥＴ２０のゲート間を接続する配線上にサリサイドブロック領域を形成し、抵抗成分３３を生成する。プリドライバ２４、２６によって、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０をオンオフさせる駆動信号を、入力段のＰ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の各々のゲート端子に入力する。 （もっと読む）

【課題】出力信号の立ち下がりのスロープ特性をその場で可変できる機能を有するドライバ回路を提供する。
【解決手段】入力信号ＴＸＤを受け、駆動出力ノードＮ１、Ｎ２から駆動信号Ｖ１、Ｖ２を出力する駆動制御回路１１、１２と、駆動信号Ｖ１、Ｖ２を受けて駆動されるＭＯＳトランジスタＭ７、Ｍ８を有し、差動出力信号Ｖｄｉｆｆを外部負荷に送出する出力バッファ回路１３と、駆動制御回路１１、１２に付加され、入力信号ＴＸＤを受け、該入力信号の論理レベルが所定の方向に変化した時にＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の開始時間を短縮する動作開始加速回路１４、１５と、動作開始加速回路１４、１５に付加され、選択信号Ｖｓｅｌに応じてＭＯＳトランジスタＭ７、Ｍ８がオン状態からオフ状態に変化する動作の終了時間を可変する動作終了可変回路１６、１７と、を具備する。 （もっと読む）

【課題】ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供すること。
【解決手段】内部回路用の電源ＶＤＤ１と、外部回路とのインターフェース用の電源ＶＤＤ２はＶＤＤ１＜ＶＤＤ２の関係にある。比較回路５は電源ＶＤＤ１の電圧に基づき入力信号ＩＮの電圧レベルと出力信号ＯＵＴの電圧レベルとの一致・不一致を判定する。不一致の期間は入力信号ＩＮの立ち上がり時であれば出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧レベルを超えるまでの期間である。基板バイアス回路６は比較回路５が不一致と判定している期間内ＮＭＯＳトランジスタ３，４の基板端子の電圧をＧＮＤ〜ＶＤＤ１の間の電圧に昇圧する。その期間内ＮＭＯＳトランジスタ３，４の閾値電圧が低下してＰＭＯＳトランジスタ１，２を駆動する能力が高まり、レベルシフト動作が高速化される。 （もっと読む）