【課題】インピーダンスコードを更新して出力インピーダンスの調整を行う際、インピーダンスコードの更新に影響されない安定した出力を得ることが可能な出力バッファ回路及び半導体装置を提供すること。
【解決手段】ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備える複数のドライバ回路が並列に接続されたバッファ部を備え、ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが供給される出力バッファ回路において、ドライバ回路のドライブ状態を示す状態情報信号に応じて、システムクロックに同期して、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴに対してインピーダンスコードを更新するコード更新制御回路を備える構成とする。 （もっと読む）

【課題】回路の面積を増大させることなく、高い分解能及び広い抵抗値の範囲を有するターミネーション抵抗回路を提供すること。
【解決手段】本発明に係るターミネーション抵抗回路は、キャリブレーションコードが所定値を有すると、論理値が、前記キャリブレーションコードが前記所定値と異なる値を有する場合の論理値から変化する制御信号を生成する制御信号生成部と、前記キャリブレーションコードに応答してそれぞれオン／オフされる、相互に並列接続された複数の並列抵抗と、前記制御信号に応答してターミネーション抵抗回路全体の抵抗値を変更する抵抗値変更手段とを備える。 （もっと読む）

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。
【解決手段】単一チャネルの薄膜トランジスタで形成されるバッファ回路を、（ａ）第１及び第２の薄膜トランジスタの直列接続で構成される第１の出力段と、（ｂ）一方の主電極が第１の薄膜トランジスタの制御配線（第１の制御配線）に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第２の制御配線に接続される第７の薄膜トランジスタと、（ｃ）一方の主電極が第２の薄膜トランジスタの制御配線（第２の制御配線）に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第１の制御配線に接続される第８の薄膜トランジスタと、（ｄ）第１の出力段と並列に接続される第２の出力段の出力端が制御電極に接続され、一方の主電極が第１の制御配線に接続される第１１の薄膜トランジスタで構成される。 （もっと読む）

【課題】ほぼ１つの面内に形成された駆動電極と感知電極とを備えた高電圧駆動回路を提供する。
【解決手段】装置は、駆動回路と感知回路との間の信号の転送を、駆動電極および感知電極を介して容量性手段によって行い、かつＩＧＢＴなどの高電圧装置を高電圧トランジスタを使用せずに駆動することが可能にされ、これにより高電圧ゲート駆動回路及びＩＣを製造する場合、ＳＯＩなどの高価な製造工程を使用する必要がなくなる。 （もっと読む）

【課題】他の性能を落とさずに低消費電力化ＬＳＩ及びＬＳＩの低消費電力化を達成する半導体集積回路装置を提供すること。
【解決手段】低消費電力化ＬＳＩ１０１は、経年劣化の少ない動作初期の段階は、主に基準電圧から経年劣化マージンに相当する電圧を差し引いた動作電圧値を記憶し、経年劣化が進むとともに同一性能を保証するため段階的に動作電圧値が基準電圧に近づいていく動作電圧値を記憶する経年劣化係数テーブル１０４を備え、電源電圧制御部１０２は、不揮発記憶装置１０５に記憶された実使用時間と経年劣化係数テーブル１０４の値から最適な前記動作電圧値を求め、この動作電圧値を基に電源電圧を変化させる。 （もっと読む）

【課題】高精度に設定された受端抵抗を備えた半導体集積回路装置を提供する。
【解決手段】第１回路の第１端子は、所望の抵抗値を有する抵抗素子が接続され、電圧比較部は、第１端子の電圧と第１中間電圧との比較出力信号を形成し、制御論理部は、スイッチ部を制御して第２中間電圧を第２抵抗回路のＭＯＳＦＥＴのゲートに供給し、第１抵抗回路の複数のＭＯＳＦＥＴのオン／オフ制御により合成抵抗値を一方から他方に向けて変化させ、電圧比較出力が反転した時点のオン／オフ制御検知して記憶する。スイッチ部を制御して電圧比較出力を第２抵抗回路のＭＯＳＦＥＴのゲートに供給する。第２回路の第３抵抗回路は、第１抵抗回路と同様な複数のＭＯＳＦＥＴがオン／オフ制御され、第４抵抗回路のＭＯＳＦＥＴのゲートは、第２抵抗回路のＭＯＳＦＥＴのゲートと同じ電圧比較出力が供給される。 （もっと読む）

【課題】高速インターフェースに対応可能で、オフセット電圧の低減を実現可能な低オフセット入力回路および信号伝送システムを提供する。
【解決手段】入力回路１０４および加減算回路ブロック１０５を含む入力回路ブロック１０２と、スイッチ１０８，１０９、検出回路ブロック１０６および調整保持回路ブロック１０７を含むオフセット電圧補償回路ブロック１０３を設ける。入力回路ブロック１０２のオフセット電圧を補償する際には、スイッチ１０８，１０９をオン動作することで入力回路ブロック１０２のオフセット電圧を検出回路ブロック１０６で検出し、この検出したオフセット電圧を調整保持回路ブロック１０７で保持し、この保持したオフセット電圧を加減算回路ブロック１０５に負帰還する。これによって、入力回路ブロック１０２からはオフセット電圧が補償された信号Ｖｏｐ，Ｖｏｎが出力される。 （もっと読む）

【課題】隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路を提供する。
【解決手段】第１電源１３と第１回路１４との間に接続され、第１制御信号Ｓ１に応じて第１電源１３の電圧Ｖｄｄ１を調整した第１電圧Ｖ１を第１回路１４に出力する第１電圧調整回路１５と、第１電源１３とは供給源が異なる第２電源１６と、第１回路１４と信号をやり取りする第２回路１７との間に接続され、第２制御信号Ｓ２に応じて第２電源１６の電圧Ｖｄｄ２を調整した第２電圧Ｖ２を第２回路１７に出力する第２電圧調整回路１８と、第１電圧Ｖ１と第２電圧Ｖ２との電位差ΔＶを検出し、電位差ΔＶが小さくなるように、第１制御信号Ｓ１を第１電圧調整回路１５に出力し、第２制御信号Ｓ２を第２電圧調整回路１８に出力する電圧制御回路１９と、を具備する。 （もっと読む）

回路は、少なくとも１つのクロック信号のためのクロック入力を含めて記述される。１つのクロックバッファだけが、少なくとも１つのクロック信号、少なくとも１つの第１の変更されたクロック信号および第２の変更されたクロック信号に基づいて生成するクロック入力に接続される。複数のフリップフロップは、クロックバッファに接続される。フリップフロップの各々は、第１および第２の変更されたクロック信号を受け取る。複数のデータ入力は、複数のフリップフロップに入力データを供給するために、複数のフリップフロップの少なくとも１つに各々接続される。複数のデータ出力は、複数のフリップフロップからの出力データを供給するために、複数のフリップフロップの少なくとも１つに各々接続される。複数のフリップフロップの各々は、第１の変更されたクロック信号および第２の変更されたクロック信号を利用して入力データを出力データに変換する。 （もっと読む）

【課題】使い勝手の良い単一チャネル型のバッファ回路を提案する。
【解決手段】絶縁基板上に単一チャネルの薄膜トランジスタで形成されるバッファ回路を、（ａ）第１及び第２の薄膜トランジスタが直列に接続された回路構成を有し、第１及び第２の薄膜トランジスタの接続中点を出力端とする出力段と、（ｂ）一方の主電極が第１の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第２の制御配線に接続される第７の薄膜トランジスタと、（ｃ）一方の主電極が第２の薄膜トランジスタの制御配線に接続され、他方の主電極が第２の薄膜トランジスタの電源に接続され、制御電極が第１の制御配線に接続される第８の薄膜トランジスタとで構成される。 （もっと読む）

【課題】 高速及び長距離のデータ転送のためには多タップ（Ｔａｐ）、高精度かつ設定範囲の広い電流モード出力回路（ＣＭＬ）が必要だが、エンハシス量の設定を単位ソース結合対回路の付加により実現する方式の場合、電流モードロジック出力容量が増大し、高速化に問題が生じていた。
【解決手段】 電流モード出力回路（ＣＭＬ）をm分割した単位ソース結合対回路101、終端抵抗102及びデータセレクタ107により出力回路を構成する。各タップ（Ｔａｐ）のエンハシス量はm分割した単位ソース結合対回路の比で割り振られるため、出力振幅1のサイズのままでエンハシス量を任意に設定できる。その結果、伝送速度を向上し、伝送距離を延長することができる。 （もっと読む）

【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】電界ストレスの問題を解決するレベル変換回路を提供する。
【解決手段】第１の所定電位が印加される第１の端子と第２の所定電位が印加される第２の端子との間に接続され、第１の入力信号を第１の所定電位または第２の所定電位に変換して出力する第１の変換回路と、第３の所定電位が印加される第３の端子と第４の所定電位が印加される第４の端子との間に接続され、第１の変換回路の出力に応じた第２の入力信号を第３所定電位または第４の所定電位に変換して出力する第２の変換回路と、から構成されるレベル変換回路。 （もっと読む）

電子回路（１０）に電力を供給するための、少なくとも第１の電圧（Ｖ_ｈｉｇｈ）、または第１の電圧と異なる第２の電圧（Ｖ_ｌｏｗ）を電子回路に印加することができる装置に関する方法。この装置は、具体的には、制約条件（Ｃ）を定義する情報の項目を受け取ることができ、かつ第１の期間については第１の電圧（Ｖ_ｈｉｇｈ）に関連する第１の周波数（Ｆ_ｈｉｇｈ）での、および第２の期間については第２の電圧（Ｖ_ｌｏｗ）に関連する第２の周波数（Ｆ_ｌｏｗ）での回路の動作が、制約条件（Ｃ）を満たすようになる第１の期間および第２の期間を決定することができる性能モニタ（２２）を含む。装置は、第１の期間については第１の電圧（Ｖｈｉｇｈ）および第１の周波数（Ｆ_ｈｉｇｈ）を、ならびに第２の期間については第２の電圧（Ｖｌｏｗ）および第２の周波数（Ｆ_ｌｏｗ）を回路（１０）に印加する（２４、２０、１４）。
（もっと読む）

【課題】信頼性を高め、かつ消費電力の増加を低減することのできる半導体装置を提供する。
【解決手段】通信装置と無線信号の送受信を行うためのアンテナと、アンテナに電気的に接続された複数の機能回路と、を有し、複数の機能回路のうち、いずれか一の機能回路は、いずれか他の機能回路の電源回路より出力される電源電圧を制御するための電源制御回路を有し、いずれか他の機能回路における電源制御回路は、第１端子が電源回路の出力端子に電気的に接続され、第２端子がグラウンド線に電気的に接続されたトランジスタを有し、トランジスタのゲート端子がいずれか一の機能回路が有する電源制御回路に電気的に接続されている。 （もっと読む）

【課題】 従来は、インピーダンスの整合を適切なタイミングで行うことにより、ノイズの影響を受けにくくする方法については考慮されていない。
【解決手段】 インピーダンス整合のための基準となる抵抗値を有する外部抵抗器２６０，２６１と、外部抵抗器が接続された端子の出力インピーダンスを、その外部抵抗器の抵抗値に対応して整合させるインピーダンス整合回路と、インピーダンス整合回路でインピーダンス整合を行わせるか否かを制御する制御信号２８０を生成する信号生成回路とを有する。 （もっと読む）

【課題】半導体集積回路の容量素子と並列に接続された内部回路を高速に起動する。
【解決手段】前記の課題を解決するため、電子回路装置は、第一電圧が印加される第一電圧供給部に接続された第一容量素子と、該第一電圧供給部と該第一容量素子との間に配置された第一スイッチと、第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、該第二電圧供給部と該第一負荷回路との間に配置された第二スイッチと、該第一容量素子と該第一負荷回路とを並列接続するように配置された第三スイッチと、該第一スイッチをオフ状態にするとともに該第三スイッチをオン状態にし、さらに該第二スイッチをオン状態にするスイッチ制御回路とを有することを特徴とする。 （もっと読む）

【課題】高周波成分を強調した信号を精度良く生成する。
【解決手段】外部から受け取った受信信号に応じた送信信号を出力するドライバ回路であって、入力される第１信号に応じた電圧を出力する第１ドライバと、第１ドライバが出力する電圧を電源電圧として受け取り、入力される第２信号および電源電圧に応じた送信信号を出力する第２ドライバと、受信信号の変化に応じて第１信号および第２信号の両方を変化させて、受信信号に応じた送信信号を第２ドライバから出力させる制御部と、を備えるドライバ回路を提供する。 （もっと読む）

【課題】高精度な抵抗分割を小規模な回路面積で実現できるラダー抵抗回路、基準電圧生成回路、ドライバ、電気光学装置及び電子機器を提供すること。
【解決手段】ラダー抵抗回路は、複数の抵抗ユニットＲＡ１〜ＲＡｍｎ（ｍ、ｎは２以上の整数）と複数の選択ユニットＳＬＡ１〜ＳＬＡｍｎを含む。直列に接続された抵抗ユニットＲＡ１〜ＲＡｎは方向Ｄ１に沿って配置され、方向Ｄ１の反対方向を方向Ｄ３とする場合に、直列に接続された抵抗ユニットＲＡｎ＋１〜ＲＡ２ｎは方向Ｄ３に沿って配置される。方向Ｄ１に直交する方向を方向Ｄ２とする場合に、抵抗ユニットＲＡｎ＋１は抵抗ユニットＲＡｎの方向Ｄ２に配置される。選択ユニットＳＬＡｉは、抵抗ユニットＲＡｉの方向Ｄ２に配置され、抵抗ユニットＲＡｉに対応するタップに接続される。 （もっと読む）

【課題】飛び込みによる影響を軽減できるブートストラップ回路を提供する。
【解決手段】同一導電型の第１乃至第３トランジスタから構成され、第１トランジスタにおいて、一方のソース／ドレイン領域は第２トランジスタの一方のソース／ドレイン領域に接続され、他方のソース／ドレイン領域には２相のクロックの一方が印加され、ゲート電極は第３トランジスタの一方のソース／ドレイン領域に接続され、第２トランジスタにおいて、他方のソース／ドレイン領域は電圧供給線に接続され、第３トランジスタにおいて、他方のソース／ドレイン領域には入力信号が印加され、ゲート電極には２相のクロックの他方が印加され、第１トランジスタのゲート電極と第３トランジスタの一方のソース／ドレイン領域とはノード部を構成し、第２トランジスタのゲート電極には２相のクロックの他方が印加され、ノード部と電圧供給線との間に、容量部が接続されている。 （もっと読む）