【課題】半導体素子の劣化を抑制可能な半導体装置を提供する。
【解決手段】半導体装置４０は、正極４１及び負極４２と、正極４１と負極４２の間に配置される出力電極４３と、正極４１と出力電極４３を接続する正側スイッチング素子５１と、正極４１と出力電極４３を接続し、正側スイッチング素子５１とは電流を逆方向に流す正側ダイオード５２と、負極４２と出力電極４３を接続する負側スイッチング素子６１と、負極４２と出力電極４３を接続し、負側スイッチング素子６１とは電流を逆方向に流す負側ダイオード６２と、を備える。正極４１及び負極４２の電極厚さは、出力電極４３の電極厚さよりも薄く設定される。 （もっと読む）

【課題】デジタル信号を高速で送受信するための入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現する。
【解決手段】出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。例えば、トランジスタＴＰ１，ＴＮ２をＯＮ、トランジスタＴＮ１，ＴＰ２をＯＦＦにし、抵抗素子Ｒ１，Ｒ２を通る電流パスを形成する。 （もっと読む）

【課題】半導体装置の消費電力を低減する。
【解決手段】内部回路（ＬＫ＃２）の内部ノードに対応して対応の内部ノードの信号をラッチする複数のラッチ回路（Ｆ１−Ｆ７）をテストパス（３０２）に配置する。内部回路のＭＩＳトランジスタは、ラッチ回路のＭＩＳトランジスタよりスタンバイ状態時にゲートトンネル電流が低減される状態に設定される。 （もっと読む）

【課題】メモリの出力バッファの平均電流値を低減し、消費電流を抑制すること。
【解決手段】本発明に係る半導体装置は、メモリリードアドレスＤの連続性を判定し、判定結果Ｈを出力するアドレス連続性判定回路２３と、判定結果Ｈに基づいて、メモリリードアドレスＤに対応するリードデータを出力するメモリの出力バッファ２２の駆動能力を制御する駆動能力切り替え制御回路２４と、ＣＰＵの要求リードアドレスＡに対応するリードデータが当該ＣＰＵへ到達するまでの期間に、ＣＰＵ要求リードアドレスＡに連続する予想アドレスを生成するアドレス生成部１２と、予想アドレスに対応するリードデータを格納するプリロードバッファ１４を備える。 （もっと読む）

【課題】Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる双方向性スイッチング手段を提供する。
【解決手段】どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る２つのオン・オフ制御スイッチング手段が有って、その両オン・オフ制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、一方の開放された主電極と一方の制御電極の間に一方のオン・オフ駆動手段を設け、一方の開放された主電極と他方の制御電極の間に他方のオン・オフ駆動手段を設け、その両オン・オフ制御スイッチング手段の直列回路を双方向性のスイッチとして使用する。 （もっと読む）

【課題】ゲート線駆動回路の領域を効率よく利用できると共に、ゲート線選択信号の立ち上がり速度の低下（立ち上がり遅延）を防止できる電気光学装置、並びに、それに適した単一導電型のトランジスタで構成されたシフトレジスタ回路を提供する。
【解決手段】ゲート線駆動回路３０は、複数のゲート線ＧＬの奇数行を駆動する奇数ドライバ３０ａと、偶数行を駆動する偶数ドライバ３０ｂとから成る。奇数および偶数ドライバ３０ａ，３０ｂの単位シフトレジスタＳＲの各々は、２行前の選択信号Ｇ_k-2を受け、その２水平期間遅れて自己の選択信号Ｇ_kを活性化させる。偶数ドライバ３０ｂのスタートパルスＳＰ１は、奇数ドライバ３０ａのスタートパルスＳＰ２よりも１水平期間だけ位相が遅れている。 （もっと読む）

【課題】レベル変換における動作範囲を広くする。
【解決手段】第１の電位（ＶＤＤ１）の波高値を有する入力パルス信号（ＶＩＮ）を入力するＣＭＯＳインバータ回路（Ｐ１、Ｎ１）と、第１の電位よりも高電位となる第２の電位（ＶＤＤ２）の電源で動作し、一端（ＮＤ１）をＣＭＯＳインバータ回路の出力端に接続し、他端から第２の電位の波高値を有し入力パルス信号と同相の出力パルス信号（ＶＯＵＴ）を出力するラッチ回路（ＩＮＶ１、Ｐ３）と、第１の電位以上かつ第２の電位未満の電源供給をＣＭＯＳインバータ回路に対して行う電源供給回路（Ｐ２、ＩＮＶ２）と、を備え、電源供給回路は、入力パルス信号が少なくとも接地レベルとなる場合に電源供給を制限するように機能する。 （もっと読む）

【課題】
内部電源回路からの内部電源電圧が安定状態となり、レベルシフタの入力が適正となった後に、レベルシフタを活性化させるパワーダウンモードの復帰シーケンスを備えた電子回路を提供する。
【解決手段】
電源電圧からシステム電圧を発生するシステム電圧発生回路１０と、システム電圧を供給されて動作する内部回路３０と、入出力回路２４と、内部回路からの信号を入力し、電源電圧の電圧レベルに変換し入出力回路へ出力するレベルシフタ２３と、レベルシフタを制御する制御回路４０とを備え、システム電圧発生回路１０が停止状態から動作状態へ移行するとき、制御回路は内部回路が動作状態であることを判定する第１の判定手段４１と、システム電圧が所定値に達したか、または所定値に収束したかを判定する第２の判定手段４２とを備え、双方の判定手段の結果に基づいてレベルシフタを活性化する構成とした。 （もっと読む）

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】スタンバイ時においてハイレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴＬに接続し、スタンバイ時においてローレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴＬ，ＶＳＳＴ１Ｌに接続する。スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌの電位ＶＤＤＴ，ＶＤＤＴ１，ＶＳＳＴ，ＶＳＳＴ１は、ＶＤＤＴ＜ＶＤＤＴ１＜ＶＤＤ、ＶＳＳＴ＞ＶＳＳＴ１＞ＶＳＳを満たす。これにより、スタンバイ状態においてオンするトランジスタのゲート電極と基板との間を流れるリーク電流や、スタンバイ状態においてオフするトランジスタのドレインと基板との間を流れるリーク電流が低減される。 （もっと読む）

【課題】プリエンファシス機能を有する出力回路において、デエンファシス時における差動出力信号のコモンモード電圧のプリエンファシス時のコモンモード電圧からの変動を抑制する。
【解決手段】入力信号とその相補信号とを差動入力して差動出力し、差動出力信号のうち高電位側の出力信号にデエンファシスをかける際に、当該デエンファシス電流を供給するトランジスタ（Ｎ３、Ｎ４）に流れる電流を絞る回路（Ｎ５、Ｎ６、Ｒ３）を備え、デエンファシス時の前記出力信号のハイレベルの前記出力信号のプリエンファシス時のハイレベルからの変化量を縮減させ、デエンファシス時の前記差動出力信号のコモンモード電圧をプリエンファシス時のコモンモード電圧に近づける。 （もっと読む）

【課題】入力信号の立ち上がり時と立ち下がり時で遷移時間差の少ないレベルシフト回路を提供する。
【解決手段】同じ回路構成のVDD 電源系の第１、第２のレベルシフタ11、12と、VEXTQ 電源系のインバータ13と、VDD 電源系のインバータ15を具備し、第１のレベルシフタ11内の２個の入力用NMOSトランジスタTN1 、TN2 のゲート端子には、VEXTQ 電源系の入力信号INとインバータ13の出力信号を入力し、第２のレベルシフタ12内の２個の入力用NMOSトランジスタTN3 、TN4 のゲート端子には、第１のレベルシフタ11の出力ノードA2の信号とインバータ13の出力信号を入力し、第２のレベルシフタ12の出力ノードA4の信号をインバータ15により波形整形して出力信号OUT を得る。 （もっと読む）

アクティブデバイスに対するバイアス電圧を発生する装置が開示され、第１の電圧源と、第１の電圧源に応答してチャージを発生するように適応されたキャパシティブエレメントと、アクティブデバイスに対するバイアス電圧を発生するためにチャージを供給するように適応された第１のスイッチングエレメントとを備える。本装置は、アクティブデバイスの１以上の特性に基づいてキャパシティブエレメントをコントロールするように適応されコントローラを備えるかもしれない。コントローラは、リファレンス電圧に基づいて、すなわちアクティブデバイスの１以上の特性に基づいて前記キャパシティブエレメントのキャパシタンスをコントロールかもしれない。
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【課題】通常動作モード、低消費電力動作モードでの省電力化等を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、外部電源電圧ＶＤＤＥを受けて、外部電源電圧ＶＤＤＥを降圧した第１の電源電圧ＶＤＤＡを出力する第１のレギュレーターＲＧ１と、外部電源電圧ＶＤＤＥを受けて、外部電源電圧ＶＤＤＥを降圧した第２の電源電圧ＶＤＤＢを出力する第２のレギュレーターＲＧ２と、第１の電源電圧ＶＤＤＡが供給され、通常動作モード及び低消費電力動作モードにおいて動作する第１のロジック回路ＬＧ１と、第２の電源電圧ＶＤＤＢが供給され、通常動作モードにおいて動作し、低消費電力動作モードでは非動作になる第２のロジック回路ＬＧ２を含む。 （もっと読む）

【課題】回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することが可能な半導体記憶装置を提供する。
【解決手段】昇圧回路は、第１ないし第４の整流素子と、第１ないし第４のＭＯＳトランジスタと、第１ないし第４のキャパシタと、スイッチ回路と、を備える。スイッチ回路は、第１のＭＯＳトランジスタの他端と第３の整流素子の一端との間の第１の接続点、および、第２のＭＯＳトランジスタの他端と第４の整流素子の一端との間の第２の接続点に接続された低レベル端子と、第３のＭＯＳトランジスタの他端、および、第４のＭＯＳトランジスタの他端に接続された高レベル端子と、を有し、低レベル端子の電圧または高レベル端子の電圧を切り換えて、出力端子に出力するスイッチ回路と、を含む。 （もっと読む）

【課題】待機電流を抑制することによって、低消費電力のスイッチトキャパシタ型積分器を実現する。
【解決手段】φ１において入力信号の電荷をサンプリングするサンプルキャパシタＣ１と、φ２においてサンプルキャパシタＣ１の電荷を仮想ノード４を介して累積する蓄積キャパシタＣ２と、蓄積キャパシタＣ２にサンプルキャパシタＣ１の電荷を供給する主トランジスタＭＰ１，ＭＮ１と、主トランジスタＭＰ１，ＭＮ１のゲート端子と仮想接地ノード４の間に挿入された校正キャパシタＣ３，Ｃ４と、φ１において校正キャパシタＣ３，Ｃ４に対して、仮想ノード４が基準電位Ｖｃｍにあるときの主トランジスタＭＰ１，ＭＮ１のゲート・ソース間電圧が略閾値電圧となる電位差が生じるように電荷を供給する校正装置１２と、を有する。 （もっと読む）

【課題】外部負荷を駆動する入出力回路を有するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを混載して成る半導体集積回路において、入出力回路による内部発生ノイズを低減し、アナログの通信回路における通信エラーの発生を抑える。
【解決手段】外部負荷となるメモリ５を駆動する入出力回路３とＣＰＵ２とを有するデジタル回路と、イーサーネットによって外部回路と通信を行う通信回路４１を備えるアナログ回路４とを混載して成る半導体集積回路１において、前記入出力回路３と電源ＶＤＤとの間に電圧調整回路６を介在して、入出力回路３への供給電源電圧ＶＤＤ’を可変にする。そして、ＣＰＵ２が前記通信回路４１からエラー通知Ｆ２を受信すると、電圧制御回路６へ電圧制御信号Ｆ３を出力し、前記入出力回路３の動作を保証できる下限電圧までの範囲で、パッド３１，３２に加わる電圧を低下させ、ノイズＦ１を抑える。 （もっと読む）

【課題】一対の信号線に差動の信号を出力する差動出力駆動回路を備える半導体集積回路において、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようにする。
【解決手段】一対の信号線４ａ，４ｂのそれぞれとＧＮＤとの間に出力容量Ｃａ，Ｃｂを備えるとともに、それぞれの信号線４ａ，４ｂに直列に第１の抵抗Ｒ１ａ，Ｒ１ｂを介在し、かつ前記信号線４ａ，４ｂを第２の抵抗Ｒ２ａ，Ｒ２ｂによって電源電位にプルアップする。そして、該半導体集積回路１を基板に実装した後に測定された立ち上がり時間と立ち下がり時間とに応じて、抵抗値調整回路Ａａ，Ａｂが、前記抵抗Ｒ１ａ，Ｒ２ａ；Ｒ１ｂ，Ｒ２ｂの抵抗値をそれぞれ調整する。したがって、立ち上がり時間と立ち下がり時間とをそれぞれ独立に調整できるようになり、それらの対称性を維持しなければならないような規格に対しても対応可能となる。 （もっと読む）

【課題】 ＳＳＮに関連する問題を軽減するシステムおよび方法を提供すること。
【解決手段】 シングルエンドの通信チャネルを介して第１の集積回路（ＩＣ）が第２のＩＣと通信する通信システムを開示する。双方向基準チャネルは、第１のＩＣおよび第２のＩＣ間に延在し、両エンドで終端される。基準チャネルの各エンドにおける終端インピーダンスは、信号を異なる方向に通信するための異なるモードをサポートする。基準チャネルの終端インピーダンスは、それぞれの信号方向に最適化されることができる。 （もっと読む）

【課題】簡便かつ小さな面積の回路で、高電圧から低電圧へのレベルシフト回路を具備する半導体集積回路装置を提供すること。
【解決手段】高電圧で動作する高電圧回路と、低電圧で動作する低電圧回路と、高電圧回路の信号を低電圧回路の信号に電圧変換するレベルシフト回路とを備えた半導体集積回路装置であって、レベルシフト回路は、ドレイン電極が高電圧回路に接続され、ソース電極が低電圧回路に接続され、ソース電極に低電圧が印加され、ドレイン及びゲートが高電圧に耐える構造を備えているデプレッション型ＮＭＯＳトランジスタで構成した。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）