入出力回路、半導体制御システム、および入出力回路の制御方法
【課題】デジタル信号を高速で送受信するための入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現する。
【解決手段】出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。例えば、トランジスタＴＰ１，ＴＮ２をＯＮ、トランジスタＴＮ１，ＴＰ２をＯＦＦにし、抵抗素子Ｒ１，Ｒ２を通る電流パスを形成する。
【解決手段】出力バッファ２１は、電源−グランド間に接続されたトランジスタＴＰ１，ＴＮ１と、ノードｎ１と入出力端子２３との間に接続された抵抗素子Ｒ１とを備え、出力バッファ２２は、電源−グランド間に接続されたトランジスタＴＰ２，ＴＮ２と、ノードｎ２と入出力端子２３との間に接続された抵抗素子Ｒ２とを備えている。信号入力モードにおいて、出力バッファ２１，２２によって１つの終端回路を構成する。例えば、トランジスタＴＰ１，ＴＮ２をＯＮ、トランジスタＴＮ１，ＴＰ２をＯＦＦにし、抵抗素子Ｒ１，Ｒ２を通る電流パスを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像機器や通信機器等に搭載される、デジタル信号を高速で送受信するための入出力回路に関する。
【背景技術】
【０００２】
ＰＣ（Personal Computer）、デジタルテレビ、ブルーレイレコーダ等の最近の映像機器では、画像処理や数値演算処理を行うプロセッサと、画像データや演算データをバッファリングするためのＤＲＡＭ(Dynamic Random Access Memory)とが用いられている。プロセッサの性能向上に伴い、ＤＲＡＭとの間のデータ伝送量が年々増加しており、データ伝送の高速化や多ビット化が進んでいる。
【０００３】
プロセッサとＤＲＡＭとの間のデータ送受信を行うためのＤＲＡＭインタフェースには、一般に、ＪＥＤＥＣ（Joint Electron Device Engineering Council）で規定されたＤＤＲ（Double Data Rate）規格が用いられる。このＤＤＲ規格では、ＩＯ回路として、送信側では、プッシュプル型のオフ・チップ・ドライバ（ＯＣＤ）が用いられ、受信側では、信号の反射を抑えるために、テブナン型のオン・ダイ・ターミネーション（ＯＤＴ）が用いられる。
【０００４】
図７は従来の入出力回路の構成の一例であり、１０１はＯＣＤ回路、１０２はＯＤＴ回路、１０３はＯＣＤ回路１０１の制御回路である。ＤＤＲ規格では、送信・受信のいずれについても抵抗値が規定されている。例えばＤＤＲ３規格では、ＯＣＤの抵抗値は３０〜６８Ω、ＯＤＴの抵抗値は８０〜２４０Ωと決められている。このため、信号の送受信を行う際に、１０ｍＡ前後の電流ＩＨ，ＩＬが、送信側、受信側に常時流れることになる。さらに、ＯＣＤ，ＯＤＴの抵抗値に関しては、Ｉ−Ｖ特性も細かく規定されており、このため、ＯＣＤ回路やＯＤＴ回路として、トランジスタと抵抗素子を直列に接続した構成が、一般に用いられている。図７の構成では、ＯＣＤ回路１０１では、電源とグランドとの間に、トランジスタＴＰ０１、抵抗素子Ｒｐ１，Ｒｎ１、トランジスタＴＮ０１が直列に接続されている。また、ＯＤＴ回路１０２では、電源とグランドとの間に、トランジスタＴＰ０２、抵抗素子Ｒｐ２，Ｒｎ２、トランジスタＴＮ０２が直列に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１３３９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
昨今のＬＳＩ製造プロセスの微細化に伴い、例えばＬＳＩの内部ロジック回路については、小面積化がかなりの程度実現されている。ところが、ＯＣＤ回路のようなドライブ回路やＯＤＴ回路のような終端回路については、上述したように例えば１０ｍＡ前後の電流を常時流す必要があるため、トランジスタや抵抗素子のサイズが自ずと決まってしまい、このため小面積化が進んでいない。このことは、ＬＳＩのコスト削減の妨げになっている。
【０００７】
さらに、プロセスの微細化に伴う配線層の薄膜化の進行により、ＥＭ（Electro Migration）の観点から、単位配線幅当たりに流すことが可能な電流量が低下している。このことも、ドライブ回路や終端回路の小面積化における大きな問題となっている。
【０００８】
本発明は、デジタル信号を高速で送受信するための入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の一態様では、入出力回路は、第１の出力バッファと、第２の出力バッファと、前記第１および第２の出力バッファが共通に接続される入出力端子とを備えている。そして、前記第１の出力バッファは、電源と第１ノードとの間に接続された第１のトランジスタと、前記第１ノードとグランドとの間に接続された第２のトランジスタと、前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、前記第２の出力バッファは、電源と第２ノードとの間に接続された第３のトランジスタと、前記第２のノードとグランドとの間に接続された第４のトランジスタと、前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備えている。
【００１０】
そして、前記第１および第２の出力バッファを介して信号出力を行う信号出力モードと、前記第１および第２の出力バッファを終端回路として設定する信号入力モードとを切り替える。さらに、前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う。
【００１１】
この態様によると、第１の出力バッファにおいて、第１の抵抗素子が電源側とグランド側とで共用されており、同様に第２の出力バッファにおいて、第２の抵抗素子が電源側とグランド側とで共用されている。これにより、抵抗素子を削減することができる。また、信号出力モードにおいて、第１および第２の抵抗素子には、信号“Ｈ”出力時と信号“Ｌ”出力時とで、逆向きに電流が流れる。このため、抵抗素子のＥＭ劣化が抑制されるので、抵抗素子の幅を小さく抑えることが可能になる。さらに、信号入力モードにおいて、第１および第２の出力バッファを組み合わせて終端回路が構成され、このとき、電源からグランドに向けて、第１および第２の抵抗素子を通る電流パスが形成される。したがって、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現することができる。
【００１２】
そして、前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替えるのが好ましい。
【００１３】
これによると、信号入力モードにおいて、第１および第２の抵抗素子に流れる電流の向きが切り替わるので、抵抗素子とそれに繋がる配線やビアのＥＭ耐性を向上させることができる。また、活性化するトランジスタも切り替わるので、各トランジスタとその配線に流れる平均電流量も減少し、これにより、トランジスタ配線のＥＭ劣化を抑制することができる。したがって、抵抗素子の幅やトランジスタ配線の幅等を縮小することが可能となり、回路面積削減を図ることができる。
【発明の効果】
【００１４】
本発明によると、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現することができる。これにより、映像機器や通信機器等に搭載されるＬＳＩの、信頼性確保とコスト削減を両立することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る入出力回路が搭載される半導体制御システムの一例である。
【図２】実施形態に係る入出力回路の構成と信号出力モードにおける動作を示す図である。
【図３】実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。
【図４】実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。
【図５】実施形態に係る入出力回路の等価回路図であり、（ａ）が信号出力時、（ｂ）が信号入力時である。
【図６】出力バッファを複数ユニットに分割配置した構成の一例である。
【図７】従来の入出力回路の構成図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
図１は実施形態に係る入出力回路が搭載される半導体制御システムの一例である。図１において、１は画像処理や演算処理等を行うプロセッサ、２はＤＲＡＭ(Dynamic Random Access Memory)、３はＯＳ（Operating System）や制御プログラムを格納するＰＲＯＭ（Programmable Read Only Memory）である。プロセッサ１はＣＰＵ１１を有しており、ＰＲＯＭ３に格納されたＯＳや制御プログラムの命令に従って画像処理や演算処理等を行う。ＤＲＡＭ２は制御プログラムや演算データ、画像データ等をプロセッサ１と高速にやりとりするためのバッファとして使用される。プロセッサ１はＣＰＵ１１とＤＲＡＭ２との間で大容量のデータを高速に送受信するためのＤＲＡＭインタフェース１２を有している。
【００１８】
本実施形態に係る入出力回路は、例えば、図１のＤＲＡＭインタフェース１２に設けられている。例えば、最近の標準的なＰＣ（Personal Computer）では、プロセッサ１とＤＲＡＭ２との間は１００本以上の信号線で結ばれており、数百Ｍｂｐｓ以上の速度でデータ転送を行う。このために、ＤＲＡＭインタフェース１２には、各信号線毎に、１００個以上の入出力回路が搭載される。
【００１９】
なお、本実施形態に係る入出力回路は、例えば、画像処理や数値演算を行うＬＳＩや、高速にデジタル信号を通信する機器等にも使用される。
【００２０】
図２〜図４は本実施形態に係る入出力回路の構成と動作を示す図である。図２〜図４において、２０はバッファ部、３０は入出力制御回路である。４０は入出力の相手側の回路部である。
【００２１】
バッファ部２０は、第１の出力バッファ２１、第２の出力バッファ２２、第１および第２の出力バッファ２１，２２が共通に接続される入出力端子２３、および入力バッファ２４を備えている。第１の出力バッファ２１は、電源と第１ノードｎ１との間に接続された第１のトランジスタとしてのトランジスタＴＰ１と、第１ノードｎ１とグランドとの間に接続された第２のトランジスタとしてのトランジスタＴＮ１と、第１ノードｎ１と入出力端子２３との間に接続された第１の抵抗素子としての抵抗素子Ｒ１とを備えている。第２の出力バッファ２２は、電源と第２ノードｎ２との間に接続された第３のトランジスタとしてのトランジスタＴＰ２と、第２ノードｎ２とグランドとの間に接続された第４のトランジスタとしてのトランジスタＴＮ２と、第２ノードｎ２と入出力端子２３との間に接続された第２の抵抗素子としての抵抗素子Ｒ２とを備えている。
【００２２】
入出力制御回路３０は、信号発生器３１、切替スイッチ３２およびインバータ３３を備えており、第１の出力バッファ２１のトランジスタＴＰ１，ＴＮ１、および、第２の出力バッファ２２のトランジスタＴＰ２，ＴＮ２のゲートに信号を出力する。そして、第１および第２の出力バッファ２１，２２を介して信号出力を行う信号出力モードと、第１および第２の出力バッファ２１，２２を終端回路として設定する信号入力モードとを切り替える。図２は信号出力モードにおける動作を示し、図３および図４は信号入力モードにおける動作を示す。
【００２３】
図２を参照して信号出力モードにおける動作について説明する。図２に示すように、信号出力モードにおいて、切替スイッチ３２は上側に設定され、入出力制御回路３０は、第１および第２の出力バッファ２１，２２に同一の信号、すなわち信号発生器３１から出力された信号を出力する。信号発生器３１が信号“Ｌ(Low)”を出力したときは、トランジスタＴＰ１，ＴＰ２がＯＮ状態になり、トランジスタＴＮ１，ＴＮ２がＯＦＦ状態になる。このため、第１および第２の出力バッファ２１，２２から信号“Ｈ(High)”が入出力端子２３に出力される。一方、信号発生器３１が信号“Ｈ”を出力したときは、トランジスタＴＰ１，ＴＰ２がＯＦＦ状態になり、トランジスタＴＮ１，ＴＮ２がＯＮ状態になる。このため、第１および第２の出力バッファ２１，２２から信号“Ｌ”が入出力端子２３に出力される。
【００２４】
ここで、本実施形態に係る入出力回路では、出力バッファ２１，２２において、電源側とグランド側とで、抵抗素子Ｒ１，Ｒ２が共用されている。例えば第１の出力バッファ２１において、信号“Ｈ”を出力するときは、トランジスタＴＰ１と抵抗素子Ｒ１とで出力抵抗を構成し、信号“Ｌ”を出力するときは、トランジスタＴＮ１と抵抗素子Ｒ１とで出力抵抗を構成する（図２では電流の向きを白抜き矢印で示している。）。このように抵抗素子Ｒ１，Ｒ２を共用することによって、例えば図７のような従来の、電源側とグランド側の両方に抵抗素子を設けた構成に比べて、抵抗素子を削減することができる。これにより、レイアウト面積を従来よりも小さくすることができる。
【００２５】
さらに、図７のような従来の構成では、抵抗素子には、常に一定方向に電流が流れる。このため、ＥＭ耐性を確保するために、抵抗素子の幅を十分大きく確保することが必要となり、さらにレイアウト面積の増加を招くという問題があった。これに対して本実施形態の入出力回路では、抵抗素子Ｒ１，Ｒ２には、信号“Ｈ”出力時と信号“Ｌ”出力時とで、逆向きに電流が流れる。このため、抵抗素子のＥＭ劣化が従来よりも抑制されることになり、したがって、抵抗素子の幅を小さく抑えることが可能になる。
【００２６】
図３および図４を参照して信号入力モードにおける動作について説明する。信号入力モードでは、第１および第２の出力バッファ２１，２２を終端回路として設定する。
【００２７】
ここで、例えば図７のような従来の構成において、出力バッファ１０１のトランジスタＴＰ１，ＴＮ１を同時にＯＮ状態にすることによって、テブナン型の終端回路１０２と同様の回路構成を実現することができる。すなわち、出力バッファ１０１を信号入力時の終端回路として兼用可能である。ところが、本実施形態に係る入出力回路において、例えば第１の出力バッファ２１のトランジスタＴＰ１，ＴＮ１を同時にＯＮ状態にすると、電源−グランド間の抵抗成分がトランジスタＴＰ１，ＴＮ１のＯＮ抵抗のみとなってしまう。このため、第１の出力バッファ２１を終端回路として設定できるものの、動作電流が従来と比べて格段に大きくなってしまう、という問題が生じる。
【００２８】
そこで本実施形態では、この問題を解決するために、第１の出力バッファ２１と第２の出力バッファ２２とを組み合わせて、終端回路を実現する。すなわち、図３および図４に示すように、信号入力モードにおいて、切替スイッチ３２は下側に設定され、入出力制御回路３０は、第１および第２の出力バッファ２１，２２に極性が互いに逆の信号を出力する。すなわち、第１の出力バッファ２１には信号発生器３１の出力信号がそのまま与えられ、第２の出力バッファ２２には信号発生器３１の出力信号の反転信号が与えられる。
【００２９】
図３では、信号発生器３１は信号“Ｌ”を出力しており、第１の出力バッファ２１には信号“Ｌ”が与えられる一方、第２の出力バッファ２２には信号“Ｈ”が与えられる。このとき、第１の出力バッファ２１ではトランジスタＴＰ１がＯＮ状態、トランジスタＴＮ１がＯＦＦ状態になり、第２の出力バッファ２２ではトランジスタＴＰ２がＯＦＦ状態、トランジスタＴＮ２がＯＮ状態になる。この結果、電源からトランジスタＴＰ１、抵抗素子Ｒ１、抵抗素子Ｒ２、トランジスタＴＮ２を介してグランドに抜ける電流パスが形成される。すなわち、トランジスタＴＰ１，ＴＮ２および抵抗素子Ｒ１，Ｒ２によって終端回路が構成される。この場合の入力抵抗値は、トランジスタＴＰ１のＯＮ抵抗と抵抗素子Ｒ１の直列抵抗と、トランジスタＴＮ２のＯＮ抵抗と抵抗素子Ｒ２の直列抵抗との並列抵抗の値となる。したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。
【００３０】
また図４では、信号発生器３１は信号“Ｈ”を出力しており、第１の出力バッファ２１には信号“Ｈ”が与えられる一方、第２の出力バッファ２２には信号“Ｌ”が与えられる。このとき、第１の出力バッファ２１ではトランジスタＴＰ１がＯＦＦ状態、トランジスタＴＮ１がＯＮ状態になり、第２の出力バッファ２２ではトランジスタＴＰ２がＯＮ状態、トランジスタＴＮ２がＯＦＦ状態になる。この結果、電源からトランジスタＴＰ２、抵抗素子Ｒ２、抵抗素子Ｒ１、トランジスタＴＮ１を介してグランドに抜ける電流パスが形成される。すなわち、トランジスタＴＰ２，ＴＮ１および抵抗素子Ｒ１，Ｒ２によって終端回路が構成される。この場合の入力抵抗値は、トランジスタＴＰ２のＯＮ抵抗と抵抗素子Ｒ２の直列抵抗と、トランジスタＴＮ１のＯＮ抵抗と抵抗素子Ｒ１の直列抵抗との並列抵抗の値となる。したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。
【００３１】
信号入力モードにおいては、図３の状態にしてもよいし、図４の状態にしてもよい。あるいは、図３の状態と図４の状態を、適宜、所定のタイミングで、切り替えるようにしてもよい。例えば、所定の時間周期で図３の状態と図４の状態とを切り替えてもよいし、信号入力モードになる度に、図３の状態と図４の状態とを切り替えるようにしてもよい。
【００３２】
図３と図４とでは、抵抗素子Ｒ１，Ｒ２に流れる電流の向きが逆になっている。このため、図３の状態と図４の状態とを切り替えることによって、抵抗素子Ｒ１，Ｒ２に流れる電流の向きを変えることができ、これにより、抵抗素子Ｒ１，Ｒ２のＥＭによる劣化を抑制することが可能となる。また、図３と図４とでは、活性化するトランジスタも切り替わるため、図３の状態と図４の状態とを切り替えることによって、各トランジスタとその配線に流れる平均電流量も削減することができる。これにより、トランジスタ配線に対するＥＭ劣化を抑制することができる。したがって、ＥＭ耐性の規定値を満たすために必要となる、抵抗素子の幅やトランジスタ配線の幅等を小さくでき、レイアウト面積を削減することが可能になる。
【００３３】
なお、通常は、信号出力時における出力抵抗の規定値は、信号入力時における入力抵抗の規定値以下であるため、２個の出力バッファによって１個の終端回路を構成しても、特に問題は生じない。
【００３４】
図５は本実施形態に係る入出力回路の等価回路の簡略図であり、（ａ）は信号出力時における等価回路、（ｂ）は信号入力時における等価回路である。図５（ａ）に示すように、信号出力時において２個の出力バッファ２１，２２を並列で用いた場合、出力抵抗Ｒｏｕｔは、
Ｒｏｕｔ＝（ＲＴＰ１＋Ｒ１）／／(ＲＴＰ２＋Ｒ２）
となる。一方、信号入力時は、図５（ｂ）に示すように、２個の出力バッファ２１，２２を用いて終端回路を構成した場合、入力抵抗Ｒｉｎは、
Ｒｉｎ ＝（ＲＴＰ１＋Ｒ１）／／(ＲＴＮ２＋Ｒ２）
となる。ただし、ＲＴＰ１，ＲＴＰ２，ＲＴＮ２はそれぞれ、トランジスタＴＰ１，ＴＰ２，ＴＮ２のＯＮ抵抗値である。各トランジスタのＯＮ抵抗値が互いに等しいとすると、出力抵抗Ｒｏｕｔと入力抵抗Ｒｉｎとは等しくなる。例えば、出力抵抗Ｒｏｕｔ＝５０Ω、入力抵抗Ｒｉｎ＝５０Ωを実現する場合には、出力バッファ２１，２２それぞれの出力抵抗を１００Ωとすると、出力抵抗Ｒｏｕｔ＝５０Ωを実現できる。また信号入力時は図５（ｂ）のようにすることによって、外部端子から見た入力抵抗Ｒｉｎは、１００Ωと１００Ωの並列抵抗すなわち５０Ωとなる。
【００３５】
もし、出力抵抗と入力抵抗の値を個別に細かく設定したい場合は、図６に示すように、出力バッファを複数ユニット（図６では１０個のユニット６０１〜６１０）に分割して配置し、使うユニット数を適宜選択するようにすればよい。例えば、図６の構成では、１ユニットの抵抗値をＲとすると、信号出力時における出力抵抗は、Ｒ，Ｒ／２，Ｒ／３，…，Ｒ／１０まで１０段階に設定することができる。また、信号入力時における入力抵抗は、Ｒ／２，Ｒ／４，Ｒ／６，Ｒ／８，Ｒ／１０の５段階に設定することができる。
【００３６】
さらに、複数ユニットを用いて、活性化するユニットを切り替えて使用することによって、上述したのと同様にトランジスタ配線に流れる平均電流を削減することができるので、ＥＭ劣化の抑制が可能となる。
【００３７】
なお、上述の実施形態では、入出力制御回路３０について、簡易な構成を例にとって説明したが、これに限られるものではない。
【００３８】
また、図１に示す半導体制御システムでは、ＣＰＵ１１が、ＰＲＯＭ３に格納されたプログラムに従って、ＤＲＡＭインタフェース１２に含まれた入出力回路に対して、信号入力モードと信号出力モードとの切替を指示するものとする。さらには、ＣＰＵ１１は、信号入力モードにおいて、ＯＮ状態にあるトランジスタの切替も行ってもよい。例えば、図３に示す状態と図４に示す状態とを、ソフトウェアによって切り替えるようにしてもよい。また、出力バッファが複数ユニットに分割して配置されている場合に、ソフトウェアによって、使うユニット数を適宜選択するようにしてもよい。これにより、信号入力モードにおいて、ＯＮ状態にあるトランジスタの切替タイミングや、使用ユニット数を最適化することができる。もちろん、ＯＮ状態にあるトランジスタの切替やユニット数の選択を、内部回路によって行ってもよい。
【００３９】
また、本実施形態で示した、２個の出力バッファを用いた終端回路の実現手法は、図７に示すような従来の出力バッファ構成や、抵抗デバイスを用いない出力バッファに対しても、適用可能である。
【産業上の利用可能性】
【００４０】
本発明では、ドライバ回路と終端回路の両方の機能を果たす入出力回路が、ＥＭ耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現されるので、例えば、高速にデジタル信号を伝送するインタフェースＬＳＩの信頼性確保やコスト削減に有用である。
【符号の説明】
【００４１】
２１ 第１の出力バッファ
２２ 第２の出力バッファ
２３ 入出力端子
３０ 入出力制御回路
ＴＰ１ 第１のトランジスタ
ＴＮ１ 第２のトランジスタ
ＴＰ２ 第３のトランジスタ
ＴＮ２ 第４のトランジスタ
Ｒ１ 第１の抵抗素子
Ｒ２ 第２の抵抗素子
ｎ１ 第１ノード
ｎ２ 第２ノード
【技術分野】
【０００１】
本発明は、映像機器や通信機器等に搭載される、デジタル信号を高速で送受信するための入出力回路に関する。
【背景技術】
【０００２】
ＰＣ（Personal Computer）、デジタルテレビ、ブルーレイレコーダ等の最近の映像機器では、画像処理や数値演算処理を行うプロセッサと、画像データや演算データをバッファリングするためのＤＲＡＭ(Dynamic Random Access Memory)とが用いられている。プロセッサの性能向上に伴い、ＤＲＡＭとの間のデータ伝送量が年々増加しており、データ伝送の高速化や多ビット化が進んでいる。
【０００３】
プロセッサとＤＲＡＭとの間のデータ送受信を行うためのＤＲＡＭインタフェースには、一般に、ＪＥＤＥＣ（Joint Electron Device Engineering Council）で規定されたＤＤＲ（Double Data Rate）規格が用いられる。このＤＤＲ規格では、ＩＯ回路として、送信側では、プッシュプル型のオフ・チップ・ドライバ（ＯＣＤ）が用いられ、受信側では、信号の反射を抑えるために、テブナン型のオン・ダイ・ターミネーション（ＯＤＴ）が用いられる。
【０００４】
図７は従来の入出力回路の構成の一例であり、１０１はＯＣＤ回路、１０２はＯＤＴ回路、１０３はＯＣＤ回路１０１の制御回路である。ＤＤＲ規格では、送信・受信のいずれについても抵抗値が規定されている。例えばＤＤＲ３規格では、ＯＣＤの抵抗値は３０〜６８Ω、ＯＤＴの抵抗値は８０〜２４０Ωと決められている。このため、信号の送受信を行う際に、１０ｍＡ前後の電流ＩＨ，ＩＬが、送信側、受信側に常時流れることになる。さらに、ＯＣＤ，ＯＤＴの抵抗値に関しては、Ｉ−Ｖ特性も細かく規定されており、このため、ＯＣＤ回路やＯＤＴ回路として、トランジスタと抵抗素子を直列に接続した構成が、一般に用いられている。図７の構成では、ＯＣＤ回路１０１では、電源とグランドとの間に、トランジスタＴＰ０１、抵抗素子Ｒｐ１，Ｒｎ１、トランジスタＴＮ０１が直列に接続されている。また、ＯＤＴ回路１０２では、電源とグランドとの間に、トランジスタＴＰ０２、抵抗素子Ｒｐ２，Ｒｎ２、トランジスタＴＮ０２が直列に接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１３３９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
昨今のＬＳＩ製造プロセスの微細化に伴い、例えばＬＳＩの内部ロジック回路については、小面積化がかなりの程度実現されている。ところが、ＯＣＤ回路のようなドライブ回路やＯＤＴ回路のような終端回路については、上述したように例えば１０ｍＡ前後の電流を常時流す必要があるため、トランジスタや抵抗素子のサイズが自ずと決まってしまい、このため小面積化が進んでいない。このことは、ＬＳＩのコスト削減の妨げになっている。
【０００７】
さらに、プロセスの微細化に伴う配線層の薄膜化の進行により、ＥＭ（Electro Migration）の観点から、単位配線幅当たりに流すことが可能な電流量が低下している。このことも、ドライブ回路や終端回路の小面積化における大きな問題となっている。
【０００８】
本発明は、デジタル信号を高速で送受信するための入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現することを目的としている。
【課題を解決するための手段】
【０００９】
本発明の一態様では、入出力回路は、第１の出力バッファと、第２の出力バッファと、前記第１および第２の出力バッファが共通に接続される入出力端子とを備えている。そして、前記第１の出力バッファは、電源と第１ノードとの間に接続された第１のトランジスタと、前記第１ノードとグランドとの間に接続された第２のトランジスタと、前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、前記第２の出力バッファは、電源と第２ノードとの間に接続された第３のトランジスタと、前記第２のノードとグランドとの間に接続された第４のトランジスタと、前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備えている。
【００１０】
そして、前記第１および第２の出力バッファを介して信号出力を行う信号出力モードと、前記第１および第２の出力バッファを終端回路として設定する信号入力モードとを切り替える。さらに、前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う。
【００１１】
この態様によると、第１の出力バッファにおいて、第１の抵抗素子が電源側とグランド側とで共用されており、同様に第２の出力バッファにおいて、第２の抵抗素子が電源側とグランド側とで共用されている。これにより、抵抗素子を削減することができる。また、信号出力モードにおいて、第１および第２の抵抗素子には、信号“Ｈ”出力時と信号“Ｌ”出力時とで、逆向きに電流が流れる。このため、抵抗素子のＥＭ劣化が抑制されるので、抵抗素子の幅を小さく抑えることが可能になる。さらに、信号入力モードにおいて、第１および第２の出力バッファを組み合わせて終端回路が構成され、このとき、電源からグランドに向けて、第１および第２の抵抗素子を通る電流パスが形成される。したがって、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、実現することができる。
【００１２】
そして、前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替えるのが好ましい。
【００１３】
これによると、信号入力モードにおいて、第１および第２の抵抗素子に流れる電流の向きが切り替わるので、抵抗素子とそれに繋がる配線やビアのＥＭ耐性を向上させることができる。また、活性化するトランジスタも切り替わるので、各トランジスタとその配線に流れる平均電流量も減少し、これにより、トランジスタ配線のＥＭ劣化を抑制することができる。したがって、抵抗素子の幅やトランジスタ配線の幅等を縮小することが可能となり、回路面積削減を図ることができる。
【発明の効果】
【００１４】
本発明によると、ドライバ回路と終端回路の両方の機能を果たす入出力回路を、ＥＭ耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現することができる。これにより、映像機器や通信機器等に搭載されるＬＳＩの、信頼性確保とコスト削減を両立することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る入出力回路が搭載される半導体制御システムの一例である。
【図２】実施形態に係る入出力回路の構成と信号出力モードにおける動作を示す図である。
【図３】実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。
【図４】実施形態に係る入出力回路の構成と信号入力モードにおける動作を示す図である。
【図５】実施形態に係る入出力回路の等価回路図であり、（ａ）が信号出力時、（ｂ）が信号入力時である。
【図６】出力バッファを複数ユニットに分割配置した構成の一例である。
【図７】従来の入出力回路の構成図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
図１は実施形態に係る入出力回路が搭載される半導体制御システムの一例である。図１において、１は画像処理や演算処理等を行うプロセッサ、２はＤＲＡＭ(Dynamic Random Access Memory)、３はＯＳ（Operating System）や制御プログラムを格納するＰＲＯＭ（Programmable Read Only Memory）である。プロセッサ１はＣＰＵ１１を有しており、ＰＲＯＭ３に格納されたＯＳや制御プログラムの命令に従って画像処理や演算処理等を行う。ＤＲＡＭ２は制御プログラムや演算データ、画像データ等をプロセッサ１と高速にやりとりするためのバッファとして使用される。プロセッサ１はＣＰＵ１１とＤＲＡＭ２との間で大容量のデータを高速に送受信するためのＤＲＡＭインタフェース１２を有している。
【００１８】
本実施形態に係る入出力回路は、例えば、図１のＤＲＡＭインタフェース１２に設けられている。例えば、最近の標準的なＰＣ（Personal Computer）では、プロセッサ１とＤＲＡＭ２との間は１００本以上の信号線で結ばれており、数百Ｍｂｐｓ以上の速度でデータ転送を行う。このために、ＤＲＡＭインタフェース１２には、各信号線毎に、１００個以上の入出力回路が搭載される。
【００１９】
なお、本実施形態に係る入出力回路は、例えば、画像処理や数値演算を行うＬＳＩや、高速にデジタル信号を通信する機器等にも使用される。
【００２０】
図２〜図４は本実施形態に係る入出力回路の構成と動作を示す図である。図２〜図４において、２０はバッファ部、３０は入出力制御回路である。４０は入出力の相手側の回路部である。
【００２１】
バッファ部２０は、第１の出力バッファ２１、第２の出力バッファ２２、第１および第２の出力バッファ２１，２２が共通に接続される入出力端子２３、および入力バッファ２４を備えている。第１の出力バッファ２１は、電源と第１ノードｎ１との間に接続された第１のトランジスタとしてのトランジスタＴＰ１と、第１ノードｎ１とグランドとの間に接続された第２のトランジスタとしてのトランジスタＴＮ１と、第１ノードｎ１と入出力端子２３との間に接続された第１の抵抗素子としての抵抗素子Ｒ１とを備えている。第２の出力バッファ２２は、電源と第２ノードｎ２との間に接続された第３のトランジスタとしてのトランジスタＴＰ２と、第２ノードｎ２とグランドとの間に接続された第４のトランジスタとしてのトランジスタＴＮ２と、第２ノードｎ２と入出力端子２３との間に接続された第２の抵抗素子としての抵抗素子Ｒ２とを備えている。
【００２２】
入出力制御回路３０は、信号発生器３１、切替スイッチ３２およびインバータ３３を備えており、第１の出力バッファ２１のトランジスタＴＰ１，ＴＮ１、および、第２の出力バッファ２２のトランジスタＴＰ２，ＴＮ２のゲートに信号を出力する。そして、第１および第２の出力バッファ２１，２２を介して信号出力を行う信号出力モードと、第１および第２の出力バッファ２１，２２を終端回路として設定する信号入力モードとを切り替える。図２は信号出力モードにおける動作を示し、図３および図４は信号入力モードにおける動作を示す。
【００２３】
図２を参照して信号出力モードにおける動作について説明する。図２に示すように、信号出力モードにおいて、切替スイッチ３２は上側に設定され、入出力制御回路３０は、第１および第２の出力バッファ２１，２２に同一の信号、すなわち信号発生器３１から出力された信号を出力する。信号発生器３１が信号“Ｌ(Low)”を出力したときは、トランジスタＴＰ１，ＴＰ２がＯＮ状態になり、トランジスタＴＮ１，ＴＮ２がＯＦＦ状態になる。このため、第１および第２の出力バッファ２１，２２から信号“Ｈ(High)”が入出力端子２３に出力される。一方、信号発生器３１が信号“Ｈ”を出力したときは、トランジスタＴＰ１，ＴＰ２がＯＦＦ状態になり、トランジスタＴＮ１，ＴＮ２がＯＮ状態になる。このため、第１および第２の出力バッファ２１，２２から信号“Ｌ”が入出力端子２３に出力される。
【００２４】
ここで、本実施形態に係る入出力回路では、出力バッファ２１，２２において、電源側とグランド側とで、抵抗素子Ｒ１，Ｒ２が共用されている。例えば第１の出力バッファ２１において、信号“Ｈ”を出力するときは、トランジスタＴＰ１と抵抗素子Ｒ１とで出力抵抗を構成し、信号“Ｌ”を出力するときは、トランジスタＴＮ１と抵抗素子Ｒ１とで出力抵抗を構成する（図２では電流の向きを白抜き矢印で示している。）。このように抵抗素子Ｒ１，Ｒ２を共用することによって、例えば図７のような従来の、電源側とグランド側の両方に抵抗素子を設けた構成に比べて、抵抗素子を削減することができる。これにより、レイアウト面積を従来よりも小さくすることができる。
【００２５】
さらに、図７のような従来の構成では、抵抗素子には、常に一定方向に電流が流れる。このため、ＥＭ耐性を確保するために、抵抗素子の幅を十分大きく確保することが必要となり、さらにレイアウト面積の増加を招くという問題があった。これに対して本実施形態の入出力回路では、抵抗素子Ｒ１，Ｒ２には、信号“Ｈ”出力時と信号“Ｌ”出力時とで、逆向きに電流が流れる。このため、抵抗素子のＥＭ劣化が従来よりも抑制されることになり、したがって、抵抗素子の幅を小さく抑えることが可能になる。
【００２６】
図３および図４を参照して信号入力モードにおける動作について説明する。信号入力モードでは、第１および第２の出力バッファ２１，２２を終端回路として設定する。
【００２７】
ここで、例えば図７のような従来の構成において、出力バッファ１０１のトランジスタＴＰ１，ＴＮ１を同時にＯＮ状態にすることによって、テブナン型の終端回路１０２と同様の回路構成を実現することができる。すなわち、出力バッファ１０１を信号入力時の終端回路として兼用可能である。ところが、本実施形態に係る入出力回路において、例えば第１の出力バッファ２１のトランジスタＴＰ１，ＴＮ１を同時にＯＮ状態にすると、電源−グランド間の抵抗成分がトランジスタＴＰ１，ＴＮ１のＯＮ抵抗のみとなってしまう。このため、第１の出力バッファ２１を終端回路として設定できるものの、動作電流が従来と比べて格段に大きくなってしまう、という問題が生じる。
【００２８】
そこで本実施形態では、この問題を解決するために、第１の出力バッファ２１と第２の出力バッファ２２とを組み合わせて、終端回路を実現する。すなわち、図３および図４に示すように、信号入力モードにおいて、切替スイッチ３２は下側に設定され、入出力制御回路３０は、第１および第２の出力バッファ２１，２２に極性が互いに逆の信号を出力する。すなわち、第１の出力バッファ２１には信号発生器３１の出力信号がそのまま与えられ、第２の出力バッファ２２には信号発生器３１の出力信号の反転信号が与えられる。
【００２９】
図３では、信号発生器３１は信号“Ｌ”を出力しており、第１の出力バッファ２１には信号“Ｌ”が与えられる一方、第２の出力バッファ２２には信号“Ｈ”が与えられる。このとき、第１の出力バッファ２１ではトランジスタＴＰ１がＯＮ状態、トランジスタＴＮ１がＯＦＦ状態になり、第２の出力バッファ２２ではトランジスタＴＰ２がＯＦＦ状態、トランジスタＴＮ２がＯＮ状態になる。この結果、電源からトランジスタＴＰ１、抵抗素子Ｒ１、抵抗素子Ｒ２、トランジスタＴＮ２を介してグランドに抜ける電流パスが形成される。すなわち、トランジスタＴＰ１，ＴＮ２および抵抗素子Ｒ１，Ｒ２によって終端回路が構成される。この場合の入力抵抗値は、トランジスタＴＰ１のＯＮ抵抗と抵抗素子Ｒ１の直列抵抗と、トランジスタＴＮ２のＯＮ抵抗と抵抗素子Ｒ２の直列抵抗との並列抵抗の値となる。したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。
【００３０】
また図４では、信号発生器３１は信号“Ｈ”を出力しており、第１の出力バッファ２１には信号“Ｈ”が与えられる一方、第２の出力バッファ２２には信号“Ｌ”が与えられる。このとき、第１の出力バッファ２１ではトランジスタＴＰ１がＯＦＦ状態、トランジスタＴＮ１がＯＮ状態になり、第２の出力バッファ２２ではトランジスタＴＰ２がＯＮ状態、トランジスタＴＮ２がＯＦＦ状態になる。この結果、電源からトランジスタＴＰ２、抵抗素子Ｒ２、抵抗素子Ｒ１、トランジスタＴＮ１を介してグランドに抜ける電流パスが形成される。すなわち、トランジスタＴＰ２，ＴＮ１および抵抗素子Ｒ１，Ｒ２によって終端回路が構成される。この場合の入力抵抗値は、トランジスタＴＰ２のＯＮ抵抗と抵抗素子Ｒ２の直列抵抗と、トランジスタＴＮ１のＯＮ抵抗と抵抗素子Ｒ１の直列抵抗との並列抵抗の値となる。したがって、従来と同程度の動作電流によって、終端回路として動作させることが可能となる。
【００３１】
信号入力モードにおいては、図３の状態にしてもよいし、図４の状態にしてもよい。あるいは、図３の状態と図４の状態を、適宜、所定のタイミングで、切り替えるようにしてもよい。例えば、所定の時間周期で図３の状態と図４の状態とを切り替えてもよいし、信号入力モードになる度に、図３の状態と図４の状態とを切り替えるようにしてもよい。
【００３２】
図３と図４とでは、抵抗素子Ｒ１，Ｒ２に流れる電流の向きが逆になっている。このため、図３の状態と図４の状態とを切り替えることによって、抵抗素子Ｒ１，Ｒ２に流れる電流の向きを変えることができ、これにより、抵抗素子Ｒ１，Ｒ２のＥＭによる劣化を抑制することが可能となる。また、図３と図４とでは、活性化するトランジスタも切り替わるため、図３の状態と図４の状態とを切り替えることによって、各トランジスタとその配線に流れる平均電流量も削減することができる。これにより、トランジスタ配線に対するＥＭ劣化を抑制することができる。したがって、ＥＭ耐性の規定値を満たすために必要となる、抵抗素子の幅やトランジスタ配線の幅等を小さくでき、レイアウト面積を削減することが可能になる。
【００３３】
なお、通常は、信号出力時における出力抵抗の規定値は、信号入力時における入力抵抗の規定値以下であるため、２個の出力バッファによって１個の終端回路を構成しても、特に問題は生じない。
【００３４】
図５は本実施形態に係る入出力回路の等価回路の簡略図であり、（ａ）は信号出力時における等価回路、（ｂ）は信号入力時における等価回路である。図５（ａ）に示すように、信号出力時において２個の出力バッファ２１，２２を並列で用いた場合、出力抵抗Ｒｏｕｔは、
Ｒｏｕｔ＝（ＲＴＰ１＋Ｒ１）／／(ＲＴＰ２＋Ｒ２）
となる。一方、信号入力時は、図５（ｂ）に示すように、２個の出力バッファ２１，２２を用いて終端回路を構成した場合、入力抵抗Ｒｉｎは、
Ｒｉｎ ＝（ＲＴＰ１＋Ｒ１）／／(ＲＴＮ２＋Ｒ２）
となる。ただし、ＲＴＰ１，ＲＴＰ２，ＲＴＮ２はそれぞれ、トランジスタＴＰ１，ＴＰ２，ＴＮ２のＯＮ抵抗値である。各トランジスタのＯＮ抵抗値が互いに等しいとすると、出力抵抗Ｒｏｕｔと入力抵抗Ｒｉｎとは等しくなる。例えば、出力抵抗Ｒｏｕｔ＝５０Ω、入力抵抗Ｒｉｎ＝５０Ωを実現する場合には、出力バッファ２１，２２それぞれの出力抵抗を１００Ωとすると、出力抵抗Ｒｏｕｔ＝５０Ωを実現できる。また信号入力時は図５（ｂ）のようにすることによって、外部端子から見た入力抵抗Ｒｉｎは、１００Ωと１００Ωの並列抵抗すなわち５０Ωとなる。
【００３５】
もし、出力抵抗と入力抵抗の値を個別に細かく設定したい場合は、図６に示すように、出力バッファを複数ユニット（図６では１０個のユニット６０１〜６１０）に分割して配置し、使うユニット数を適宜選択するようにすればよい。例えば、図６の構成では、１ユニットの抵抗値をＲとすると、信号出力時における出力抵抗は、Ｒ，Ｒ／２，Ｒ／３，…，Ｒ／１０まで１０段階に設定することができる。また、信号入力時における入力抵抗は、Ｒ／２，Ｒ／４，Ｒ／６，Ｒ／８，Ｒ／１０の５段階に設定することができる。
【００３６】
さらに、複数ユニットを用いて、活性化するユニットを切り替えて使用することによって、上述したのと同様にトランジスタ配線に流れる平均電流を削減することができるので、ＥＭ劣化の抑制が可能となる。
【００３７】
なお、上述の実施形態では、入出力制御回路３０について、簡易な構成を例にとって説明したが、これに限られるものではない。
【００３８】
また、図１に示す半導体制御システムでは、ＣＰＵ１１が、ＰＲＯＭ３に格納されたプログラムに従って、ＤＲＡＭインタフェース１２に含まれた入出力回路に対して、信号入力モードと信号出力モードとの切替を指示するものとする。さらには、ＣＰＵ１１は、信号入力モードにおいて、ＯＮ状態にあるトランジスタの切替も行ってもよい。例えば、図３に示す状態と図４に示す状態とを、ソフトウェアによって切り替えるようにしてもよい。また、出力バッファが複数ユニットに分割して配置されている場合に、ソフトウェアによって、使うユニット数を適宜選択するようにしてもよい。これにより、信号入力モードにおいて、ＯＮ状態にあるトランジスタの切替タイミングや、使用ユニット数を最適化することができる。もちろん、ＯＮ状態にあるトランジスタの切替やユニット数の選択を、内部回路によって行ってもよい。
【００３９】
また、本実施形態で示した、２個の出力バッファを用いた終端回路の実現手法は、図７に示すような従来の出力バッファ構成や、抵抗デバイスを用いない出力バッファに対しても、適用可能である。
【産業上の利用可能性】
【００４０】
本発明では、ドライバ回路と終端回路の両方の機能を果たす入出力回路が、ＥＭ耐性を保ちつつ、小さな回路面積で、かつ、低消費電力で、実現されるので、例えば、高速にデジタル信号を伝送するインタフェースＬＳＩの信頼性確保やコスト削減に有用である。
【符号の説明】
【００４１】
２１ 第１の出力バッファ
２２ 第２の出力バッファ
２３ 入出力端子
３０ 入出力制御回路
ＴＰ１ 第１のトランジスタ
ＴＮ１ 第２のトランジスタ
ＴＰ２ 第３のトランジスタ
ＴＮ２ 第４のトランジスタ
Ｒ１ 第１の抵抗素子
Ｒ２ 第２の抵抗素子
ｎ１ 第１ノード
ｎ２ 第２ノード
【特許請求の範囲】
【請求項１】
第１の出力バッファと、
第２の出力バッファと、
前記第１および第２の出力バッファが共通に接続される入出力端子と、
前記第１および第２の出力バッファを介して信号出力を行う信号出力モードと、前記第１および第２の出力バッファを終端回路として設定する信号入力モードとを切り替える入出力制御回路とを備え、
前記第１の出力バッファは、
電源と第１ノードとの間に接続された第１のトランジスタと、
前記第１ノードとグランドとの間に接続された第２のトランジスタと、
前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、
前記第２の出力バッファは、
電源と第２ノードとの間に接続された第３のトランジスタと、
前記第２のノードとグランドとの間に接続された第４のトランジスタと、
前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備え、
前記入出力制御回路は、前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う
ことを特徴とする入出力回路。
【請求項２】
請求項１記載の入出力回路において、
前記入出力制御回路は、前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替える
ことを特徴とする入出力回路。
【請求項３】
請求項１記載の入出力回路と、
前記入出力回路に対して、前記信号入力モードと前記信号出力モードとの切替を指示する手段とを備えた
ことを特徴とする半導体制御システム。
【請求項４】
第１の出力バッファと、第２の出力バッファと、前記第１および第２の出力バッファが共通に接続される入出力端子とを備えた入出力回路の制御方法であって、
前記第１の出力バッファは、
電源と第１ノードとの間に接続された第１のトランジスタと、
前記第１ノードとグランドとの間に接続された第２のトランジスタと、
前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、
前記第２の出力バッファは、
電源と第２ノードとの間に接続された第３のトランジスタと、
前記第２のノードとグランドとの間に接続された第４のトランジスタと、
前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備え、
信号出力モードにおいて、前記第１および第２の出力バッファを介して信号出力を行うよう制御する一方、信号入力モードにおいて、前記第１および第２の出力バッファを終端回路として設定するよう制御するものであり、
前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う
ことを特徴とする入出力回路の制御方法。
【請求項５】
請求項４記載の入出力回路の制御方法において、
前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替える
ことを特徴とする入出力回路の制御方法。
【請求項１】
第１の出力バッファと、
第２の出力バッファと、
前記第１および第２の出力バッファが共通に接続される入出力端子と、
前記第１および第２の出力バッファを介して信号出力を行う信号出力モードと、前記第１および第２の出力バッファを終端回路として設定する信号入力モードとを切り替える入出力制御回路とを備え、
前記第１の出力バッファは、
電源と第１ノードとの間に接続された第１のトランジスタと、
前記第１ノードとグランドとの間に接続された第２のトランジスタと、
前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、
前記第２の出力バッファは、
電源と第２ノードとの間に接続された第３のトランジスタと、
前記第２のノードとグランドとの間に接続された第４のトランジスタと、
前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備え、
前記入出力制御回路は、前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う
ことを特徴とする入出力回路。
【請求項２】
請求項１記載の入出力回路において、
前記入出力制御回路は、前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替える
ことを特徴とする入出力回路。
【請求項３】
請求項１記載の入出力回路と、
前記入出力回路に対して、前記信号入力モードと前記信号出力モードとの切替を指示する手段とを備えた
ことを特徴とする半導体制御システム。
【請求項４】
第１の出力バッファと、第２の出力バッファと、前記第１および第２の出力バッファが共通に接続される入出力端子とを備えた入出力回路の制御方法であって、
前記第１の出力バッファは、
電源と第１ノードとの間に接続された第１のトランジスタと、
前記第１ノードとグランドとの間に接続された第２のトランジスタと、
前記第１ノードと前記入出力端子との間に接続された第１の抵抗素子とを備え、
前記第２の出力バッファは、
電源と第２ノードとの間に接続された第３のトランジスタと、
前記第２のノードとグランドとの間に接続された第４のトランジスタと、
前記第２のノードと前記入出力端子との間に接続された第２の抵抗素子とを備え、
信号出力モードにおいて、前記第１および第２の出力バッファを介して信号出力を行うよう制御する一方、信号入力モードにおいて、前記第１および第２の出力バッファを終端回路として設定するよう制御するものであり、
前記信号入力モードにおいて、前記第１および第４のトランジスタをＯＮ状態にし、前記第２および第３のトランジスタをＯＦＦ状態にする第１状態、または、前記第２および第３のトランジスタをＯＮ状態にし、前記第１および第４のトランジスタをＯＦＦ状態にする第２状態に設定する制御を行う
ことを特徴とする入出力回路の制御方法。
【請求項５】
請求項４記載の入出力回路の制御方法において、
前記信号入力モードにおいて、前記第１状態と前記第２状態とを、所定のタイミングで、切り替える
ことを特徴とする入出力回路の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−２３４０８５（Ｐ２０１１−２３４０８５Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１０２０４６（Ｐ２０１０−１０２０４６）
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２７日（２０１０．４．２７）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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