【課題】集積回路を構成するＭＩＳＦＥＴの処理速度の向上とリーク電流の低減を両立させ、かつ、半導体装置の小型化を達成することができる技術を提供する。
【解決手段】単体のＭＩＳＦＥＴから構成される回路素子に代えて、しきい値電圧の異なる複数のＭＩＳＦＥＴからなる同一ノードトランジスタから回路素子を構成する。例えば、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ１ａとｎチャネル型ＭＩＳＦＥＴ１ｂを並列接続しかつ、それぞれのゲート電極Ｇを電気的に接続する。このとき、例えば、ｎチャネル型ＭＩＳＦＥＴ１ａを高ＶｔｈＭＩＳＦＥＴから構成し、ｎチャネル型ＭＩＳＦＥＴ１ｂを低ＶｔｈＭＩＳＦＥＴから構成する。 （もっと読む）

【課題】ヒステリシス特性を示すインバータ回路の構成を簡素化しながら消費電力を低減する。
【解決手段】インバータ回路Ｑ1は、Ｐチャネル型のトランジスタＴR1と、Ｎチャネル型のトランジスタＴR2とで構成される。信号供給点Ｒ1とトランジスタＴR1のチャネルコンタクト領域Ａとの間には容量Ｃ1が介在し、信号供給点Ｒ1とトランジスタＴR2のチャネルコンタクト領域Ａとの間には容量Ｃ2が介在する。信号供給点Ｒ1には閾値制御信号ＳC1が供給される。閾値制御信号ＳC1は、インバータ回路Ｑ1からの出力信号ＳOUT1のレベルが低下し始める時点にてローレベルに設定されるとともに当該時点の経過後にハイレベルに設定され、かつ、出力信号ＳOUT1のレベルが上昇し始める時点にてハイレベルに設定されるとともに当該時点の経過後にローレベルに変化する。 （もっと読む）

【課題】消費電力、回路面積を増やすことなく、プリエンファシス量の分解能を向上することが可能な出力バッファ回路、差動出力バッファ回路、調整回路及び調整機能付き出力バッファ回路、並びに伝送方法を提供する。
【解決手段】遅延回路２３と、反転回路２２と、出力バッファ３〜７とを備え、伝送線路２に論理信号を送信し、伝送線路２の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する機能を有する出力バッファ回路１０であって、出力バッファ３はオン抵抗に可変抵抗部分１２を有し、可変抵抗値の変更によりプリエンファシス量が変更される。出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 （もっと読む）

【課題】波形整形回路の周波数特性の測定を可能にする。
【解決手段】波形整形回路１１は、入力差動信号ＩＮＮ，ＩＮＰを波形整形する。出力切換回路１２は、通常モードのときには、波形整形回路１１からの整形差動信号ＳＰ，ＳＮを２値化して出力する。一方、出力切換回路１２は、テストモードのときには、波形整形回路１１からの整形差動信号ＳＮ，ＳＰを正弦波信号として出力する。 （もっと読む）

電力段及びドライバ段を含み、全ての段がIII族窒化物電力デバイスを用いる集積回路。
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【課題】配線領域の増大を抑制しつつも、電源遮断回路が正常に機能しているかを試験することのできる半導体集積回路装置を提供する。
【解決手段】内部回路１０と電源遮断回路２０との間のノードＡの仮想電源電圧ＶＤ１を比較電圧Ｖｎに変換する電圧シフト回路４０と、電源遮断回路２０の電源通電動作時に高電位基準電圧を生成し、電源遮断動作時に低電位基準電圧を生成する基準電圧生成回路５０が備えられる。また、電圧シフト回路４０からの比較電圧Ｖｎと、基準電圧生成回路５０からの基準電圧ＶＲとを比較して判定信号ＪＳを生成し、その判定信号ＪＳを出力パッド７５に出力する電圧比較回路６０が備えられる。 （もっと読む）

【課題】 バッファ回路の劣化をバッファ回路の動作を止めることなく検出し、劣化した電気的特性を回復する。
【解決手段】 レプリカバッファ回路は、メインバッファ回路と同じ回路を含み、レプリカ入力信号またはチェック信号を受けてレプリカ出力信号を出力する。基準バッファ回路は、チェック信号を受けて基準出力信号を出力する。判定回路は、チェック信号に同期してレプリカバッファ回路から出力されるレプリカ出力信号が基準出力信号より遅いことを検出したことに応答して検出信号を活性化する。サブバッファ回路は、検出信号の活性化中に、リアル入力信号を受け、メインバッファ回路の出力端子にサブリアル出力信号を出力する。これにより、メインバッファ回路の動作を停止することなく、メインバッファ回路の劣化を判定でき、メインバッファ回路の特性の劣化をサブバッファ回路により補うことができる。 （もっと読む）

電力有効検出を自動的および／または局所的に適合させる方法およびシステム。実施形態の１つの種類では、ローカルパワーオンリセット回路は、個々の電力アイランドに含まれ、実施形態の他の種類では、パワーオンリセット回路は、どちらのケースでも同じ回路を電力有効検出に使用するために、検出されたインターフェイス電圧レベルに応じて、自動的に再プログラムされる。
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【課題】信号レベルの変動による誤動作を防ぐ。
【解決手段】終端抵抗回路２は、入出力端子ＩＮＯＵＴへの接続をオン／オフ可能とする終端抵抗１０〜１４、１５〜１９を含み、テブナン終端を構成する。制御回路１は、終端抵抗１０〜１４、１５〜１９におけるそれぞれのオン／オフタイミングを時間的にずらして制御する。 （もっと読む）

【課題】 簡単な構成でプリエンファシス信号を生成することが可能なプリエンファシス回路を実現する。
【解決手段】 信号の変化点で振幅を大きくするプリエンファシス回路において、差動入力信号を差動電流出力に変換する第１のトランスコンダクタンスアンプと、ハイパスフィルタ回路と、このハイパスフィルタ回路を介した前記差動入力信号を差動電流出力に変換する第２のトランスコンダクタンスアンプと、２つの前記差動電流出力をそれぞれ加算して電圧変換する第１及び第２の抵抗とを設ける。 （もっと読む）

【課題】プロセスバラツキによる特性の変動があっても、誤動作することなく電圧変換を行うレベルシフタ回路を提供する。
【解決手段】高電圧側トランジスタと低電圧側トランジスタとが接続されてなる内部回路を有し、入力された低電圧の信号を高電圧の信号に変換するレベル変換回路と、高電圧側トランジスタに制御信号を出力してその電流駆動能力を制御する制御回路とを備え、高電圧側トランジスタ及び低電圧側トランジスタがともにオン状態となった場合に、高電圧側トランジスタと低電圧側トランジスタとの接続点の電圧をローレベルとするように制御信号により電流駆動能力を調整するようにして、プロセスバラツキによる特性の変動があっても、その影響を緩和して高電圧側トランジスタと低電圧側トランジスタとの電流駆動能力のバランスの悪化を防止し、安定した電圧変換動作を実現できるようにする。 （もっと読む）

【課題】回路面積の増加を抑制しつつ昇圧効率を向上出来る半導体装置を提供すること。
【解決手段】素子領域ＡＡと、前記素子領域ＡＡ上に形成された複数のＭＯＳトランジスタＴＲ及び容量素子Ｃと、複数の前記ＭＯＳトランジスタＴＲが直列接続され、且つ前記ＭＯＳトランジスタＴＲに前記容量素子Ｃが接続された電圧発生回路４と、前記ＭＯＳトランジスタＴＲのソース及びドレインの少なくともいずれかの領域３２上に形成されたコンタクトプラグＣＰ４、ＣＰ５と、データを保持するメモリセルＭＴとを具備し、各々の前記素子領域ＡＡにおいて、ゲート３４と前記コンタクトプラグＣＰ４、ＣＰ５との間の距離ａは、前記直列接続において後段に位置する前記ＭＯＳトランジスタＴＲほど大きくされる。 （もっと読む）

【課題】スイッチトランジスタのＯＮ／ＯＦＦタイミングの細かい制御を行うことなく、電源ノイズの発生を抑制する技術を提供する。
【解決手段】第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、第１スタンダードセルを有する第１セル配置領域（２）と、スイッチトランジスタ（５）とデカップリング容量（６）を有するスイッチ領域（４）とを具備する半導体集積回路を構成する。
第１スタンダードセルは、第１導電型半導体の第１ウェル（１２）上に構成され、スイッチトランジスタ（５）は、第１導電型半導体の第２ウェル（１１）上に構成され、デカップリング容量（６）は、第１ウェル（１２）と第２ウェル（１１）とを分離する第２導電型の分離領域に構成されていることが好ましい。そのデカップリング容量（６）は、第１電源線（ＶＳＤ）に接続されている。 （もっと読む）

【課題】 アンチヒューズリペア時、高い電源電圧または低いバックバイアス電圧がセルや周辺回路またはコア領域のような回路部に影響を与えるのを防止する。
【解決手段】 アンチヒューズリペア電圧制御回路は、アンチヒューズのリペアに対応して、アンチヒューズリペアイネーブル信号を提供するアンチヒューズリペアイネーブル部と、前記アンチヒューズリペアイネーブル信号によって、電源電圧が第１回路部に伝達されることを制御する電源電圧制御部と、前記アンチヒューズリペアイネーブル信号によって、バックバイアス電圧が第２回路部に伝達されることを制御するバックバイアス電圧制御部とを具備する。 （もっと読む）

【課題】外部から印加された電圧のノイズを減少させて電圧を安定化させる半導体集積回路を提供する。
【解決手段】本発明は、電圧ノイズを減少させて電圧を安定化させる半導体集積回路において、第１電圧パッド１、第２電圧パッド３、及び前記第１電圧パッド１と前記第２電圧パッド３との間に接続された電圧安定化部１００を含み、前記第１電圧パッド１は、第１内部回路１０に接続され、前記第２電圧パッド３は、第２内部回路２０に接続されることを特徴とする。 （もっと読む）

【課題】 制御信号を駆動電圧を発生させるレベルシフタを提供することを目的とする。
【解決手段】 該レベルシフタは、一端が前記制御信号及び参考電圧とカップリングし、他端が前記駆動電圧及び補助電圧とカップリングする貯蔵用キャパシターと、前記制御信号及び前記参考電圧の一つを選択し前記貯蔵用キャパシターの一端に提供し、前記駆動信号及び前記補助電圧の一つを選択し前記貯蔵用キャパシターの他端に提供する選択スイッチ組と、を備えて成る。前記選択スイッチ組が前記参考電圧及び前記補助電圧を選択し前記貯蔵用キャパシターに提供することにより、前記貯蔵用キャパシターが前記制御信号及び前記駆動電圧とカップリングする際に、前記貯蔵用キャパシターは前記制御信号の電圧レベルが上昇するようにすることを特徴とする。本発明は表示画面駆動回路と映像表示系統も提供する。 （もっと読む）

【課題】入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様がＶＤＤとＶＳＳとの中心電圧近傍からＶＳＳ側又はＶＤＤ側に極端に偏っている場合であっても、入力信号ＥＡの立ち上がり時の回路しきい値電圧ＶＩＨ及び立ち下がり時の回路しきい値電圧ＶＩＬのＤＣ仕様を満足させることができるシュミット回路を提供する。
【解決手段】ＰＭＯＳトランジスタ２６、２７とＮＭＯＳトランジスタ２８からなる入力部２５に対して、ＰＭＯＳトランジスタ３２からなる第１のヒステリシス設定部３１と、ＮＯＲ回路３４とＰＭＯＳトランジスタ３５からなる第２のヒステリシス設定部３３とを設ける。 （もっと読む）

【課題】出力信号のステップパルスに伴う、不要な電磁輻射ノイズを低減する。
【解決手段】乱数制御レジスタ１１は、乱数発生回路からの乱数データの出力のスタート（開始）、スタンバイ（待機）、ストップ（停止）、出力のタイミング等を制御するためのレジスタである。乱数発生回路１０から出力された乱数データは、立上り／立下り時間可変データレジスタ１２に格納される。立上り／立下り時間可変データレジスタ１２に格納されるデータは、乱数発生回路１０から順次発生される乱数データによって更新される。出力回路１３は、マイクロコンピュータの内部回路１４からの信号φを外部機器に出力するための回路であり、出力回路１３の出力信号の立上り／立下り時間は、立上り／立下り時間可変データレジスタ１２に格納された乱数データに応じて、可変制御されるようになっている。 （もっと読む）

【課題】
本発明は、電圧増幅出力回路およびこれを使用した液晶表示装置の駆動装置に関する。 本発明によって、発熱特性およびスルーレート（Ｓｌｅｗｒａｔｅ）が優れた電圧増幅出力回路およびこれを使用した液晶表示装置の駆動装置を実現することができる。
【解決手段】
本発明は、第１入力端に入力される階調電圧および第２入力端に入力されるフィードバック信号に対応する第１および第２信号を生成して、第１および第２信号によってオン／オフ駆動される第１および第２スイッチを使用して第１電圧を出力する増幅部、第１および第２信号に対応してオン／オフ駆動される第３および第４スイッチを使用して生成されるデータ信号を前記画素に印加する出力部、第１および第２信号を第３および第４スイッチに選択的に供給する出力マルチプレクサ、および第１電圧またはデータ信号のうちのいずれか一つを選択的に第２入力端に供給するフィードバック回路部を含む電圧増幅出力回路を提供する。 （もっと読む）

【課題】より少ない数のトランジスターを使いながらも、高周波特性が反映されたクロック信号を生成でき、具現可能なクロック周波数帯域に限界がない位相クロック発生器を提供することと、回路サイズ及び電力消費量を最小化して、半導体設計及び工程が容易になり、トランジスターの動作周波数がそのまま反映された高周波クロック信号を生成することができ、ノイズ成分の影響を最小化することができる位相クロック発生器を提供する。
【解決手段】電源線及び接地線の間に繋がって４行とＮ列を構成して、多数の位相遅延信号をゲート端子を通じて入力されるトランジスターを含み、単位列を構成する４個のトランジスターの中で、一方の側の２個のトランジスターはＮＭＯＳでペアを構成し、他方の側の２個のトランジスターはＰＭＯＳでペアを構成して、前記単位列を構成するＮＭＯＳペアとＰＭＯＳペアの間のラインに繋がってクロック信号を送り出すバッファーを含む。 （もっと読む）