電子回路装置
【課題】半導体集積回路の容量素子と並列に接続された内部回路を高速に起動する。
【解決手段】前記の課題を解決するため、電子回路装置は、第一電圧が印加される第一電圧供給部に接続された第一容量素子と、該第一電圧供給部と該第一容量素子との間に配置された第一スイッチと、第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、該第二電圧供給部と該第一負荷回路との間に配置された第二スイッチと、該第一容量素子と該第一負荷回路とを並列接続するように配置された第三スイッチと、該第一スイッチをオフ状態にするとともに該第三スイッチをオン状態にし、さらに該第二スイッチをオン状態にするスイッチ制御回路とを有することを特徴とする。
【解決手段】前記の課題を解決するため、電子回路装置は、第一電圧が印加される第一電圧供給部に接続された第一容量素子と、該第一電圧供給部と該第一容量素子との間に配置された第一スイッチと、第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、該第二電圧供給部と該第一負荷回路との間に配置された第二スイッチと、該第一容量素子と該第一負荷回路とを並列接続するように配置された第三スイッチと、該第一スイッチをオフ状態にするとともに該第三スイッチをオン状態にし、さらに該第二スイッチをオン状態にするスイッチ制御回路とを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路内の内部回路に電力を供給する電子回路装置に関するものである。
【背景技術】
【０００２】
電子機器に用いられている半導体集積回路の消費電力を減らす機能のひとつとして、電源遮断機能がある。電源遮断機能とは、待機状態にある内部回路の特定ブロックへの電源供給を止めるというものである。これにより、当該特定ブロックの待機状態での不要な電力消費を減らし、電子機器の連続動作時間を長くすることができる。
【０００３】
内部回路の動作を安定させるため、通常、内部回路に並列に電源電圧安定化のための容量素子を接続する。内部回路と電源との接続を遮断した場合、当該容量素子と電源との接続も同時に遮断される。一方、内部回路と容量素子とは常に接続されているため、電源との接続が遮断されると、容量素子の電荷は内部回路によって放電する。このため、再度内部回路と電源とを接続した場合に、容量素子への充電が必要となり、電源電圧が急激に低下し、内部回路の動作が不安定になる。
内部回路の起動時に内部回路と電源とを接続するＭＯＳスイッチのゲート電圧を徐々に大きくすることにより、内部回路起動時の急激な電源電圧の変動を防止する技術が知られている。
【非特許文献１】K.Fukuoka et al., ”A 1.92us-wake-up time thick-gate-oxide power switch technique forultra low-power single-chip mobile processors”, Symposium on VLSICircuits Digest of Technical Papers, pp.128-129, 2007
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、半導体集積回路の容量素子と並列に接続された内部回路へ間欠的に電源供給を行うときに、電源接続時の電源電圧低下を起こすことなく高速に復帰させることができる電子回路装置を提供することである。
【課題を解決するための手段】
【０００５】
前記の課題を解決するため、電子回路装置は、第一電圧が印加される第一電圧供給部に接続された第一容量素子と、該第一電圧供給部と該第一容量素子との間に配置された第一スイッチと、第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、該第二電圧供給部と該第一負荷回路との間に配置された第二スイッチと、該第一容量素子と該第一負荷回路とを並列接続するように配置された第三スイッチと、該第一スイッチをオフ状態にするとともに該第三スイッチをオン状態にし、さらに該第二スイッチをオン状態にするスイッチ制御回路とを有することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、内部回路の寄生容量および第二容量素子を第一容量素子で充電した後に、内部回路と第二電圧とを接続する。第二容量素子は予め充電されているため、内部回路を第二電圧に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【発明を実施するための最良の形態】
【０００７】
［実施の形態１］
以下、本発明の実施の形態について説明する。なお、出願人による先行技術文献として特願２００７−２３０７１２がある。
【０００８】
図１は、本実施の形態における電子回路装置を実装した半導体装置図およびその動作波形図である。図１Ａは半導体装置図であり、図１Ｂは動作波形図である。半導体装置は、パッケージ１１０と半導体回路１１２とを有する。パッケージ１１０は、半導体装置のパッケージ部分のリードフレーム等、パッケージに起因するインダクタンス成分を等価回路として表現したものである。半導体装置は電源供給のための電圧供給部１２０、電圧供給部１２１および電圧供給部１２２を有する。なお、電圧供給部は配線であってもよい。電圧供給部１２０には電圧供給部１２２を基準とした電圧１０が供給されている。電圧供給部１２１には電圧供給部１２２を基準とした電圧２０が供給されている。電圧１０は電圧２０と同じかそれ以上の電圧値を有する。
半導体回路１１２は内部回路１０１、１０６、１４０、制御部１４１、スイッチ制御回路１０２、スイッチ１４２、２０１、２０２、電流制限部１４４、および容量素子１００、１０４、１０５を有する。内部回路１０１の電源端子およびグランド端子はそれぞれ電圧供給部１２１、１２２に接続されている。容量素子１００は内部回路１０１に並列接続されている。
内部回路１０１は電源遮断処理の対象となる論理回路である。電源供給の対象は内部回路に限定されるものではなく、プリント回路基板上に実装された回路を含む負荷回路であってもよい。容量素子１００はデカップリング容量に限られず、電圧供給部１２１と電圧供給部１２２との間の配線容量成分や、内部回路１０１全体が有する容量成分を含むものととらえてもよい。内部回路１４０は電圧供給部１２１と電圧供給部１２２との間に接続されている。内部回路１０６および容量素子１０５は電圧供給部１２０と電圧供給部１２２との間に接続されている。容量素子１０５は、電圧供給部１２０と電圧供給部１２２との間の配線容量成分や、内部回路１０６が有する容量成分と考えても良い。一般的な半導体回路１１２において、例えば内部回路１０１および内部回路１４０はコア部であり、内部回路１０６はＩ／Ｏ部である。高速動作する半導体装置の場合、Ｉ／Ｏ部はコア部よりも電源電圧値が高い場合が多い。
スイッチ制御回路１０２は電圧供給部１２１と電圧供給部１２２との間に接続されており、制御部１４１から送信された信号１４５に基づいて信号１３１、１４３を出力する。制御部１４１は内部回路１０１に電源を供給するタイミングを制御している。容量素子１０４は電圧供給部１２０と電圧供給部１２２との間に接続されている。スイッチ１４２は電圧供給部１２１と端子１３０との間に接続されている。スイッチ２０１は端子２３０と端子１３０との間に接続されている。スイッチ２０２は端子１３２と端子２３０との間に接続されている。
スイッチ１４２、２０１、および２０２はスイッチ制御回路１０２の出力信号１３１、１４３に応じてオン・オフ動作を行う。各スイッチは例えばＭＯＳトランジスタを用いて実現することができる。スイッチ２０２と容量素子１０４の間には電流制限部１４４が実装されている。
電流制限部１４４は端子１３２から端子２３０に流れ込む電流量を制限するものであり、スイッチ２０２がオンした際に端子１３２の電圧値が急激に下がるのを防ぐことができる。電流制限部１４４は抵抗素子で実現してもよいし、スイッチ２０２をＭＯＳトランジスタで実装した場合の、当該ＭＯＳトランジスタのオン抵抗として実現してもよい。
図１Ｂにおいて、波形１５０は信号１４５の電圧波形を、波形１５１は信号１４３の電圧波形を、波形１５２は端子１３１の電圧波形を、波形１５３は端子１３０の電圧波形をそれぞれ示している。以下、回路の動作について説明する。
【０００９】
初期状態として、スイッチ２０２はオンしており、スイッチ１４２および２０１はオフしているとする。ことのとき容量素子１０４は電圧供給部１２０に供給される電圧１０で充電された状態となっている。図１Ｂの時刻Ｔ１において、信号１４５の波形１５０が“１”になると、スイッチ制御回路１０２はスイッチ２０１をオンに、スイッチ２０２をオフにする信号１３１を波形１５２の通り出力する。スイッチ２０１をオンすると同時にスイッチ２０２をオフするのは、スイッチ１４２がオンした際に、電圧供給部１２０と電圧供給部１２１とがショートするのを防ぐためである。
【００１０】
スイッチ２０１がオンすることにより、容量素子１０４に充電された電荷が容量素子１００に移動する。これにより、端子１３０の電圧が波形１５３の通り徐々に高くなる。容量素子１００の充電時間ｔは、容量素子１００の容量値をＣ１、容量素子１０４の容量値をＣ２、スイッチ２０１のオン抵抗値をＲ１とすると、容量素子１００、容量素子１０４およびスイッチ２０１の直列回路の時定数として、
ｔ＝Ｒ１×Ｃ１×Ｃ２÷（Ｃ１＋Ｃ２）
により求めることができる。従って、Ｃ１、Ｃ２、またはＲ１が小さいほど内部回路１０１の起動にかかる時間を短縮することが出来る。
【００１１】
スイッチ制御回路１０２は信号１４３として、波形１５１のとおり時刻Ｔ２で“１”を出力する。Ｔ２とＴ１との時刻の差分（Ｔ２−Ｔ１）は、上記充電時間ｔの３倍程度とするのが望ましい。これは、ｔの３倍程度の時間が経過すれば、Ｃ１の充電が十分に行われるためである。電圧２０の電圧値と端子１３０での電圧値との差が小さいほどスイッチ１４２をオンした場合の電圧２０の変動を小さく抑えることができる。具体的には、スイッチ制御回路１０２において、信号１４５の入力と同時に信号１３１を出力し、タイマによって３×ｔ時間経過したことを確認した後に信号１４３を出力するよう設計すればよい。
【００１２】
端子１３０の電圧値が十分に高くなった後、スイッチ制御回路１０２は信号１４３を出力する。スイッチ１４２は信号１４３を受けてオンするので、内部回路１０１に電圧２０が供給される。これによりスイッチ１４２がオンした際の電圧２０が安定するまでの時間、すなわち容量素子１００を充電するための待ち時間が不要となり、内部回路を電圧２０に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【００１３】
容量素子１０４は電圧２０以上の電圧値を有する電圧１０により充電される。したがって、容量素子１０４の容量値Ｃ２が大きすぎると、スイッチ２０１をオンした際の端子１３０での電圧値が電圧２０の電圧値よりも高くなる。この場合も、スイッチ１４２を閉じた瞬間に電圧２０にノイズが発生し、内部回路１０１の高速起動を妨げる原因となる。従って、容量値Ｃ２を最適化することが重要となる。
【００１４】
スイッチ２０１をオンする前の電荷とオンした後の電荷は保存されるので、電圧１０の電圧値をＶ１、電圧２０の電圧値をＶ２とすると、
Ｃ２×Ｖ１＝（Ｃ１＋Ｃ２）×Ｖ２
が成り立つ。従って、スイッチ２０１をオンした後に端子１３０の電圧値をＶ２にするための容量素子１０４の容量値Ｃ２は、容量素子１００の容量値Ｃ１とＶ２との積をＶ２とＶ１との差分で割った値である、
Ｃ２＝Ｃ１×Ｖ２÷（Ｖ２−Ｖ１）
により求めることができる。また、電圧値Ｖ１がＶ２よりも大きいほどＣ２を小さくでき、Ｃ２の実装面積を小さくすることができる。
容量値Ｃ２が上記最適値でない場合であっても、スイッチ制御回路１０２に端子１３０の電圧値を監視する機能を有する電圧検出部を実装することにより、スイッチ１４２がオンするタイミングを最適化することができる。
【００１５】
図２は、スイッチ制御回路１０２に実装された電圧検出部の回路図である。電圧検出部は、オペアンプ２５０、抵抗２５１、および抵抗２５２を有する。本実施の形態においてオペアンプの負帰還入力には電圧２０を抵抗２５１、２５２で分圧した電圧が入力されるが、負帰還入力に電圧供給部１２１を直接接続してもよい。オペアンプの正帰還入力は端子１３０に接続する。端子１３０の電圧値がオペアンプの負帰還入力の電圧値以上になると、スイッチ１４２をオンする信号１４３がオペアンプから出力される。
【００１６】
容量値Ｃ２が最適値よりも小さい場合、端子１３０の電圧値はＶ２まで高くならない。このような場合であっても、抵抗２５１、２５２の抵抗値の比率を調整することによりスイッチ１４２をオンすることができる。例えば抵抗２５１、２５２の抵抗値の比率を１：９に調整することにより、端子１３０の電圧値が０．９×Ｖ２になった時点で信号１４３を出力することができる。この場合であっても、電圧２０の電圧値と端子１３０の電圧値との差は小さいので、内部回路を電圧２０に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【００１７】
また、スイッチ１４２はスイッチ２０１と同時にオンしてもよい。このときスイッチ２０２がオフし、電源１０により充電された容量素子１０４が内部回路１０１および容量素子１００に接続される。これにより、電源２０による容量素子１００の充電を容量素子１０４で補うことができる。この結果、容量素子１００の充電に要する時間が短縮され、電源供給部１２１の電圧低下を抑制することができる。
【００１８】
図３は図１のスイッチ１４２、２０１、および２０２をＭＯＳトランジスタで実現した半導体装置図である。図３において、図１の構成と同一部材は同一番号を付し、その説明は省略する。３００、３０１はＰ型ＭＯＳトランジスタ、３０２はＮ型ＭＯＳトランジスタであり、３０３はＮＯＴ回路である。
図３において、Ｎ型ＭＯＳトランジスタ３０２は図１のスイッチ２０１に、Ｐ型ＭＯＳトランジスタ３０１はスイッチ２０２に対応する。また、Ｐ型ＭＯＳトランジスタ３００はスイッチ１４２に対応する。トランジスタ３０２のソースは端子１３０側に接続され、ドレインは端子２３０側に接続されている。また、トランジスタ３０１のソースは端子２３０側に接続され、ドレインは端子１３２側に接続されている。トランジスタ３０１のゲートとトランジスタ３０２のゲートとは電気的に接続されており、さらにスイッチ制御回路１０２に接続されている。トランジスタ３００のソースは電圧供給部１２１に接続され、ドレインは端子１３０に接続されている。ゲートはＮＯＴ回路３０３を介してスイッチ制御回路１０２に接続されている。
【００１９】
トランジスタ３００、３０１、３０２はそれぞれオン抵抗を有している。トランジスタのオン抵抗値は、当該トランジスタのチャネル幅やチャネル長により決定する。トランジスタ３００のオン抵抗は内部回路１０１へ供給する電流量を決めている。トランジスタ３０２のオン抵抗は、容量素子１００の充電時間を決めている。トランジスタ３０１のオン抵抗は、容量素子１０４への充電時間を決めており、図１の電流制御部１４４に該当する。
【００２０】
トランジスタ３０１のオン抵抗値Ｒ２が小さすぎると、トランジスタ３０１をオンした時に容量素子１０４へ流れ込む電流値が大きくなり、端子１３２の電圧変化が大きくなる。またＲ２が大きすぎると、容量素子１０４へ流れ込む電流値が小さくなり、スイッチ制御回路がトランジスタ３００をオフしてから次にオンするまでに容量素子１０４を充電できなくなる。従って、容量素子１０４の容量値Ｃ２と抵抗値Ｒ２との積が、トランジスタ３００がオフしてから次にオンするまでの時間以下になるように設計すべきである。これにより、容量素子１０４の充電時間を確保できるので、スイッチ１４２がオンする前に端子１３０の電圧値を十分に高くし、内部回路１０１を高速に起動することが出来る。また、容量素子１０４に流れ込む電流値を制限することにより、端子１３２の電圧低下を最小限に抑えることができる。
［実施の形態２］
図４は複数の内部回路の電源制御を実現するための電子回路装置を実装した半導体装置図である。図４において、図３の構成と同一部材は同一番号を付し、その説明は省略する。
【００２１】
図４の半導体装置は内部回路４０３の電源遮断制御を行うため、Ｐ型ＭＯＳトランジスタ４０４、Ｎ型ＭＯＳトランジスタ４０６を有する。トランジスタ４０４のゲートはスイッチ制御回路４０１に接続され、信号４２１により制御される。トランジスタ４０４とスイッチ制御回路４０１との間にはＮＯＴ回路４０５が接続されている。トランジスタ４０６のゲートはスイッチ制御回路４０１に接続され、信号４２２により制御される。内部回路４０３には容量素子４０２が並列接続されている。容量素子４０２はデカップリング容量に限られず、電圧供給部１２１と電圧供給部１２２との間の配線容量成分や、回路４０３が有する容量成分を含むものととらえてもよい。
トランジスタ３０１、３０２は、それぞれ別個にスイッチ制御回路４０１から出力される信号４２３、４２４により制御される。信号４３０、４３１は、内部回路１０１、４０３を制御するために制御部４００からスイッチ制御回路４０１に入力される信号である。制御部４００は内部回路１０１、４０３が起動するタイミングを制御するものであり、ＰＭＵを用いて実現しても良い。
【００２２】
容量素子１０４は、内部回路１０１、４０３の電源制御動作において共通に使用される。そのため、トランジスタ３００がオンしてからトランジスタ４０４がオンするまでの時間が短すぎると、容量素子１０４は十分な充電時間を確保できない。そのため、制御部４００から出力される信号４３０と４３１との間には、後述の通り所定の遅延時間が必要となる。容量素子１０４を共通に使用することにより、容量素子を半導体回路に実装する際の面積増加を防ぐことができる。
【００２３】
図５は、図４の半導体装置における電子回路装置の動作を説明するためのタイムチャート図である。波形５００は信号４３０を、波形５０１は信号４３１を表している。波形５０２は信号４２３を、波形５０３は信号４２４を表している。波形５０４は信号４２０を、波形５０５は信号４２２を表している。波形５０６は信号４２１を、波形５０７は端子１３０での電圧値を、波形５０８は端子４０７での電圧値をそれぞれ表している。
【００２４】
図５の時刻Ｔ３において、信号４３０を波形５００の通り“１”とすると同時に、信号４２３、４２４を波形５０２、５０３の通り“１”とする。これによりトランジスタ３０１がオフとなり、トランジスタ３０２がオンとなる。容量素子１０４に充電された電荷が容量素子１００に流れ込み、端子１３０の電圧が波形５０７の通り上昇する。前述の通り、容量素子１００を充電する時間は容量素子１００の容量値Ｃ１、容量素子１０４の容量値Ｃ２、およびトランジスタ３０２の抵抗値Ｒ１から求められる時定数であるＣ１×Ｃ２×Ｒ１÷（Ｃ１＋Ｃ２）により決定する。時刻Ｔ３から時刻Ｔ４までの時間は３×Ｃ１×Ｃ２×Ｒ１÷（Ｃ１＋Ｃ２）とする。
【００２５】
図５の時刻Ｔ４において端子１３０の電圧値は十分高くなっているので、信号４２３、４２４を波形５０２、５０３の通り“０”に、信号４２０を波形５０４の通り“１”にする。トランジスタ３０２がオフし、トランジスタ３００、３０１がオンするので、内部回路１０１に対し電圧２０の供給が開始され、容量素子１０４に対し電圧１０による充電が開始される。
【００２６】
時刻Ｔ４から時刻Ｔ５までの時間は容量素子１０４の充電時間以上に設定する。容量素子１０４の充電時間は、前述の通りトランジスタ３０１のオン抵抗値Ｒ２および容量素子１０４の容量値Ｃ２の積であるＣ２×Ｒ２により決定する。時間Ｃ２×Ｒ２以上経過することにより、他の内部回路に並列接続された容量素子を充電する準備が整う。
【００２７】
図５の時刻Ｔ５において、信号４３１を波形５０１の通り“１”とすると同時に、信号４２３、４２２を波形５０２、５０５の通り“１”とする。これによりトランジスタ３０１がオフとなり、トランジスタ４０６がオンとなる。容量素子１０４に充電された電荷が容量素子４０２に流れ込み、端子４０７の電圧が波形５０８の通り上昇する。容量素子４０２を容量素子１０４で充電する時間は、容量素子１０４の容量値Ｃ２、容量素子４０２の容量値Ｃ３、およびトランジスタ４０６の抵抗値Ｒ３とするとＣ２×Ｃ３×Ｒ３÷（Ｃ２＋Ｃ３）により決定する。時刻Ｔ５から時刻Ｔ６までの時間は３×Ｃ２×Ｃ３×Ｒ３÷（Ｃ２＋Ｃ３）とする。
【００２８】
図５の時刻Ｔ６において端子４０７の電圧値は十分高くなっているので、信号４２３、４２２を波形５０２、５０５の通り“０”に、信号４２１を波形５０６の通り“１”にする。トランジスタ４０６がオフし、トランジスタ４０４、３０１がオンするので、内部回路４０３に対し電圧２０の供給が開始され、容量素子１０４に対し電圧１０による充電が開始される。
【００２９】
よって、信号４３０が“１”となる時刻と、信号４３１が“１”となる時刻との差分をそれぞれの内部回路に並列接続された容量素子の充電時間Ｔ７と容量素子１０４の充電時間Ｔ８との和である（Ｔ７＋Ｔ８）時間以上にすることにより、容量素子１０４を共有化することが出来る。また、信号４３０、４３１が上記の条件を満たさない場合は、スイッチ制御回路１０２において各信号の差分を検出し、上記条件を満たすように一方の信号を遅延させるようにしてもよい。
【００３０】
容量素子１００よび容量素子４０２の充電は、それぞれ容量素子１０４を用いて行われる。従って、容量素子１００、４０２の容量値を同じにすることにより、電圧２０と接続する際の端子１３０および４０７の電圧値が同じになるように各容量素子を充電することができる。
【００３１】
また、スイッチ制御回路４０１において、端子１３０および端子４０７の電圧値を検出するための電圧検出部を設けることもできる。具体的には、図２の電圧検出部を内部回路の数に応じてスイッチ制御回路４０１に実装し、端子１３０、４０７の電圧値を検出する。検出した電圧値と電圧検出部に設定した閾値とを比較結果に応じてスイッチ３００、４０４をオンする。これにより、容量素子１００、４０２の容量値を最適化することなく、スイッチ３００、４０４がオンするタイミングを最適化することができる。なお、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。
【００３２】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
第一電圧が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路とを並列接続するように配置された第三スイッチと、
前記第一スイッチをオフ状態にするとともに前記第三スイッチをオン状態にし、さらに前記第二スイッチをオン状態にするスイッチ制御回路と、
を有することを特徴とする電子回路装置。
（付記２）
第一電源が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路との間に配置された第三スイッチと、
前記第一スイッチと、前記第二スイッチと、前記第三スイッチとを制御するスイッチ制御回路と、
前記第二スイッチおよび前記第三スイッチをオン状態にする前に前記第一スイッチをオフ状態にするスイッチ制御回路と、
前記第一電圧供給部に接続された第二負荷回路と、
を有することを特徴とする電子回路装置。
（付記３）
さらに前記第二電源供給部に接続された第三負荷回路を有することを特徴とする、付記２に記載の電子回路装置。
（付記４）
前記第一電圧の電圧値は前記第二電圧の電圧値よりも大きいことを特徴とする、付記１乃至３いずれか１項に記載の電子回路装置。
（付記５）
前記第一容量素子の第一容量値は、前記第一負荷回路の第二容量値と前記第二電圧の電圧値とを積算し、さらに前記第一電圧の電圧値と前記第二電圧の電圧値との差分で除算した値であることを特徴とする、付記１乃至４いずれか１項に記載の電子回路装置。
（付記６）
前記第二スイッチは、前記第三スイッチをオン状態にした後、前記第一容量値、前記第二容量値、および前記第三スイッチのオン抵抗値を積算した値を該第一容量値と該第二容量値との和で除した値以上の時間経過後にオンすることを特徴とする、付記５に記載の電子回路装置。
（付記７）
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力することを特徴とする、付記１乃至６いずれか１項に記載の電子回路装置。
（付記８）
前記第一スイッチは、該第一スイッチを流れる電流値を制限する電流制限部を有することを特徴とする、付記１乃至７いずれか１項に記載の電子回路装置。
（付記９）
前記第一スイッチはトランジスタであり、前記電流制限部は前記トランジスタのオン抵抗であることを特徴とする、付記８に記載の電子回路装置。
（付記１０）
前記オン抵抗の抵抗値と前記第一容量素子の容量値との積は、前記第二スイッチがオフになってから再度オンになるまでの時間よりも小さい事を特徴とする、付記９に記載の電子回路装置。
（付記１１）
前記第二電圧供給部に接続された第四負荷回路と、
前記第二負荷回路と前記第二電圧供給部との間に挿入された第四スイッチと、
前記第一容量素子と前記第四負荷回路との間に並列接続するように配置された第五スイッチと、
をさらに有し、
前記スイッチ制御回路は、前記第二スイッチと前記第四スイッチとのいずれか一方をオンするときには他方をオフすることを特徴とする付記１乃至１０いずれか１項に記載の電子回路装置。
（付記１２）
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力し、前記第二負荷回路の両端の電圧値が既定値以上となった場合に前記第四スイッチをオンする信号を出力することを特徴とする付記１１に記載の電子回路装置。
【図面の簡単な説明】
【００３３】
【図１】半導体装置図
【図２】電圧検出部の回路図
【図３】半導体装置図
【図４】半導体装置図
【図５】タイムチャート図
【符号の説明】
【００３４】
１００、１０４、１０５ 容量素子
１０１、１０６、１４０ 内部回路
１０２ スイッチ制御回路
１４１ 制御部
１４２、２０１、２０２ スイッチ
１４４ 電流制限部
１１０ パッケージ
１１２ 半導体回路
２５０ オペアンプ
３００、３０１、３０２ ＭＯＳトランジスタ
３０３ ＮＯＴ回路
４００ 制御部
４０１ スイッチ制御回路
４０３ 内部回路
４０４、４０６ ＭＯＳトランジスタ
４０５ ＮＯＴ回路
【技術分野】
【０００１】
本発明は、半導体回路内の内部回路に電力を供給する電子回路装置に関するものである。
【背景技術】
【０００２】
電子機器に用いられている半導体集積回路の消費電力を減らす機能のひとつとして、電源遮断機能がある。電源遮断機能とは、待機状態にある内部回路の特定ブロックへの電源供給を止めるというものである。これにより、当該特定ブロックの待機状態での不要な電力消費を減らし、電子機器の連続動作時間を長くすることができる。
【０００３】
内部回路の動作を安定させるため、通常、内部回路に並列に電源電圧安定化のための容量素子を接続する。内部回路と電源との接続を遮断した場合、当該容量素子と電源との接続も同時に遮断される。一方、内部回路と容量素子とは常に接続されているため、電源との接続が遮断されると、容量素子の電荷は内部回路によって放電する。このため、再度内部回路と電源とを接続した場合に、容量素子への充電が必要となり、電源電圧が急激に低下し、内部回路の動作が不安定になる。
内部回路の起動時に内部回路と電源とを接続するＭＯＳスイッチのゲート電圧を徐々に大きくすることにより、内部回路起動時の急激な電源電圧の変動を防止する技術が知られている。
【非特許文献１】K.Fukuoka et al., ”A 1.92us-wake-up time thick-gate-oxide power switch technique forultra low-power single-chip mobile processors”, Symposium on VLSICircuits Digest of Technical Papers, pp.128-129, 2007
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、半導体集積回路の容量素子と並列に接続された内部回路へ間欠的に電源供給を行うときに、電源接続時の電源電圧低下を起こすことなく高速に復帰させることができる電子回路装置を提供することである。
【課題を解決するための手段】
【０００５】
前記の課題を解決するため、電子回路装置は、第一電圧が印加される第一電圧供給部に接続された第一容量素子と、該第一電圧供給部と該第一容量素子との間に配置された第一スイッチと、第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、該第二電圧供給部と該第一負荷回路との間に配置された第二スイッチと、該第一容量素子と該第一負荷回路とを並列接続するように配置された第三スイッチと、該第一スイッチをオフ状態にするとともに該第三スイッチをオン状態にし、さらに該第二スイッチをオン状態にするスイッチ制御回路とを有することを特徴とする。
【発明の効果】
【０００６】
本発明によれば、内部回路の寄生容量および第二容量素子を第一容量素子で充電した後に、内部回路と第二電圧とを接続する。第二容量素子は予め充電されているため、内部回路を第二電圧に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【発明を実施するための最良の形態】
【０００７】
［実施の形態１］
以下、本発明の実施の形態について説明する。なお、出願人による先行技術文献として特願２００７−２３０７１２がある。
【０００８】
図１は、本実施の形態における電子回路装置を実装した半導体装置図およびその動作波形図である。図１Ａは半導体装置図であり、図１Ｂは動作波形図である。半導体装置は、パッケージ１１０と半導体回路１１２とを有する。パッケージ１１０は、半導体装置のパッケージ部分のリードフレーム等、パッケージに起因するインダクタンス成分を等価回路として表現したものである。半導体装置は電源供給のための電圧供給部１２０、電圧供給部１２１および電圧供給部１２２を有する。なお、電圧供給部は配線であってもよい。電圧供給部１２０には電圧供給部１２２を基準とした電圧１０が供給されている。電圧供給部１２１には電圧供給部１２２を基準とした電圧２０が供給されている。電圧１０は電圧２０と同じかそれ以上の電圧値を有する。
半導体回路１１２は内部回路１０１、１０６、１４０、制御部１４１、スイッチ制御回路１０２、スイッチ１４２、２０１、２０２、電流制限部１４４、および容量素子１００、１０４、１０５を有する。内部回路１０１の電源端子およびグランド端子はそれぞれ電圧供給部１２１、１２２に接続されている。容量素子１００は内部回路１０１に並列接続されている。
内部回路１０１は電源遮断処理の対象となる論理回路である。電源供給の対象は内部回路に限定されるものではなく、プリント回路基板上に実装された回路を含む負荷回路であってもよい。容量素子１００はデカップリング容量に限られず、電圧供給部１２１と電圧供給部１２２との間の配線容量成分や、内部回路１０１全体が有する容量成分を含むものととらえてもよい。内部回路１４０は電圧供給部１２１と電圧供給部１２２との間に接続されている。内部回路１０６および容量素子１０５は電圧供給部１２０と電圧供給部１２２との間に接続されている。容量素子１０５は、電圧供給部１２０と電圧供給部１２２との間の配線容量成分や、内部回路１０６が有する容量成分と考えても良い。一般的な半導体回路１１２において、例えば内部回路１０１および内部回路１４０はコア部であり、内部回路１０６はＩ／Ｏ部である。高速動作する半導体装置の場合、Ｉ／Ｏ部はコア部よりも電源電圧値が高い場合が多い。
スイッチ制御回路１０２は電圧供給部１２１と電圧供給部１２２との間に接続されており、制御部１４１から送信された信号１４５に基づいて信号１３１、１４３を出力する。制御部１４１は内部回路１０１に電源を供給するタイミングを制御している。容量素子１０４は電圧供給部１２０と電圧供給部１２２との間に接続されている。スイッチ１４２は電圧供給部１２１と端子１３０との間に接続されている。スイッチ２０１は端子２３０と端子１３０との間に接続されている。スイッチ２０２は端子１３２と端子２３０との間に接続されている。
スイッチ１４２、２０１、および２０２はスイッチ制御回路１０２の出力信号１３１、１４３に応じてオン・オフ動作を行う。各スイッチは例えばＭＯＳトランジスタを用いて実現することができる。スイッチ２０２と容量素子１０４の間には電流制限部１４４が実装されている。
電流制限部１４４は端子１３２から端子２３０に流れ込む電流量を制限するものであり、スイッチ２０２がオンした際に端子１３２の電圧値が急激に下がるのを防ぐことができる。電流制限部１４４は抵抗素子で実現してもよいし、スイッチ２０２をＭＯＳトランジスタで実装した場合の、当該ＭＯＳトランジスタのオン抵抗として実現してもよい。
図１Ｂにおいて、波形１５０は信号１４５の電圧波形を、波形１５１は信号１４３の電圧波形を、波形１５２は端子１３１の電圧波形を、波形１５３は端子１３０の電圧波形をそれぞれ示している。以下、回路の動作について説明する。
【０００９】
初期状態として、スイッチ２０２はオンしており、スイッチ１４２および２０１はオフしているとする。ことのとき容量素子１０４は電圧供給部１２０に供給される電圧１０で充電された状態となっている。図１Ｂの時刻Ｔ１において、信号１４５の波形１５０が“１”になると、スイッチ制御回路１０２はスイッチ２０１をオンに、スイッチ２０２をオフにする信号１３１を波形１５２の通り出力する。スイッチ２０１をオンすると同時にスイッチ２０２をオフするのは、スイッチ１４２がオンした際に、電圧供給部１２０と電圧供給部１２１とがショートするのを防ぐためである。
【００１０】
スイッチ２０１がオンすることにより、容量素子１０４に充電された電荷が容量素子１００に移動する。これにより、端子１３０の電圧が波形１５３の通り徐々に高くなる。容量素子１００の充電時間ｔは、容量素子１００の容量値をＣ１、容量素子１０４の容量値をＣ２、スイッチ２０１のオン抵抗値をＲ１とすると、容量素子１００、容量素子１０４およびスイッチ２０１の直列回路の時定数として、
ｔ＝Ｒ１×Ｃ１×Ｃ２÷（Ｃ１＋Ｃ２）
により求めることができる。従って、Ｃ１、Ｃ２、またはＲ１が小さいほど内部回路１０１の起動にかかる時間を短縮することが出来る。
【００１１】
スイッチ制御回路１０２は信号１４３として、波形１５１のとおり時刻Ｔ２で“１”を出力する。Ｔ２とＴ１との時刻の差分（Ｔ２−Ｔ１）は、上記充電時間ｔの３倍程度とするのが望ましい。これは、ｔの３倍程度の時間が経過すれば、Ｃ１の充電が十分に行われるためである。電圧２０の電圧値と端子１３０での電圧値との差が小さいほどスイッチ１４２をオンした場合の電圧２０の変動を小さく抑えることができる。具体的には、スイッチ制御回路１０２において、信号１４５の入力と同時に信号１３１を出力し、タイマによって３×ｔ時間経過したことを確認した後に信号１４３を出力するよう設計すればよい。
【００１２】
端子１３０の電圧値が十分に高くなった後、スイッチ制御回路１０２は信号１４３を出力する。スイッチ１４２は信号１４３を受けてオンするので、内部回路１０１に電圧２０が供給される。これによりスイッチ１４２がオンした際の電圧２０が安定するまでの時間、すなわち容量素子１００を充電するための待ち時間が不要となり、内部回路を電圧２０に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【００１３】
容量素子１０４は電圧２０以上の電圧値を有する電圧１０により充電される。したがって、容量素子１０４の容量値Ｃ２が大きすぎると、スイッチ２０１をオンした際の端子１３０での電圧値が電圧２０の電圧値よりも高くなる。この場合も、スイッチ１４２を閉じた瞬間に電圧２０にノイズが発生し、内部回路１０１の高速起動を妨げる原因となる。従って、容量値Ｃ２を最適化することが重要となる。
【００１４】
スイッチ２０１をオンする前の電荷とオンした後の電荷は保存されるので、電圧１０の電圧値をＶ１、電圧２０の電圧値をＶ２とすると、
Ｃ２×Ｖ１＝（Ｃ１＋Ｃ２）×Ｖ２
が成り立つ。従って、スイッチ２０１をオンした後に端子１３０の電圧値をＶ２にするための容量素子１０４の容量値Ｃ２は、容量素子１００の容量値Ｃ１とＶ２との積をＶ２とＶ１との差分で割った値である、
Ｃ２＝Ｃ１×Ｖ２÷（Ｖ２−Ｖ１）
により求めることができる。また、電圧値Ｖ１がＶ２よりも大きいほどＣ２を小さくでき、Ｃ２の実装面積を小さくすることができる。
容量値Ｃ２が上記最適値でない場合であっても、スイッチ制御回路１０２に端子１３０の電圧値を監視する機能を有する電圧検出部を実装することにより、スイッチ１４２がオンするタイミングを最適化することができる。
【００１５】
図２は、スイッチ制御回路１０２に実装された電圧検出部の回路図である。電圧検出部は、オペアンプ２５０、抵抗２５１、および抵抗２５２を有する。本実施の形態においてオペアンプの負帰還入力には電圧２０を抵抗２５１、２５２で分圧した電圧が入力されるが、負帰還入力に電圧供給部１２１を直接接続してもよい。オペアンプの正帰還入力は端子１３０に接続する。端子１３０の電圧値がオペアンプの負帰還入力の電圧値以上になると、スイッチ１４２をオンする信号１４３がオペアンプから出力される。
【００１６】
容量値Ｃ２が最適値よりも小さい場合、端子１３０の電圧値はＶ２まで高くならない。このような場合であっても、抵抗２５１、２５２の抵抗値の比率を調整することによりスイッチ１４２をオンすることができる。例えば抵抗２５１、２５２の抵抗値の比率を１：９に調整することにより、端子１３０の電圧値が０．９×Ｖ２になった時点で信号１４３を出力することができる。この場合であっても、電圧２０の電圧値と端子１３０の電圧値との差は小さいので、内部回路を電圧２０に接続する際の電源電圧の低下を防ぎつつ、高速に内部回路への電源供給を復帰させることができる。
【００１７】
また、スイッチ１４２はスイッチ２０１と同時にオンしてもよい。このときスイッチ２０２がオフし、電源１０により充電された容量素子１０４が内部回路１０１および容量素子１００に接続される。これにより、電源２０による容量素子１００の充電を容量素子１０４で補うことができる。この結果、容量素子１００の充電に要する時間が短縮され、電源供給部１２１の電圧低下を抑制することができる。
【００１８】
図３は図１のスイッチ１４２、２０１、および２０２をＭＯＳトランジスタで実現した半導体装置図である。図３において、図１の構成と同一部材は同一番号を付し、その説明は省略する。３００、３０１はＰ型ＭＯＳトランジスタ、３０２はＮ型ＭＯＳトランジスタであり、３０３はＮＯＴ回路である。
図３において、Ｎ型ＭＯＳトランジスタ３０２は図１のスイッチ２０１に、Ｐ型ＭＯＳトランジスタ３０１はスイッチ２０２に対応する。また、Ｐ型ＭＯＳトランジスタ３００はスイッチ１４２に対応する。トランジスタ３０２のソースは端子１３０側に接続され、ドレインは端子２３０側に接続されている。また、トランジスタ３０１のソースは端子２３０側に接続され、ドレインは端子１３２側に接続されている。トランジスタ３０１のゲートとトランジスタ３０２のゲートとは電気的に接続されており、さらにスイッチ制御回路１０２に接続されている。トランジスタ３００のソースは電圧供給部１２１に接続され、ドレインは端子１３０に接続されている。ゲートはＮＯＴ回路３０３を介してスイッチ制御回路１０２に接続されている。
【００１９】
トランジスタ３００、３０１、３０２はそれぞれオン抵抗を有している。トランジスタのオン抵抗値は、当該トランジスタのチャネル幅やチャネル長により決定する。トランジスタ３００のオン抵抗は内部回路１０１へ供給する電流量を決めている。トランジスタ３０２のオン抵抗は、容量素子１００の充電時間を決めている。トランジスタ３０１のオン抵抗は、容量素子１０４への充電時間を決めており、図１の電流制御部１４４に該当する。
【００２０】
トランジスタ３０１のオン抵抗値Ｒ２が小さすぎると、トランジスタ３０１をオンした時に容量素子１０４へ流れ込む電流値が大きくなり、端子１３２の電圧変化が大きくなる。またＲ２が大きすぎると、容量素子１０４へ流れ込む電流値が小さくなり、スイッチ制御回路がトランジスタ３００をオフしてから次にオンするまでに容量素子１０４を充電できなくなる。従って、容量素子１０４の容量値Ｃ２と抵抗値Ｒ２との積が、トランジスタ３００がオフしてから次にオンするまでの時間以下になるように設計すべきである。これにより、容量素子１０４の充電時間を確保できるので、スイッチ１４２がオンする前に端子１３０の電圧値を十分に高くし、内部回路１０１を高速に起動することが出来る。また、容量素子１０４に流れ込む電流値を制限することにより、端子１３２の電圧低下を最小限に抑えることができる。
［実施の形態２］
図４は複数の内部回路の電源制御を実現するための電子回路装置を実装した半導体装置図である。図４において、図３の構成と同一部材は同一番号を付し、その説明は省略する。
【００２１】
図４の半導体装置は内部回路４０３の電源遮断制御を行うため、Ｐ型ＭＯＳトランジスタ４０４、Ｎ型ＭＯＳトランジスタ４０６を有する。トランジスタ４０４のゲートはスイッチ制御回路４０１に接続され、信号４２１により制御される。トランジスタ４０４とスイッチ制御回路４０１との間にはＮＯＴ回路４０５が接続されている。トランジスタ４０６のゲートはスイッチ制御回路４０１に接続され、信号４２２により制御される。内部回路４０３には容量素子４０２が並列接続されている。容量素子４０２はデカップリング容量に限られず、電圧供給部１２１と電圧供給部１２２との間の配線容量成分や、回路４０３が有する容量成分を含むものととらえてもよい。
トランジスタ３０１、３０２は、それぞれ別個にスイッチ制御回路４０１から出力される信号４２３、４２４により制御される。信号４３０、４３１は、内部回路１０１、４０３を制御するために制御部４００からスイッチ制御回路４０１に入力される信号である。制御部４００は内部回路１０１、４０３が起動するタイミングを制御するものであり、ＰＭＵを用いて実現しても良い。
【００２２】
容量素子１０４は、内部回路１０１、４０３の電源制御動作において共通に使用される。そのため、トランジスタ３００がオンしてからトランジスタ４０４がオンするまでの時間が短すぎると、容量素子１０４は十分な充電時間を確保できない。そのため、制御部４００から出力される信号４３０と４３１との間には、後述の通り所定の遅延時間が必要となる。容量素子１０４を共通に使用することにより、容量素子を半導体回路に実装する際の面積増加を防ぐことができる。
【００２３】
図５は、図４の半導体装置における電子回路装置の動作を説明するためのタイムチャート図である。波形５００は信号４３０を、波形５０１は信号４３１を表している。波形５０２は信号４２３を、波形５０３は信号４２４を表している。波形５０４は信号４２０を、波形５０５は信号４２２を表している。波形５０６は信号４２１を、波形５０７は端子１３０での電圧値を、波形５０８は端子４０７での電圧値をそれぞれ表している。
【００２４】
図５の時刻Ｔ３において、信号４３０を波形５００の通り“１”とすると同時に、信号４２３、４２４を波形５０２、５０３の通り“１”とする。これによりトランジスタ３０１がオフとなり、トランジスタ３０２がオンとなる。容量素子１０４に充電された電荷が容量素子１００に流れ込み、端子１３０の電圧が波形５０７の通り上昇する。前述の通り、容量素子１００を充電する時間は容量素子１００の容量値Ｃ１、容量素子１０４の容量値Ｃ２、およびトランジスタ３０２の抵抗値Ｒ１から求められる時定数であるＣ１×Ｃ２×Ｒ１÷（Ｃ１＋Ｃ２）により決定する。時刻Ｔ３から時刻Ｔ４までの時間は３×Ｃ１×Ｃ２×Ｒ１÷（Ｃ１＋Ｃ２）とする。
【００２５】
図５の時刻Ｔ４において端子１３０の電圧値は十分高くなっているので、信号４２３、４２４を波形５０２、５０３の通り“０”に、信号４２０を波形５０４の通り“１”にする。トランジスタ３０２がオフし、トランジスタ３００、３０１がオンするので、内部回路１０１に対し電圧２０の供給が開始され、容量素子１０４に対し電圧１０による充電が開始される。
【００２６】
時刻Ｔ４から時刻Ｔ５までの時間は容量素子１０４の充電時間以上に設定する。容量素子１０４の充電時間は、前述の通りトランジスタ３０１のオン抵抗値Ｒ２および容量素子１０４の容量値Ｃ２の積であるＣ２×Ｒ２により決定する。時間Ｃ２×Ｒ２以上経過することにより、他の内部回路に並列接続された容量素子を充電する準備が整う。
【００２７】
図５の時刻Ｔ５において、信号４３１を波形５０１の通り“１”とすると同時に、信号４２３、４２２を波形５０２、５０５の通り“１”とする。これによりトランジスタ３０１がオフとなり、トランジスタ４０６がオンとなる。容量素子１０４に充電された電荷が容量素子４０２に流れ込み、端子４０７の電圧が波形５０８の通り上昇する。容量素子４０２を容量素子１０４で充電する時間は、容量素子１０４の容量値Ｃ２、容量素子４０２の容量値Ｃ３、およびトランジスタ４０６の抵抗値Ｒ３とするとＣ２×Ｃ３×Ｒ３÷（Ｃ２＋Ｃ３）により決定する。時刻Ｔ５から時刻Ｔ６までの時間は３×Ｃ２×Ｃ３×Ｒ３÷（Ｃ２＋Ｃ３）とする。
【００２８】
図５の時刻Ｔ６において端子４０７の電圧値は十分高くなっているので、信号４２３、４２２を波形５０２、５０５の通り“０”に、信号４２１を波形５０６の通り“１”にする。トランジスタ４０６がオフし、トランジスタ４０４、３０１がオンするので、内部回路４０３に対し電圧２０の供給が開始され、容量素子１０４に対し電圧１０による充電が開始される。
【００２９】
よって、信号４３０が“１”となる時刻と、信号４３１が“１”となる時刻との差分をそれぞれの内部回路に並列接続された容量素子の充電時間Ｔ７と容量素子１０４の充電時間Ｔ８との和である（Ｔ７＋Ｔ８）時間以上にすることにより、容量素子１０４を共有化することが出来る。また、信号４３０、４３１が上記の条件を満たさない場合は、スイッチ制御回路１０２において各信号の差分を検出し、上記条件を満たすように一方の信号を遅延させるようにしてもよい。
【００３０】
容量素子１００よび容量素子４０２の充電は、それぞれ容量素子１０４を用いて行われる。従って、容量素子１００、４０２の容量値を同じにすることにより、電圧２０と接続する際の端子１３０および４０７の電圧値が同じになるように各容量素子を充電することができる。
【００３１】
また、スイッチ制御回路４０１において、端子１３０および端子４０７の電圧値を検出するための電圧検出部を設けることもできる。具体的には、図２の電圧検出部を内部回路の数に応じてスイッチ制御回路４０１に実装し、端子１３０、４０７の電圧値を検出する。検出した電圧値と電圧検出部に設定した閾値とを比較結果に応じてスイッチ３００、４０４をオンする。これにより、容量素子１００、４０２の容量値を最適化することなく、スイッチ３００、４０４がオンするタイミングを最適化することができる。なお、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。
【００３２】
以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
第一電圧が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路とを並列接続するように配置された第三スイッチと、
前記第一スイッチをオフ状態にするとともに前記第三スイッチをオン状態にし、さらに前記第二スイッチをオン状態にするスイッチ制御回路と、
を有することを特徴とする電子回路装置。
（付記２）
第一電源が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路との間に配置された第三スイッチと、
前記第一スイッチと、前記第二スイッチと、前記第三スイッチとを制御するスイッチ制御回路と、
前記第二スイッチおよび前記第三スイッチをオン状態にする前に前記第一スイッチをオフ状態にするスイッチ制御回路と、
前記第一電圧供給部に接続された第二負荷回路と、
を有することを特徴とする電子回路装置。
（付記３）
さらに前記第二電源供給部に接続された第三負荷回路を有することを特徴とする、付記２に記載の電子回路装置。
（付記４）
前記第一電圧の電圧値は前記第二電圧の電圧値よりも大きいことを特徴とする、付記１乃至３いずれか１項に記載の電子回路装置。
（付記５）
前記第一容量素子の第一容量値は、前記第一負荷回路の第二容量値と前記第二電圧の電圧値とを積算し、さらに前記第一電圧の電圧値と前記第二電圧の電圧値との差分で除算した値であることを特徴とする、付記１乃至４いずれか１項に記載の電子回路装置。
（付記６）
前記第二スイッチは、前記第三スイッチをオン状態にした後、前記第一容量値、前記第二容量値、および前記第三スイッチのオン抵抗値を積算した値を該第一容量値と該第二容量値との和で除した値以上の時間経過後にオンすることを特徴とする、付記５に記載の電子回路装置。
（付記７）
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力することを特徴とする、付記１乃至６いずれか１項に記載の電子回路装置。
（付記８）
前記第一スイッチは、該第一スイッチを流れる電流値を制限する電流制限部を有することを特徴とする、付記１乃至７いずれか１項に記載の電子回路装置。
（付記９）
前記第一スイッチはトランジスタであり、前記電流制限部は前記トランジスタのオン抵抗であることを特徴とする、付記８に記載の電子回路装置。
（付記１０）
前記オン抵抗の抵抗値と前記第一容量素子の容量値との積は、前記第二スイッチがオフになってから再度オンになるまでの時間よりも小さい事を特徴とする、付記９に記載の電子回路装置。
（付記１１）
前記第二電圧供給部に接続された第四負荷回路と、
前記第二負荷回路と前記第二電圧供給部との間に挿入された第四スイッチと、
前記第一容量素子と前記第四負荷回路との間に並列接続するように配置された第五スイッチと、
をさらに有し、
前記スイッチ制御回路は、前記第二スイッチと前記第四スイッチとのいずれか一方をオンするときには他方をオフすることを特徴とする付記１乃至１０いずれか１項に記載の電子回路装置。
（付記１２）
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力し、前記第二負荷回路の両端の電圧値が既定値以上となった場合に前記第四スイッチをオンする信号を出力することを特徴とする付記１１に記載の電子回路装置。
【図面の簡単な説明】
【００３３】
【図１】半導体装置図
【図２】電圧検出部の回路図
【図３】半導体装置図
【図４】半導体装置図
【図５】タイムチャート図
【符号の説明】
【００３４】
１００、１０４、１０５ 容量素子
１０１、１０６、１４０ 内部回路
１０２ スイッチ制御回路
１４１ 制御部
１４２、２０１、２０２ スイッチ
１４４ 電流制限部
１１０ パッケージ
１１２ 半導体回路
２５０ オペアンプ
３００、３０１、３０２ ＭＯＳトランジスタ
３０３ ＮＯＴ回路
４００ 制御部
４０１ スイッチ制御回路
４０３ 内部回路
４０４、４０６ ＭＯＳトランジスタ
４０５ ＮＯＴ回路
【特許請求の範囲】
【請求項１】
第一電圧が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路とを並列接続するように配置された第三スイッチと、
前記第一スイッチをオフ状態にするとともに前記第三スイッチをオン状態にし、さらに前記第二スイッチをオン状態にするスイッチ制御回路と、
を有することを特徴とする電子回路装置。
【請求項２】
前記第一電圧の電圧値は前記第二電圧の電圧値よりも大きいことを特徴とする、請求項１に記載の電子回路装置。
【請求項３】
前記第一容量素子の第一容量値は、前記第一負荷回路の第二容量値と前記第二電圧の電圧値とを積算し、さらに前記第一電圧の電圧値と前記第二電圧の電圧値との差分で除算した値であることを特徴とする、請求項２に記載の電子回路装置。
【請求項４】
前記第二スイッチは、前記第三スイッチをオン状態にした後、前記第一容量値、前記第二容量値、および前記第三スイッチのオン抵抗値を積算した値を該第一容量値と該第二容量値との和で除した値以上の時間経過後にオンすることを特徴とする、請求項３に記載の電子回路装置。
【請求項５】
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力することを特徴とする、請求項１乃至４いずれか１項に記載の電子回路装置。
【請求項６】
前記第一スイッチは、該第一スイッチを流れる電流値を制限する電流制限部を有することを特徴とする、請求項１乃至５いずれか１項に記載の電子回路装置。
【請求項７】
前記第一スイッチはトランジスタであり、前記電流制限部は前記トランジスタのオン抵抗であることを特徴とする、請求項６に記載の電子回路装置。
【請求項８】
前記オン抵抗の抵抗値と前記第一容量素子の容量値との積は、前記第二スイッチがオフになってから再度オンになるまでの時間よりも小さい事を特徴とする、請求項７に記載の電子回路装置。
【請求項９】
前記第二電圧供給部に接続された第四負荷回路と、
前記第二負荷回路と前記第二電圧供給部との間に挿入された第四スイッチと、
前記第一容量素子と前記第四負荷回路との間に並列接続するように配置された第五スイッチと、
をさらに有し、
前記スイッチ制御回路は、前記第二スイッチと前記第四スイッチとのいずれか一方をオンするときには他方をオフすることを特徴とする請求項１乃至８いずれか１項に記載の電子回路装置。
【請求項１０】
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力し、前記第二負荷回路の両端の電圧値が既定値以上となった場合に前記第四スイッチをオンする信号を出力することを特徴とする請求項９に記載の電子回路装置。
【請求項１】
第一電圧が印加される第一電圧供給部に接続された第一容量素子と、
前記第一電圧供給部と前記第一容量素子との間に配置された第一スイッチと、
第二電圧が印加される第二電圧供給部に接続された第一負荷回路と、
前記第二電圧供給部と前記第一負荷回路との間に配置された第二スイッチと、
前記第一容量素子と前記第一負荷回路とを並列接続するように配置された第三スイッチと、
前記第一スイッチをオフ状態にするとともに前記第三スイッチをオン状態にし、さらに前記第二スイッチをオン状態にするスイッチ制御回路と、
を有することを特徴とする電子回路装置。
【請求項２】
前記第一電圧の電圧値は前記第二電圧の電圧値よりも大きいことを特徴とする、請求項１に記載の電子回路装置。
【請求項３】
前記第一容量素子の第一容量値は、前記第一負荷回路の第二容量値と前記第二電圧の電圧値とを積算し、さらに前記第一電圧の電圧値と前記第二電圧の電圧値との差分で除算した値であることを特徴とする、請求項２に記載の電子回路装置。
【請求項４】
前記第二スイッチは、前記第三スイッチをオン状態にした後、前記第一容量値、前記第二容量値、および前記第三スイッチのオン抵抗値を積算した値を該第一容量値と該第二容量値との和で除した値以上の時間経過後にオンすることを特徴とする、請求項３に記載の電子回路装置。
【請求項５】
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力することを特徴とする、請求項１乃至４いずれか１項に記載の電子回路装置。
【請求項６】
前記第一スイッチは、該第一スイッチを流れる電流値を制限する電流制限部を有することを特徴とする、請求項１乃至５いずれか１項に記載の電子回路装置。
【請求項７】
前記第一スイッチはトランジスタであり、前記電流制限部は前記トランジスタのオン抵抗であることを特徴とする、請求項６に記載の電子回路装置。
【請求項８】
前記オン抵抗の抵抗値と前記第一容量素子の容量値との積は、前記第二スイッチがオフになってから再度オンになるまでの時間よりも小さい事を特徴とする、請求項７に記載の電子回路装置。
【請求項９】
前記第二電圧供給部に接続された第四負荷回路と、
前記第二負荷回路と前記第二電圧供給部との間に挿入された第四スイッチと、
前記第一容量素子と前記第四負荷回路との間に並列接続するように配置された第五スイッチと、
をさらに有し、
前記スイッチ制御回路は、前記第二スイッチと前記第四スイッチとのいずれか一方をオンするときには他方をオフすることを特徴とする請求項１乃至８いずれか１項に記載の電子回路装置。
【請求項１０】
前記スイッチ制御回路はさらに、前記第一負荷回路に印加される電圧値が既定値以上となった場合に前記第二スイッチをオンする信号を出力し、前記第二負荷回路の両端の電圧値が既定値以上となった場合に前記第四スイッチをオンする信号を出力することを特徴とする請求項９に記載の電子回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００９−２００６９５（Ｐ２００９−２００６９５Ａ）
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願番号】特願２００８−３８６７７（Ｐ２００８−３８６７７）
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２１年９月３日（２００９．９．３）
【国際特許分類】
【出願日】平成２０年２月２０日（２００８．２．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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