【課題】電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化を抑制することができるレベルシフト回路を提供する。
【解決手段】レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。第１バッファ回路５１Ａは、ＰＭＯＳトランジスタＱＰ_１１およびＮＭＯＳトランジスタＱＮ_１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ_１２およびＮＭＯＳトランジスタＱＮ_１２からなる後段のインバータ回路とが、縦列接続されて構成され、更にＰＭＯＳトランジスタＱＰ_１３を備える。 （もっと読む）

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、第１導電型の第１ソース又は第１ドレインを有し、前記第２トランジスターは、第１導電型の第２ソース又は第２ドレインを有し、前記第３トランジスターは、第２導電型の第３ソース又は第３ドレインを有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記第１トランジスターのボディ領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されている。 （もっと読む）

【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することを課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすることで、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することができる。 （もっと読む）

【課題】半導体装置の出力ドライバーのインピーダンスのバラツキを抑制し、高速なキャリブレーションを実現する。
【解決手段】半導体装置の出力ドライバーと同一構成のレプリカ回路を含むキャリブレーション回路をチップ内に予め用意する。出力ドライバーに最大電流を流す電圧条件をレプリカ回路に与え、レプリカ回路のインピーダンスを外部抵抗の抵抗値に一致させるように制御し、第１のキャリブレーションを行う。第２のキャリブレーションは、第１のキャリブレーションで得られたテーブルパラメータを使用してレプリカ回路を使用することなく出力ドライバーのインピーダンス調整を行う。 （もっと読む）

【課題】集積回路の一部分を低電力状態にすることができるだけでなく、そのような部分がこの低電力状態から出る時に、迅速に処理動作を再開できることが望ましい。これを支援するために、論理回路の状態変数は、低電力状態の間維持される必要がある。
【解決手段】集積回路２は、実質（virtual）電力線６、８に接続される論理回路４を含む。これらの実質電力線は、電力制御トランジスタ１０、１６を介して、電力供給源１４に接続される。電力制御装置２０は、導電状態にある多数の電力制御トランジスタ１０、１６を決定する、制御信号を生成し、したがって、中間電圧レベルを有するように実質電力線を制御する。中間電圧レベルを選択して、論理回路を保持モードで維持してもよく、この状態は論理回路４内で維持されるが、処理動作は行われない。機能モードが再入力されると、ヘッダーおよびフッタートランジスタ１０、１６のすべてが導電状態に切り替えられ得る。 （もっと読む）

【課題】従来の負荷駆動装置は、電源が正常に接続された場合の待機時において消費電流が増大するという問題があった。
【解決手段】本発明にかかる負荷駆動装置は、電源端子ＰＷＲと出力端子ＯＵＴとの間に接続された出力トランジスタＴ１と、出力端子ＯＵＴと接地端子ＧＮＤとの間に接続された負荷１１と、出力トランジスタＴ１のゲートと接地端子ＧＮＤとの間に設けられ、電源１１の極性が逆になった場合に出力トランジスタＴ１を導通状態にする保護トランジスタＭＮ３と、電源１０の極性が正常の場合に接地端子ＧＮＤと保護トランジスタＭＮ３のバックゲートとを導通状態に制御するバックゲート制御回路１７と、を備える。 （もっと読む）

【課題】入力／出力（ＩＯ）サーキットを保護する為のバイアス電圧を発生させる。
【解決手段】供給電圧から、制御できる範囲で発生した第１バイアス電圧を受信し、集積回路（ＩＣ）の入力／出力（ＩＯ）コア・エンド・デバイスにおける、ひとつあるいは複数の構成能動サーキット素子の作動電圧耐容最高リミット以下に抑え、ＩＯパッドとインターフェースさせる作業、ＩＯパッドを通して供給されている外部電圧から制御できる範囲で発生した第２バイアス電圧を受信し、ＩＯパッドとインターフェースさせる作業、を含む。この手法は更に、ＩＯコアによって発生したコントロール・シグナルを、制御できる範囲で活用し、ドライバー・モードで作動の際には第１バイアス電圧から、フェイルセーフ及び耐性モードで作動の際には第２バイアス電圧から、出力バイアス電圧を導出する作業も含む。 （もっと読む）

【課題】差動入力信号の振幅中心電圧が高い場合でも、差動出力信号の振幅変動やジッタを抑制することができるドライバ回路を提供することである。
【解決手段】本発明にかかるドライバ回路は、トランジスタＭ１と、トランジスタＭ１のソースと電源端子との間に接続された負荷素子Ｒ１と、トランジスタＭ１とカレントミラー回路を構成するトランジスタＭ２と、入力された差動入力信号に応じた差動出力信号を出力すると共に、トランジスタＭ２によりソースにバイアス電流が供給される一対のトランジスタを備える差動対と、トランジスタＭ２のソースと電源端子との間に接続された負荷素子Ｒ２と、非反転入力端子がトランジスタＭ１のソースと接続され、反転入力端子がトランジスタＭ２のソースと接続され、出力が差動対を構成する一対のトランジスタのバックゲートに接続されたオペアンプＡＭＰ１と、を有する。 （もっと読む）

【課題】異なる電圧レベル規定間でインターフェースすることのできる、入力／出力（ＩＯ）インターフェース・サーキットを提供する。
【解決手段】供給電圧から、制御できる範囲で第１バイアス電圧を作り出し、ＩＯレシーバーの作動電圧耐容最高リミット以下に抑える作業、及び、ＩＯパッドを通して供給されている外部電圧から、制御できる範囲で第２バイアス電圧を作り出し、ＩＯレシーバーの作動電圧耐容最高リミット以下に抑える作業、を含む手法。この手法はまた、ノーマル状態及び耐性状態の際には第１バイアス電圧、あるいはフェイルセーフ状態の際には第２バイアス電圧から、出力電圧を導出する作業をも含む。耐性状態とは、集積回路のＩＯパッドを通して供給されている外部電圧が、ゼロと供給電圧以上の値との間で変化する作動モードであり、フェイルセーフ状態とは、供給電圧がゼロの作動モードである。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】レベル変換後の出力信号のデューティの悪化とＧＣＤモード障害を防止しつつレイアウト面積の縮小化を図る。
【解決手段】レベルシフト回路１００は、ソースが電源ラインＶＤＤＬに接続され且つフリップフロップ接続された一対のＰチャネルトランジスタＰ１，Ｐ２と、トランジスタＰ１，Ｐ２の夫々と電源ラインＶＳＳＬとの間に設けられ夫々のゲートに相補の入力信号が入力される一対のＮチャネルトランジスタＮ１，Ｎ２と、電源ラインＶＤＤＬとトランジスタＮ１，Ｎ２のドレインとの間に夫々設けられた電流供給回路１１とを備えている。電流供給回路１１は、ソースが第１のトランジスタＮ１，Ｎ２のドレインに接続されたＮチャネルトランジスタＮ３，Ｎ４と、一端が電源ラインＶＤＤＬに接続され、他端がトランジスタＮ３，Ｎ４のドレインに接続された電流制限素子としてのＰチャネルトランジスタＰ３，Ｐ４とを備えている。 （もっと読む）

【課題】電圧範囲判断回路を提供すること。
【解決手段】電圧範囲判断回路は対象電圧生成部、選択電圧生成部、比較電圧選択部及び出力信号生成部を含む。対象電圧生成部は、入力電圧に基づいて対象電圧を生成する。選択電圧生成部は、基準電圧に基づいて第１〜第２選択電圧を生成する。比較電圧選択部は、出力信号に基づいて、第１〜第２選択電圧の中で１つを選択して比較電圧に出力する。出力信号生成部は、対象電圧と比較電圧を比べて出力信号を生成する。電圧範囲判断回路は外部ノイズが流入する場合も入力電圧の電圧範囲を正確に判断することができる。 （もっと読む）

【課題】プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供する。
【解決手段】パスホールド回路に制御端子ＣＮＴを設ける。この制御端子ＣＮＴの反転出力で動作するスイッチとしてＭＯＳＦＥＴ１３を備える。一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。ＭＯＳＦＥＴ１２及びＭＯＳＦＥＴ１３を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。 （もっと読む）

【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 （もっと読む）

【課題】サブスレッショルド領域で動作するサブスレッショルドＣＭＯＳ回路の遅延バラツキを補正する回路及び方法を提供する。
【解決手段】ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴにてなる複数のＣＭＯＳ回路を備えて所定の遅延時間でサブスレッショルド領域で動作し、ｐＭＯＳＦＥＴの典型値におけるしきい値電圧と、ｎＭＯＳＦＥＴの典型値におけるしきい値電圧の差の絶対値が０．１Ｖ以上であるサブスレッショルドディジタルＣＭＯＳ回路に対して制御出力電圧を電源電圧として供給する電源電圧制御回路であって、電源電圧に基づいて所定の微小電流を発生する微小電流発生回路と、発生された微小電流に基づいて遅延時間のバラツキを補正するためのｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴのしきい値電圧の変化を含む制御出力電圧を発生して、制御された電源電圧としてサブスレッショルドディジタルＣＭＯＳ回路に対して供給する制御出力電圧発生回路とを備えた。 （もっと読む）

【課題】同一のディプレッション型トランジスタから構成することによって同一プロセスにて簡易に製造できるとともに、低温で生成された場合であっても良好な出力特性を得ることができるＦＥＴを有し、高速駆動可能な半導体電子回路を提供すること。
【解決手段】デジタル回路１００は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。 （もっと読む）

【課題】消費電力を削減するために、クロック反転信号を用いることなくクロック信号に同期してデータの転送および保持を行わせる。
【解決手段】記憶ノードＭ、ＭＢを持つ状態保持回路Ｆ１１において、Ｐチャンネル電界効果トランジスタＭ１、Ｍ２のゲートおよびＮチャンネル電界効果トランジスタＭ３、Ｍ４のゲートにはクロック信号ＣＫを入力し、Ｐチャンネル電界効果トランジスタＭ１を介してデータ反転信号ＤＢを記憶ノードＭＢに印加させ、Ｐチャンネル電界効果トランジスタＭ２を介してデータ信号ＤＢＢを記憶ノードＭに印加させ、Ｎチャンネル電界効果トランジスタＭ３を介して出力信号Ｑ１を記憶ノードＳに印加させ、Ｎチャンネル電界効果トランジスタＭ４を介して出力反転信号ＱＢ１を記憶ノードＳＢに印加させる。 （もっと読む）

【課題】薄膜トランジスタの特性劣化の程度を小さくし、回路内の誤動作を低減し、より確度の高い動作を保証する駆動回路を提供する。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行われない非選択期間、ゲート電極がオンするように浮遊状態となっているトランジスタのゲート電極が接続されたノードに対し、クロック信号がトランジスタのゲート電極に入力されるように設けることで、定期的に電位を供給する。また、ブートストラップ動作を行うトランジスタのゲートにゲートが固定電位に接続されたトランジスタを設ける。 （もっと読む）

【課題】ハイ・インピーダンスにする際に発生する電源ノイズを低減させる出力バッファ回路を提供する。
【解決手段】出力バッファ回路１０は、データ信号ＤＡ及び制御信号ＤＣに基づいて、ＰＭＯＳトランジスタＴ１をオンからオフさせＮＭＯＳトランジスタＴ２をオフからオンさせて出力端子Ｐｏを第１状態に、ＰＭＯＳトランジスタＴ１をオフからオンさせＮＭＯＳトランジスタＴ２をオンからオフさせて出力端子Ｐｏを第２状態に、又、両トランジスタＴ１，Ｔ２をオフさせて出力端子Ｐｏをハイ・インピーダンスとなる。そして、オフ時間制御回路部１３によって、第１状態又は第２状態からハイ・インピーダンスにする制御信号が入力された時、オンからオフさせるためにＰＭＯＳトランジスタＴ１又はＮＭＯＳトランジスタＴ２のゲートに供給される信号の立ち上がり波形又は立ち下がり波形を緩やかにする （もっと読む）

【課題】ＦＰＧＡのように出力バッファを選択可能な部品にて、回路図設計段階で
伝送線路シミュレーションをすることなく最適なバッファを選定する。
【解決手段】プリント基板上で、伝送線路を介してレシーバ部品と接続され、出力バッファの特性について複数の候補から選択するドライバ部品の出力バッファの選定を支援し、複数の候補の特性情報と、入力された検索条件とに基づいて、複数の候補の整合度を演算し、演算した整合度が予め定めた閾値以下のとき、該当する候補とその整合度を表示する設計支援装置により、達成できる。 （もっと読む）