【課題】出力バッファ回路の出力ノイズを低減し、かつ、応答速度を速くする。
【解決手段】出力電圧ＶＯＵＴが接地電圧ＶＳＳからＮＯＲの反転電圧ＶＬに変化する場合、及び、電源電圧ＶＤＤからＮＡＮＤの反転電圧ＶＨに変化する場合、２個のＭＯＳトランジスタの両方が出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが急峻になる。よって、出力バッファ回路の応答速度が速くなる。また、出力電圧ＶＯＵＴが電圧（ＶＤＤ／２）付近で変化する上記以外の場合、１個のＭＯＳトランジスタだけが出力電圧ＶＯＵＴを制御するので、出力電圧ＶＯＵＴのスルーレートが緩やかになる。よって、出力バッファ回路の応答速度が遅くなるので、出力ノイズが低減する。 （もっと読む）

【課題】ＬＳＩの低電圧駆動への移行に柔軟に対応できて高速化を可能にするレベルシフタ回路を提供すること。
【解決手段】内部回路用の電源ＶＤＤ１と、外部回路とのインターフェース用の電源ＶＤＤ２はＶＤＤ１＜ＶＤＤ２の関係にある。比較回路５は電源ＶＤＤ１の電圧に基づき入力信号ＩＮの電圧レベルと出力信号ＯＵＴの電圧レベルとの一致・不一致を判定する。不一致の期間は入力信号ＩＮの立ち上がり時であれば出力信号ＯＵＴの電圧レベルが電源ＶＤＤ１の電圧レベルを超えるまでの期間である。基板バイアス回路６は比較回路５が不一致と判定している期間内ＮＭＯＳトランジスタ３，４の基板端子の電圧をＧＮＤ〜ＶＤＤ１の間の電圧に昇圧する。その期間内ＮＭＯＳトランジスタ３，４の閾値電圧が低下してＰＭＯＳトランジスタ１，２を駆動する能力が高まり、レベルシフト動作が高速化される。 （もっと読む）

【課題】高い精度のインピーダンス調整回路を有する半導体装置を提供する。
【解決手段】可変抵抗回路と外部抵抗素子との分圧電圧と、基準電圧とを比較する差動増幅回路にオフセット調整回路を設ける。オフセット調整回路は、第１と第２オセット調整信号によりそれぞれオン／オフ制御されて上記差動増幅回路の第１と第２負荷抵抗に流れる電流を形成し、それぞれ並列形態にされた複数からなる第２と第３ＭＯＳＦＥＴ群を有する。上記差動増幅回路の両入力に基準電圧を供給した状態にし、上記第２と第３ＭＯＳＦＥＴ群に供給される第１オフセット調整信号による電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号又は上記第２オフセット調整信号をオフセット調整設定信号とする。 （もっと読む）

【課題】可変容量ダイオードの最小サイズに制限を有する半導体集積化プロセスによる複数のバッファ回路を用いたＶＣＯにおいて、制御電圧の変化に対する発振周波数の変化を必要に応じて小さくできるようにしたバッファ回路を提供すること。
【解決手段】カスコード接続されたトランジスタＱ１〜Ｑ４とＬ１、Ｌ２ インダクタＬ１、Ｌ２により形成されているバッファ回路において、時定数回路素子を構成する可変容量ダイオードＤ１、Ｄ２をトランジスタＱ３、Ｑ４のソース端子側に接続したもの。基本動作上でトランジスタＱ３、Ｑ４のソース端子の電圧変動が小さくなるので、電圧制御端子Ｖcont１に印加する電圧を変化させたときの可変容量ダイオードＤ１、Ｄ２による静電容量の変化が小さくなる。制御電圧の変化に対して静電容量の変化が小さくなれば、ＶＣＯに適用したときに制御電圧の変化に対する発振周波数の変化が抑制され、安定度が向上する。 （もっと読む）

【課題】ＰＴＶばらつきによる出力バッファ回路の出力電圧のばらつきを小さく抑えることができる半導体集積回路装置を提供する。
【解決手段】ＮＭＯＳトランジスタ２３に対応してレプリカ回路３２と差動アンプ４１とを設ける。レプリカ回路３２は、テブナン終端回路５と外部信号配線４とＮＭＯＳトランジスタ２１、２３とからなる回路の複製であり、基準電圧ＶＲＥＦ１を生成する。差動アンプ４１は、ＮＭＯＳトランジスタ２１と共にノードＮ２６の電圧を制御する負帰還回路を構成する。ＰＴＶばらつきによりＮＭＯＳトランジスタ２３のしきい値が高くなると、ＮＭＯＳトランジスタ３７のしきい値も高くなり、ＮＭＯＳトランジスタ３７の能力も下がり、基準電圧ＶＲＥＦ１が低下し、ノード２６の電圧が低下し、Ｌ側出力電圧ＶＯＬが低下する。これにより、Ｌ側出力電圧ＶＯＬのばらつきを小さく抑える。 （もっと読む）

一実施形態において、集積回路は、テストに不合格となるまで、各々、より低い要求供給電圧大きさで集積回路のロジック回路のテストを繰り返すように構成された自己校正ユニットを備えている。テストに合格する最も低い要求供給電圧大きさを使用して、集積回路の要求供給電圧大きさを発生する。一実施形態では、集積回路は、集積回路のエリアにわたって物理的に分布されたロジックゲートの直列接続体と、論理的遷移をその直列接続体へ送出し、そしてそれに対応する遷移をその直列接続体の出力において検出するように構成された測定ユニットとを備えている。送出と検出との間の時間量を使用して、集積回路の供給電圧大きさを要求する。 （もっと読む）

【課題】回路面積を削減しつつ、より適切に電流を制限することが可能な電流制限回路を提供する。
【解決手段】電流制限回路は、第１の端子と、第１の端子との間に負荷回路を接続した場合に、第１の端子よりも電位が低くなる第２の端子と、第１の端子と第２の端子との間に接続され、ｎ型ＭＯＳトランジスタである第１のトランジスタと、第１のトランジスタのソースと第２の端子との間に接続され、ＭＯＳトランジスタである第２のトランジスタと、第２のトランジスタのソース・ドレイン間の電圧を検知し、検知された検知電圧に基づいて、第１のトランジスタのゲートに印加する第１の電圧を制御する第１の制御回路と、第２のトランジスタのゲートに印加する第２の電圧を制御する第２の制御回路と、を備える。 （もっと読む）

【課題】ゲート電位の変動を“減衰させずに”かつ“遅延なく”基板電位に伝達させて高速動作を可能とし、かつゲート電位の変動が無い時における寄生ダイオードリーク電流を低減させる。
【解決手段】基板電位制御回路１０１において、ＳＷ１は、ＭＮ１のゲート端子と基板端子を導通させる。ＳＷ２は、基板端子を０Ｖに導通させる。スイッチ制御回路１０２は、ゲート端子が０Ｖである期間及び０ＶからＶddに変化した後の所定期間、ＳＷ１を導通状態にすると共にＳＷ２を非導通状態に制御する。また、回路１０２は、所定期間の経過後にＳＷ１を非導通状態にすると共にＳＷ２を導通状態に制御する。回路１０２は、少なくともゲート端子の電位がＶddである期間はＳＷ１を非導通状態にすると共にＳＷ２を導通状態に制御する。 （もっと読む）

【課題】リーク電力を削減する電源制御技術、基板制御技術では、チップの仕上り、温度等により、リーク電流を最小化にする電圧値とデータ保持を保障できる電圧値が変化する。
【解決手段】データ保持状態を必要とする回路本体(1)と、回路本体(1)のデータ保持状態を測定するデータ保持特性評価回路(3)と、回路本体(1)のリーク電流を測定するリーク電流評価回路(2)と、回路本体(1)の電圧供給回路(6)の制御を行う電圧制御信号発生回路(5)と、リーク電流評価回路(2)とデータ保持特性評価回路(3)の測定結果を格納する記憶回路(4)を備え、記憶回路(4)の格納データに基づき、電圧制御信号発生回路(5)が電圧供給回路(6)に対し、回路本体(1)のリーク電流が最小となる電圧に設定する。 （もっと読む）

【課題】駆動能力が切替可能であると共に、ＥＳＤ耐性が高い出力バッファ回路。
【解決手段】出力バッファ回路１００において、第１の電源電圧と、第１の電源電圧より低い第２の電源電圧との間に直列に接続された第１導電型トランジスタＴＲＡ１と第２導電型トランジスタＴＲＢ１は、出力トランジスタを構成する。制御回路１１０は、トランジスタＴＲＡ１とトランジスタＴＲＢ１を相補的にオン／オフさせ、かつトランジスタＴＲＡ１とトランジスタＴＲＢ１をオンさせるときに与えるゲート電圧を複数の値間で切替可能である。 （もっと読む）

【課題】高耐圧化可能な半導体集積回路を提供する。
【解決手段】本発明に係る半導体集積回路は、第１電位ノード〔VDD〕と接続された第１ノード〔VOUT〕と、第１ノード〔VOUT〕と第１電位ノードより低電位である第２電位ノード〔VSS〕との間に直列に接続された第１のｎチャネル型トランジスタ〔NT1〕および第２のｎチャネル型トランジスタ〔NT2〕を有し、第１のｎチャネル型トランジスタ〔NT1〕の一端は、第２電位ノード〔VSS〕に接続され、他端は、第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノード〔VIN〕に接続され、第２のｎチャネル型トランジスタ〔NT2〕の他端は、第１ノード〔VOUT〕に接続され、ゲート端子は、第１電位ノード〔VDD〕と第２電位ノード〔VSS〕との間に位置する第１中間電位〔VM1〕に接続されている。第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される電圧を低減できる。 （もっと読む）

【課題】さらに入力ノイズ耐性を有するシュミットトリガ型インバータを提供すること。
【解決手段】入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、入力側ノードへの供給電圧が減少して第１の基準電圧より低い第２の基準電圧まで減少するに従い出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、インバータの入力側ノードに一方端が接続された第１の抵抗素子と、インバータの入力側ノードに一方端が接続された、該一方端の電圧が上昇するほどに抵抗値が減じる可変抵抗素子と、可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、ドレインが第２の抵抗素子の他方端に接続され、ゲートがインバータの出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタとを具備する。 （もっと読む）

【課題】電源起動時のリーク電流によるトランジスタの誤作動を防止することが可能な半導体集積回路を提供すること。
【解決手段】発明にかかる半導体集積回路は、第１の制御信号を駆動回路１２０を介して出力する論理回路２０９と、コレクタが高電位側の電源電圧ＶＣＣに接続され、エミッタが出力端子ＶＯＵＴに接続され、ベースに入力される第１の制御信号に応じてオンオフが制御されるＮＰＮ型バイポーラトランジスタ２０１をそなえる。また、一方の端子がベースと駆動回路２１０との間のノードに接続され、他方の端子が電源電圧及び接地電圧のいずれか一方に接続されたトランジスタスイッチ２０３と、第１のトランジスタスイッチに並列に接続された抵抗素子２０５とを備える。このような回路構成により、電源起動時のリーク電流によるトランジスタの誤作動を防止することができる。 （もっと読む）

【課題】製造後であっても、電源スイッチの特性を変更できるようにする。
【解決手段】本発明に係る半導体集積回路１は、複数の電源線２，３間の接続を切り換える複数の電源スイッチ５を有する半導体集積回路１であって、前記電源スイッチ５の少なくとも１つは、複数の前記電源線２，３間に接続されたトランジスタ４０と、設定値を保持する設定値保持部４２と、前記設定値に基づいて、前記トランジスタ４０の接続状態を切り換える接続制御信号を、複数の制御信号の中から選択する選択部４１とを有する。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

【課題】 非動作時のリーク電流による消費電力を低減させる。
【解決手段】 複数の回路ブロックを有し、電源配線によって各ブロックに電源が供給されている半導体装置において、ブロック間電源配線によって供給された電力は、各ブロックに設けられた電力制御回路介して、ブロック内電源配線によって例えばブロック内に供給され、各ブロックに設けられた電力制御回路が、夫々のブロックの動作・非動作に応じて中央制御回路から送信される制御信号によって、そのブロックの非動作時に、供給するブロック内の電源電圧を低下させる。
【効果】 リーク電流による消費電力は、電源電圧に比例する。従って回路の非動作時に電源電圧を下げることによって、リーク電流が減少し消費電力を低減させることができる。 （もっと読む）

【課題】ＰチャネルＭＯＳトランジスタにおける負バイアス温度不安定性を抑制できるシステムおよび方法により、回路の性能を改善して向上させる。
【解決手段】本発明では、ＰチャネルＣＭＯＳトランジスタにおける負バイアス温度不安定性を抑制するためのシステムおよびその方法を開示する。このシステムはＰチャネルＣＭＯＳトランジスタと、電圧制御回路とを備えており、このうちＰチャネルＣＭＯＳトランジスタのソース極は電源に接続され、電圧制御回路は、第１の電位と第２の電位とを出力するように設けられている。前記第１の電位と第２の電圧とは異なっており、しかも第１の電位は電源電圧よりも低く、第２の電位は電源電圧以上であり、このうちＰチャネルＭＯＳトランジスタがオンになったとき、第１の電位はＰチャネルＭＯＳトランジスタの基板に印加されて、ＰチャネルＭＯＳトランジスタがオフになったとき、第２の電位がＰチャネルＭＯＳトランジスタの基板に印加される。 （もっと読む）

【課題】供給する電流値により値が可変する電源電圧を、最も低いレベルの電源電圧とした場合に、入力電圧範囲が可変する電源電圧の値と共に変化することを抑制することができるレベルシフト回路の提供。
【解決手段】ソースが第１の電源ＣＰＯＵＴに接続され、ゲートが第１のＦＥＴ Ｅ２１のゲートに接続された第２のＦＥＴ Ｅ２２と、第２のＦＥＴ Ｅ２２のドレインに一端が接続された抵抗Ｒ２２と、抵抗Ｒ２２の他端にソースが接続され、ゲートが抵抗Ｒ２３を介して入力端子Ｖｉｎに接続された第３のＦＥＴ Ｅ２３と、第３のＦＥＴのドレインと第２の電源ＶＤＤ間に接続された定電流源Ａと、第２のＦＥＴのドレイン電位をゲートに入力としドレインが出力端子Ｖｏｕｔに接続されソースがＣＰＯＵＴに接続された第４のＦＥＴ Ｅ２４と、ドレインが電源ＶＤＤに接続されゲートとソースがＶｏｕｔに接続されたディプレションモードＦＥＴ Ｄ２１を含む。 （もっと読む）

【課題】通信経路から受信されるデジタル信号を調節するための技術を提供すること。
【解決手段】通信経路から受信される信号を調節するためのシステムおよび方法が開示される。受信器は、信号の周波数成分の少なくとも一部を減衰する通信経路から信号を受信できる。受信器は、受信される信号の周波数コンテンツの少なくとも一部を調節する等化ブロック、正規化された信号振幅および／または正規化されたエッジスロープを提供する信号正規化ブロック、および制御ブロックを含み得る。一実施形態においては、制御ブロックは、高周波数に対する等化ブロックにおける周波数調節を制御するが、低周波数に対しては制御しない。低周波数調節に対して、制御ブロックは、信号正規化ブロック内の正規化された信号振幅を制御する。このようにして、低周波数コンテンツに対する制御された調節は、信号正規化ブロックにおいて実行される。 （もっと読む）

【課題】既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供する。
【解決手段】半導体集積回路装置に設けられた複数の信号伝達経路は、複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる。複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。
【選択図】図５
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