【課題】低消費電力なクロック入力インターフェース回路を提供する。
【解決手段】クロック入力インターフェース回路１は、インピーダンス整合・出力電圧調整抵抗Ｒ１１，Ｒ１３と、出力電圧調整抵抗Ｒ１２，Ｒ１４と、電流安定化抵抗Ｒ１５，Ｒ１６と、反射防止終端抵抗Ｒ１７と、ＤＣレベル阻止容量Ｃ１，Ｃ２と、ＲＦバイパス容量Ｃ３，Ｃ４と、電流源トランジスタＱ１，Ｑ２とから成る。クロック入力端子ＣＫにクロック信号を入力する伝送線路とインピーダンス整合し、かつ次段の回路の入力端子で必要とされるＤＣバイアス電圧を出力端子ＯＴ，ＯＣに与えることができるように、抵抗Ｒ１１〜Ｒ１４，Ｒ１７の値および容量Ｃ１〜Ｃ４の値が設定される。 （もっと読む）

【課題】電源電圧の低下による外部出力信号のばらつきを抑制する。
【解決手段】内部入力信号Ａの電位がグランド側からＶＤＤ側、あるいはＶＤＤ側からグランド側へ変化するのに応じて、出力部１は外部出力信号ＥＢの電位を変化させる。差動部２は、外部出力信号ＥＢと、所定の基準信号ＶＲＥＦとに応じた出力信号を出力し、外部出力信号ＥＢが所定の基準信号ＶＲＥＦに応じた電位となるようボルテージフォロアとして機能する。これにより、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制する。 （もっと読む）

【課題】ポジティブエッジの波形、ネガティブエッジの波形の少なくとも一方を調節可能なドライバ回路を提供する。
【解決手段】分岐回路１０は、送信すべき入力信号Ｓ_ＩＮを複数の経路１２に分岐する。各タイミング調節回路２０は、それぞれが対応する経路に分岐された送信すべき信号Ｓａのポジティブエッジおよびネガティブエッジの少なくとも一方に遅延を与える。合成出力回路３０は、複数のタイミング調節回路２０の出力信号Ｓｂを合成し、合成された信号Ｓ_ＯＵＴを伝送線路３に出力する。 （もっと読む）

【課題】立ち上がり時間と立ち下がり時間の差を解消しつつ、動作に伴う貫通電流の発生が防止されたレベルシフト回路を提供する。
【解決手段】互いに同じ回路構成を有するレベルシフト回路ＬＶ１，ＬＶ２と、レベルシフト回路ＬＶ１，ＬＶ２に相補の入力信号をそれぞれ供給する入力回路と、レベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡する出力回路とを備える。本発明によれば、同じ回路構成を有する２つのレベルシフト回路ＬＶ１，ＬＶ２を用いるとともに、これらレベルシフト回路ＬＶ１，ＬＶ２から出力される相補の出力信号を同相に変換した後に短絡していることから、レベルシフト回路ＬＶ１，ＬＶ２の動作速度差による貫通電流の発生がほとんど生じない。 （もっと読む）

【課題】本発明の実施形態は、高周波スイッチ回路の高周波特性の良否を簡便に判定することができる半導体装置およびその検査方法を提供する。
【解決手段】実施形態に係る半導体装置は、複数の高周波端子と、共通高周波端子と、の間の信号経路を、前記高周波端子と前記共通高周波端子との間に直列に設けられた複数のＦＥＴにより切り替える高周波スイッチ回路を有する半導体装置であって、前記共通高周波端子に接続された複数のＦＥＴを含む半導体スイッチと、前記半導体スイッチを介して前記共通高周波端子に接続された発振回路と、前記発振回路の出力を入力とする検波回路と、前記検波回路の出力端子と、を備える。 （もっと読む）

【課題】CMOS伝送回路において、レシーバの動作を不安定にしたり不要輻射を放出したりするリンギングの発生を抑制した電気信号の伝送回路を提供する。
【解決手段】本発明の一態様は、CMOSドライバと伝送線とCMOSレシーバとを有する電気信号の伝送回路において、CMOSドライバのPMOS FET１と並列にアノード電極がドライバ出力端子につながれるように第１のダイオード６を接続し、CMOSドライバのNMOS FET２と並列にカソード電極がドライバ出力端子につながれるように第２のダイオード７を接続し、PMOS FET１のデバイストランスコンダクタンスと第１のダイオード６の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにし、NMOS FET２のデバイストランスコンダクタンスと第２のダイオード７の(飽和電流)/(理想係数×熱電圧)^２とが等しくなるようにしたことを特徴とする電気信号の伝送回路である。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】端子切替時の応答特性を改善した半導体スイッチを提供する。
【解決手段】電源回路部は、正の電源電位よりも高い第１の電位と、負の第２の電位と、を生成する。駆動回路部は、前記電源回路部に接続され、端子切替信号に応じて前記第１の電位をハイレベルとし前記第２の電位をローレベルとする制御信号を出力する。スイッチ部は、制御信号を入力して端子間の接続を切り替える。前記駆動回路部は、第１と、第２のレベルシフタと、第１の回路と、を有する。前記第２のレベルシフタは、前記第１のレベルシフタの出力電位に応じて互いに排他的にオンする第２のハイサイドスイッチと第２のローサイドスイッチとを有し、前記制御信号を出力する。前記第１の回路は、前記端子切替信号に応じて、前記制御信号の電位の変化よりも前に前記第２のローサイドスイッチに前記電源電位を供給し、または前記ハイサイドスイッチに前記接地電位を供給する。 （もっと読む）

【課題】低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号／プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号／プルダウン駆動信号に応答して前記出力端をプルアップ駆動／プルダウン駆動するプルアップＰＭＯＳトランジスタ／プルダウンＮＭＯＳトランジスタと、第１多重化手段と、第２多重化手段とを備える半導体メモリ素子の電圧発生装置。 （もっと読む）

【課題】多ビットの差動受信回路および差動終端抵抗を内蔵して、半導体チップ面積と消費電流の増大を軽減する。
【解決手段】複数の差動受信回路２Ａ、Ｂ〜Ｎと複数の差動終端抵抗回路３Ａ、Ｂ〜Ｎと複数の制御電圧供給回路６Ａ、Ｂ〜Ｎに、レプリカ抵抗回路４と制御電圧生成回路５が共用される。複数の回路６Ａ、Ｂ〜Ｎの各回路は、第１非反転入力と第１反転入力と出力を有する差動増幅器ＤＡ１を含む。第１供給回路６Ａの第１差動増幅器の第１非反転入力と、第２供給回路６Ｂの第２差動増幅器の第１非反転入力と、第Ｎ供給回路６Ｎの第Ｎ差動増幅器の第１非反転入力とに、生成回路５から生成される差動終端抵抗制御電圧Ｖcont1.5が共通に供給される。第１差動増幅器の出力電圧ＶoutAと第２差動増幅器の力電圧ＶoutBと第Ｎ差動増幅器の出力電圧ＶoutNとは、第１と第２と第Ｎの差動終端抵抗回路３Ａ、３Ｂ、３Ｎにそれぞれ供給される。 （もっと読む）

【課題】伝送線路の特性インピーダンスと終端抵抗のインピーダンス整合を容易とする。
【解決手段】差動終端抵抗回路３は直列の第１と第２の素子Ｑ１、Ｑ２を含み、レプリカ抵抗回路４は直列の第３と第４の素子Ｑ３、Ｑ４を含み、制御電圧生成回路５は制御差動増幅器ＤＡ２と直列の制御素子Ｑ８と第１と第２の電圧降下回路Ｒ７、８；Ｒ９とを含む。増幅器ＤＡ２の非反転入力と反転入力に、基準電圧Ｖrefと回路４の素子Ｑ３、Ｑ４のレプリカ抵抗電圧Ｖrcmがそれぞれ供給される。回路５の第１と第２のレプリカ抵抗制御電圧Ｖcont0、1は、回路４の素子Ｑ３、Ｑ４の制御入力にそれぞれ供給される。差動終端抵抗回路３の素子Ｑ１、Ｑ２は、第２のレプリカ抵抗制御電圧Ｖcont1と第２の電圧降下回路Ｒ９の電圧降下との合計電圧である差動終端抵抗制御電圧Ｖcont1.5に基づく制御出力電圧Ｖoutによって制御される。 （もっと読む）

【課題】ＭＴＣＭＯＳ回路やＳＣＣＭＯＳ回路等のパワーゲーティングされた回路におけるモード移行時のパワー消費の低減や、ウェークアップ時間や、パワーゲーティング構成により生じるノイズを低減する。
【解決手段】第１の回路ブロックと第１のスリープトランジスタとの間の第１の仮想グラウンドノードと、第２の回路ブロックと第２のスリープトランジスタとの間の第２の仮想グラウンドノードと、第１の仮想グラウンドノードを第２の仮想グラウンドノードに接続し、第１の回路ブロックによるアクティブモードからスリープモードへの移行、及び第２の回路ブロックによるスリープモードからアクティブモードへの移行、またはその逆の間に第１の回路ブロックと第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。 （もっと読む）

【課題】出力バッファのＩ−Ｖ特性が出力バッファ用の電源電圧に応じて変化しても、出力バッファのＩ−Ｖ特性に対して規定を満足させることを可能にする。
【解決手段】レプリカ回路（１１０、１２０、１３０）は、インピーダンスが可変であり、当該インピーダンスに応じた電圧を出力する。参照電圧生成部（１４１、１４２）は、出力バッファ用の電源電圧に依存する参照電圧を出力する。比較部（１５１、１５２）は、レプリカ回路の出力電圧と参照電圧とを比較する。調整部（１６０、１７０、１８０、１９１、１９２、１１０ａ、１２０ａ、１３０ａ）は、比較部の比較結果に応じて、レプリカ回路のインピーダンスを調整する調整部（１６０、１７０、１８０、１９１、１９２、１１０ａ、１２０ａ、１３０ａ）。 （もっと読む）

【課題】半導体装置の消費電力を低減しつつ、高速に動作させる。
【解決手段】半導体装置の回路が複数の回路ブロックに分割され、前記回路ブロックがそれぞれ正常に動作し得る最小限度の電圧を供給する複数の電圧供給回路を備え、各前記回路ブロックへの最小限度の電圧を供給する制御内容を記憶する電源電圧制御メモリを有し、前記電源電圧制御メモリの記憶する制御内容に従って前記電圧供給回路が各前記回路ブロックに供給する電圧を切り替える電源切り替え手段を備えた半導体装置を用いる。 （もっと読む）

【課題】レベルシフト回路における、低電圧動作、高耐圧、低消費電流、高速動作、検査容易化を目的とする。
【解決手段】第１のレベルシフト要素（１）として、低い電圧の場合に電源ＯＮで動作状態として用い、電源電圧が高い場合には素子の耐圧を確保して電源ＯＦＦし停止状態で用いる低電源電圧用レベルシフト回路を備え、第２のレベルシフト要素（２）として、電源電圧が低い場合には電源ＯＦＦし停止状態で用い、電源電圧が高い場合に、素子の耐圧を確保して電源ＯＮし動作状態で用いる高電源電圧用レベルシフト回路とを備え、電源電圧によって切り替えられるように構成する。 （もっと読む）

【課題】複数の電源電圧に対して伝搬遅延時間を最適化したレベルシフト回路を提供する。
【解決手段】実施形態によれば、ハイサイドスイッチと、ローサイドスイッチと、を備えたレベルシフト回路が提供される。前記ハイサイドスイッチと前記ローサイドスイッチとは、高電位電源線と低電位電源線との間に直列に接続され、入力信号に応じて排他的にオンする。前記ハイサイドスイッチのオン抵抗と前記ローサイドスイッチのオン抵抗との比は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に出力される出力信号と、前記入力信号と、の入出力間レベル差に応じて設定されることを特徴とする。 （もっと読む）

【課題】多チャンネル化しても形成面積の増大を抑えることができる磁気レベルシフタを提供する。
【解決手段】レベルシフタは、入力信号が印加される磁界発生用配線１１２と、磁界発生用配線１１２が発生した磁界に対応した値をとる検出信号を出力する検出用磁気抵抗効果素子１１と、一定の値をとる参照信号を出力する参照用磁気抵抗効果素子２１，３１を備える。当該レベルシフタは、検出信号と参照電圧の差に基づいて出力信号を生成する。 （もっと読む）

【課題】高耐圧トランジスタを用いないで高電圧出力と高速出力とを両立させる出力バッファ回路を提供する。
【解決手段】第１及び第２の電源が供給され、第１の電源系の入力論理信号を第２の電源系の出力論理信号に変換して出力する出力バッファ回路であって、第２の電源と接地との間にソースドレインが直列に接続された第１乃至第４のトランジスタと、第２の電源電圧が大きいときに、第１の電源電圧を出力し、第２の電源電圧が小さいときに接地電圧を出力する第１制御電圧生成回路と、入力論理信号が接地レベルのときに第２の電源の電圧値を出力し、入力論理信号が第１の電源電圧レベルのときに第１制御電圧生成回路の出力電圧と略同一電圧レベルの信号を出力する第２制御電圧生成回路と、を備える。 （もっと読む）

【課題】従来技術によるスイッチ回路装置では、ドライバ回路がアンテナ端子とポートとの間に振幅の大きい高周波信号を入力した際に、ドライバ回路内部でリーク電流が発生し、スイッチ回路装置の消費電力が増大する、という問題がある。
【解決手段】ドライバ回路の出力部に、リーク電流抑制回路部を設ける。本発明のスイッチ回路装置によれば、リーク電流抑制回路部が高周波信号の侵入を抑制するので、ドライバ回路は出力状態を保持することが出来て、リーク電流の問題が解決される。 （もっと読む）

【課題】従来技術に比較して、回路ブロック間の電源電圧の差電圧が大きい場合でも安定に動作可能でありかつ低消費電力で動作するレベルコンバータ回路を提供する。
【解決手段】差動増幅回路３０及びソース接地増幅回路４０は、入力信号ＩＮを増幅して出力信号ＯＵＴに出力し、電流生成回路１０は、入力信号ＩＮの信号レベルが変化するとき差動増幅回路３０及びソース接地増幅回路４０に流れる動作電流Ｉ_Ａ２，Ｉ_Ａ３に対応する制御電流Ｉ_Ａ１を生成し、電流検出回路２０は、電流生成回路１０によって生成された制御電流Ｉ_Ａ１を検出して、動作電流Ｉ_Ａ２，Ｉ_Ａ３が制御電流Ｉ_Ａ１に対応するように制御し、電流生成回路１０は、電流検出回路２０と接地との間に挿入されかつ直列に接続されたｎＭＯＳトランジスタＭＮ１１，ＭＮ１２を備え、ｎＭＯＳトランジスタＭＮ１１は、入力信号ＩＮに応答して動作しかつｎＭＯＳトランジスタＭＮ１２は入力信号ＩＮＢに応答して動作する。 （もっと読む）