ストレインド・シリコン電圧制御発振器（ＶＣＯ）は、ストレインド・シリコン層を有する第１Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）装置を含み、ストレインド・シリコン層を有する第２ＰＭＯＳ装置に結合される。
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デュアルモジュラス分周器を有する位相スイッチングデュアルモジュラスプリスケーラがもたらされる。前記分周器は第一及び第二の２分周回路(A;B)を有しており、前記第二の２分周回路（Ｂ）は、前記第一の２分周回路（Ａ）の出力部に結合され、少なくとも前記第二の２分周回路（Ｂ）は各々９０度で分離される四つの位相出力を有している。位相選択ユニット (PSU)が、第二の２分周回路（Ｂ）の四つの位相出力（I_p, I_n, Q_p, Q_n； INi, INni, INq, INnq）の一つを選択するためにもたらされる。更に、位相制御ユニットが、制御信号（C0, NC0; C1, NC1; C2, NC2）を位相選択ユニットに供給するためにもたらされ、位相選択ユニットPSUは、制御信号（C0, NC0; C1, NC1; C2, NC2）による四つの位相出力（I_p, I_n, Q_p, Q_n; INi, INni, INq, INnq）の選択を実行する。直接論理に基づく位相制御ユニット（PSU）の実現により、より高い速度が可能になり、チップ上の面積が節減される。
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フェーズロックループ周波数シンセサイザが、チャージポンプ（３３２）、フェーズロックループフィルタ（３１０）、電圧制御発振器（３１４）、及び帯域幅校正回路（３０４、４５０、４６０）を有する。帯域幅校正回路は、電圧制御発振器（３１４）のゲインを測定し、測定された電圧制御発振器のゲインを使用してチャージポンプ電流レベルを調節する。チャージポンプ電流レベルは、測定された電圧制御発振器のゲインとチャージポンプ電流レベルとの積が一定のフェーズロックループ帯域幅をもたらすように調節される。本発明はまた、プログラマブルチャージポンプに接続されたフェーズロックループフィルタの抵抗値にマッチした抵抗値を有するプログラマブルチャージポンプを有するフェーズロックループも開示している。フェーズロックループ帯域幅を電圧制御発振器のゲインの測定に基づいて校正する方法、及び受信されたＲＦ信号を処理するシステムもまた、開示される。
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カレントミラーと共に使用するための電流補償回路が開示される。カレントミラー回路は、第２カレントミラー段を駆動する第１カレントミラー段によって規定される電流経路を有し、第２カレントミラー段は、供給電圧源に結合している。電流補償回路は、供給電圧及び出力ノードに結合するインピーダンス分割器を備える。インピーダンス分割器は、供給電圧源の電圧変化を表す、ノードにおける補償信号を生成するように動作する。補償回路はさらに、出力ノードに結合する入力及び電流経路に接続される電流出力を有する利得段を含む。利得段は補償信号に応答して電流経路に印加するための補償電流を生成するように動作する。
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書込み（書換え）可能な光ディスクシステム及び読取り専用の光ディスクシステムのために、位相ロックループ(PLL)によってデータクロックが回復される。前記位相ロックループ(PLL)においては、実際の零交差と生成されるクロック信号の零交差を比較することによって誤差信号が生成される。レーザ波長λ_laser及び開口数NAを持つ光学系と仮定すると、変調伝達関数のカットオフ波長は、λ₀=λ_laser/(2・NA)によって与えられる。ビット長の減少に伴って、最小波長の振幅は、縮小し、λ₀未満の波長の場合は零になる。結果として、これらの信号の零交差によって生成される位相誤差信号は、雑音によって乱される。本発明の着想は、クロック回復のための位相情報の導出において十分なパフォーマンスを持つ零交差しか用いないことにある。

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シグマデルタ変調器を有する可変周波数シンセサイザが提供される。そのようなシンセサイザは瞬時的な周波数が変化しても正確な平均周波数を与える。シグマデルタ変調器はカスケード接続された複数のアキュムレータ段を有する。シグマデルタ変調器の一部をなすアキュムレータ（５１，５２，５３，５４）の少なくとも１つの入力値は、ある因子の乗算されたオーバーフロー信号（ｏｆ１，ｏｆ２，ｏｆ３，ｏｆ４）に等しい第２成分を有する。このフィードバックは瞬時的な周波数の最大変動を減らす。位相検出器、チャージポンプ及びＶＣＯの非線形性に起因して生じる位相ジッタはそれ故に減少する。

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【課題】多層基板構造を工夫して各機能グループのグランドの電位を安定化させ、かつ、ノイズを生じさせないようにして、ジッタの少ないクロック変換器を実現する。
【解決手段】各機能グループとして分離されたＡグループ１、Ｂグループ２、Ｃグループ３、Ｄグループ４中の回路部品は、それぞれ対応して設けられている第１層のグランドパターンに接続され、かつスルーホールを通して第３層の電源層に接続されている。各グランド層は共通化または分離される。各機能グループの第１層のグランドパターンは他の機能グループのグランドパターンから共通化または分離されているので、その電位は常に安定している。また、各機能グループ中の部品は第２層の第１グランド層、第４層の第２グランド層から離れているのでノイズの影響を受けない。 （もっと読む）

【課題】 出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供する。
【解決手段】 出力信号のＳ／Ｎが高くするために水晶電圧制御発振器１を用いる。また、Ｍ相位相シフト回路４が基準信号Ｓ_REFを略同一周波数のＭ相の信号を生成し、セレクタ５が該Ｍ相の信号の中から基準信号Ｓ_REFとの位相差が最小になる信号を選択して比較信号Ｓ_COMとして出力する。これにより、比較信号Ｓ_COMと基準信号Ｓ_REFとの位相差が小さくなるので、最大ロックアップ時間を短縮できる。また、水晶電圧制御発振器を一つしか用いないので、コストを抑えることができる。 （もっと読む）

【課題】 高い周波数範囲と低い周波数範囲との広い範囲においてそれぞれ良好な特性を得ることの可能なＰＬＬ回路を提供する。
【解決手段】 制御電圧Ｖｃに応じた周波数で発振動作する電圧制御発振器３１を有し、発振信号を分周した比較信号φcompと基準クロックφinとの位相比較を行って、該位相比較の結果を制御電圧Ｖｃにフィードバックさせることで基準クロックφinと発振信号φoutとを同期させるＰＬＬ回路において、電圧制御発振器３１に、制御電圧Ｖｃを制御電流Ｉｃに変換する電圧電流変換回路３１１と、制御電圧にほとんど依存しない補助電流Ｉｓを制御電流Ｉｃに付加する補助電流付加回路３１４と、制御電流Ｉｃの大きさに応じた周波数で発振動作する周波数可変発振器１６２と、制御電圧Ｖｃの値に基づき補助電流付加回路３１４の動作状態のオン・オフを切り換える制御手段３２とを設けた。 （もっと読む）

【課題】 ２ＲＦ対応の送信機において、送信スプリアスを防止すると共に、シンセサイザ部の誤動作を防止し、さらに小型化、低価格化を実現する。
【解決手段】 送信周波数の異なる２つの無線部にそれぞれ設けられＱＰＳＫ変調波をミキサで周波数変換するためのローカル信号ｆｌｏａを得るためのＰＬＬ回路構成されたシンセサイザ部において、ＶＣＯ１３の周波数制御端子のインピーダンスを可変する可変位相器１７を設け、この可変位相器１７を他方の無線部からの干渉波に対してハイインピーダンスとなるように位相制御信号により制御する。 （もっと読む）

【課題】位相同期回路における入力クロックの同期に必要なエッジのみを検出し、異常入力クロック入力時や電源投入時でも、同期時間が短く、また、安定した出力クロックを供給できる位相同期回路を提供すること。
【解決手段】位相同期回路において出力クロックを分周する出力分周カウンタの出力値から、エッジ検出パルスを生成し、入力クロックの位相同期に必要なエッジのみを検出した入力分周クロックと出力分周クロックを位相比較器に入力することを特徴とする。 （もっと読む）

【課題】 位相誤差信号に周波数差を加味した変形を加えることにより、周波数が離れているときでも短時間で位相同期を達成する。
【解決手段】 周波数が離れているときに生じる位相誤差信号の不連続なジャンプをジャンプ検出部３０において検出し、検出信号により状態記憶部３２の状態を遷移させる。保持部３４において、状態記憶部３２の状態に応じて位相誤差信号を修正して周波数位相誤差信号とする。 （もっと読む）

制御信号に信号を加えることによって周波数を制御することが可能な変調機能を備えた発振器（１０８３）、及びそれを用いたＰＬＬ回路（１０８Ａ）において、発振器は、インバータ又はバッファ及び制御信号により遅延値が制御されるカスケード接続された複数の遅延段（２０１〜２０３）を有し、反転位相により閉ループを形成するリング発振器（２００）からなり、複数の遅延段の一部において制御信号に変調信号を加えることにより発振周波数を変調する変調機能を備える。 （もっと読む）