半導体集積回路

【課題】高い周波数範囲と低い周波数範囲との広い範囲においてそれぞれ良好な特性を得ることの可能なＰＬＬ回路を提供する。
【解決手段】制御電圧Ｖｃに応じた周波数で発振動作する電圧制御発振器３１を有し、発振信号を分周した比較信号φcompと基準クロックφinとの位相比較を行って、該位相比較の結果を制御電圧Ｖｃにフィードバックさせることで基準クロックφinと発振信号φoutとを同期させるＰＬＬ回路において、電圧制御発振器３１に、制御電圧Ｖｃを制御電流Ｉｃに変換する電圧電流変換回路３１１と、制御電圧にほとんど依存しない補助電流Ｉｓを制御電流Ｉｃに付加する補助電流付加回路３１４と、制御電流Ｉｃの大きさに応じた周波数で発振動作する周波数可変発振器１６２と、制御電圧Ｖｃの値に基づき補助電流付加回路３１４の動作状態のオン・オフを切り換える制御手段３２とを設けた。

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ（Phase Locked Loop）回路に適用して有用な技術に関し、例えば複数の動作モードを有するマイクロコンピュータやＤＳＰ（Digital Signal Processor）のクロック発生回路に利用して特に有用な技術に関する。
【０００２】
【従来の技術】本発明者は、特願２００１−１９５９５においてＰＬＬ回路の改良発明について提案している。同出願の図１８に示されるように、従来の一般的なＰＬＬ回路の中には、制御電圧を電流に変換するＶ−Ｉ変換回路（電圧電流変換回路）８０とインバータリング発振器など電流制御により周波数を変化させる周波数可変発振器２０とを組み合わせたものを電圧制御発振器（ＶＯＣ）として用いるものがある。同出願において詳述されているように、上記のような電圧制御発振器においては、制御電圧が低くなると変換された制御電流がほぼゼロになってしまい発振器の動作が停止してしまったり発振動作が不安定になるという性質がある。そのため、電源投入時など制御電圧が低いときにＰＬＬ回路から発生されるクロック信号が不安定になるという問題がある。
【０００３】また、Ｖ−Ｉ変換回路の素子定数を適宜設定することで、上記出願図面の図２３に示すように、電圧−電流特性を調整することが出来るが、その調整の自由度は電圧−電流特性の傾きを変える程度であった。そのため、高い周波数領域でＰＬＬ回路を使用するには、電圧−電流特性の傾きを急激にして特性曲線の直線となる部分が電流値の大きい範囲に来るように設定しなければならなかった。そして、このような設定では、電圧変化量に対する電流変化量が増大してしまうので、電圧制御発振器の制御感度が必要以上に高くなり、ノイズ特性が劣化してしまうという問題があった。
【０００４】そこで、本発明者は、上記出願において、Ｖ−Ｉ変換回路で変換される制御電流に制御電圧にほとんど依存しない補助電流を付加するという改良発明を提案した。これにより、制御電圧が低いときでも安定的なクロック出力が可能であるとともに、高い周波数領域においても電圧制御発振器の制御感度があまり高くならず、ノイズ特性に悪影響を及ぼさないですむという利点が得られる。
【０００５】
【発明が解決しようとする課題】ところで、ワンチップ・マイクロコンピュータやＤＳＰが搭載される電子機器においては、近年、通常時の動作周波数はますます高くなる傾向にあるが、省電力モードなど異なる動作モードにおいて動作周波数を下げて使用する場合がある。それゆえ、動作周波数が高い電子機器であっても低い周波数のクロック信号の用途も依然としてある。しかしながら、上記特願２００１−１９５９５の改良発明では、高い周波数範囲で最適化してＰＬＬ回路を構成した場合、低い周波数範囲においては良好な特性を得ることが難しいという課題があった。
【０００６】この発明の目的は、高い周波数範囲と低い周波数範囲の両範囲においてそれぞれ良好な特性を得ることの可能なＰＬＬ回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。すなわち、ＰＬＬ回路の電圧制御発振器に備わる制御電圧を制御電流に変換する電圧電流変換回路に、制御電圧にほとんど依存しない補助電流を制御電流に付加する補助電流付加回路を設け、且つ、制御電圧の値に応じてこの補助電流付加回路の動作または動作停止の切り換えを行うように構成したものである。さらに、補助電流付加回路を動作させた後には、制御電圧が下がっても動作を停止させず、ＰＬＬ回路の出力周波数が階段状に変化するモード遷移を表す制御信号の変化があった場合に補助電流付加回路を動作停止させるように制御する。このような手段によれば、補助電流付加回路が動作することで高い周波数に適した特性が得られ、且つ、補助電流付加回路の動作が解除されることで低い周波数に適した特性が得られる。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。図１は、本発明の第１実施例に係るＰＬＬ回路を示す構成図である。この実施例のＰＬＬ回路は、ワンチップ・マイクロコンピュータ、ＣＰＵ（Central Processing Unit）、並びにＤＳＰなどの半導体集積回路において、外部から供給される基準クロックφinに同期させて内部クロックφoutを発生するのに用いられるものである。
【０００９】このＰＬＬ回路は、制御電圧Ｖｃに応じて周波数を変化させて発振動作を行う電圧制御発振器３１と、該発振器３１の出力を分周して比較信号φcompを生成する分周器１８と、該比較信号φcompと基準クロックφinとの位相を比較する位相比較器１２と、これらの位相誤差を示す信号から不要な高周波分をカットして制御電圧Ｖｃを生成する低域フィルタ１４と、電圧制御発振器３１の制御電流Ｉｃに補助電流としてのオフセット電流Ｉｓを付加する制御を行う制御手段としてのコントロール信号生成回路３２とを備えている。
【００１０】上記の電圧制御発振器３１は、さらに、制御電圧Ｖｃを制御電流Ｉｃに変換するＶ−Ｉ変換回路３１１と、該制御電流Ｉｃの値に応じた周波数で発振動作する周波数可変発振器１６２とから構成される。周波数可変発振器１６２は、例えば、複数のＣＭＯＳインバータを環状に連接したインバータ型リング発振器などが適用できる。そして、各ＣＭＯＳインバータの電流源となるＭＯＳＦＥＴを上記Ｖ−Ｉ変換回路３１１において制御電流Ｉｃが流されるＭＯＳＦＥＴとカレントミラー接続し、各ＣＭＯＳインバータの動作電流を可変とすることでその発振周波数が制御される。
【００１１】Ｖ−Ｉ変換回路３１１は、抵抗Ｒ１，Ｒ２とゲート・ドレインが結合されたＮチャネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳと呼ぶ）Ｑ３１とを直列接続し基準電圧Ｖｒ１と動作電流Ｉｂとを生成する基準生成回路３１２と、制御電圧Ｖｃと基準電圧Ｖｒ１との差をとって制御電流Ｉｃに変換する差動型回路３１３と、この制御電流Ｉｃにオフセット電流Ｉｓを付加するオフセット電流付加回路（補助電流付加手段）３１４と、制御電流Ｉｃを周波数可変発振器１６２のグランドＧＮＤ側の電流源に伝えるための電流回路３１５とから構成される。
【００１２】上記の差動型回路３１３は、動作電流を供給する定電流ＭＯＳＱ３７と、制御電圧Ｖｃと基準電圧Ｖｒ１とを各々のゲートに受け且つソース端子が共通に定電流ＭＯＳＱ３７に接続された一対のＮチャネル形入力ＭＯＳＱ３５，Ｑ３６と、これら入力ＭＯＳＱ３５，Ｑ３６のドレイン端子と電源電圧（第１電源電圧）Ｖｃｃとの間にそれぞれ接続された一対のＰチャネル形の負荷ＭＯＳＱ３２，Ｑ３３とから構成される。そして、制御電圧ＶｃによりＮＭＯＳＱ３５のオン抵抗が変化されて、負荷ＭＯＳＱ３２から入力ＭＯＳＱ３５に流れる電流が変化するように構成されている。また、この電流の変化に合わせてもう一方の入力ＭＯＳＱ３６と負荷ＭＯＳ３３に流れる電流が変化して、動作電流Ｉｂが一定に保たれるようになっている。さらに、負荷ＭＯＳＱ３２のゲート・ドレインが結合されてそのドレイン電流が飽和電流とされることで、この負荷ＭＯＳＱ３２のドレイン電流がカレントミラー接続されたＰＭＯＳ（カレントミラー回路）に転写されるようになっている。
【００１３】オフセット電流付加回路３１４は、上記差動型回路３１３の負荷ＭＯＳＱ３２のドレインとグランド（第２電源電圧）ＧＮＤとの間に接続されたＮチャネル形のオフセット電流ＭＯＳＱ３８と、負荷ＭＯＳＱ３２とオフセット電流ＭＯＳＱ３８との間に接続されたスイッチＭＯＳＱ３９とから構成される。そして、スイッチＭＯＳＱ３９がオンされることで、負荷ＭＯＳＱ３２を通るパスにオフセット電流Ｉｓが流れる。オフセット電流ＭＯＳＱ３８は基準生成回路３１２のＮＭＯＳＱ３１とカレントミラー接続されているので、そのミラー比でほぼ一定の電流が流れるようになっている。ＮＭＯＳＱ３１のゲート電圧が第３基準電圧である。
【００１４】図２は上記Ｖ−Ｉ変換回路３１１の変換特性を示すグラフ、図３は上記電圧制御発振回路３１のＶ−Ｆ特性を示すグラフである。上記Ｖ−Ｉ変換回路３１１および電圧制御発振器３１は、図２と図３に示されるような特性を有する。すなわち、上記Ｖ−Ｉ変換回路３１１は、制御電圧が一定の大きさになった領域で電圧−電流がほぼ比例に変化し、それより低い領域や高い領域において電流が飽和するという特性となる。さらに、オフセット電流付加回路３１４のオン・オフにより、特性曲線の形状や大きさは同じでオフセット電流Ｉｓの分だけ電流の軸方向にシフトした２つの特性曲線Ｃ，Ｄが得られる。オフセット電流付加回路３１４がオフとされる特性曲線Ｃにおいて制御電圧Ｖｃがゼロに近い領域では制御電流Ｉｃはゼロだったのが、オフセット電流付加回路３１４がオンとされる特性曲線Ｄにおいては制御電圧Ｖｃがゼロに近い領域でも制御電流Ｉｃはオフセット電流Ｉｓ分の電流値となる。
【００１５】電圧制御発振回路３１のＶ−Ｆ特性は、制御電流Ｉｃと発振周波数とがほぼ比例するので、図２のＶ−Ｉ特性と同様のものとなる。制御電圧Ｖｃと発振周波数とがほぼ比例する範囲が、オフセット電流付加回路３１４がオフのときには低い周波数範囲に、オフセット電流付加回路３１４がオンのときには高い周波数範囲に設定される。また、オフセット電流付加回路３１４がオンのときとオフのときとで制御感度（発振周波数の制御電圧Ｖｃに対する変化率：図３中の点線Ａ，Ｂの傾き）に変化はない。また、オフセット電流付加回路３１４の動作が切り換えられる電圧点（比較電位Ｖｒｅｆ）における発振周波数は、オフセット電流付加回路３１４がオフのときには低い周波数ｆ１、オフセット電流付加回路３１４がオンのときには高い周波数ｆ２となる。
【００１６】図４には、上記コントロール信号生成回路３２の動作の一例を説明するタイムチャートを示す。コントロール信号生成回路３２は、図１に示すように、比較電位Ｖｒｅｆと制御電圧Ｖｃとを比較するコンパレータ３２１と、コンパレータ３２１の結果信号と制御信号としてのリセット信号／ＲＥＳとに基づきコントロール信号ＣＯＭ１を生成する制御回路３２２とから構成される。コントロール信号ＣＯＭ１はオフセット電流付加回路３１４のスイッチＭＯＳＱ３９のゲートに入力される。ここで、リセット信号／ＲＥＳは、例えば、図１のＰＬＬ回路が搭載された半導体集積回路において、通常モードから省電力モードなどへ遷移する場合に有効レベルにアサートされる信号（図１の場合は、ロウレベルで有効レベル）である。そして、省電力モードの期間中ずっとアサートにされ、再び通常モードに戻るときに無効レベルにネゲートにされる。省電力モードでは、通常モードより入力信号φinの周波数が階段状に低くされ、それによりＰＬＬ回路の出力クロックφｏｕｔの周波数も階段状に低くされる。
【００１７】図４に示すように、コントロール信号生成回路３２では、制御電圧Ｖｃが比較電位Ｖｒｅｆを超えてコンパレータ３２１の出力がハイレベルになると、コントロール信号ＣＯＭ１がアサートになってオフセット電流供給回路３１４をオンにする。一方、制御回路３２２においてコントロール信号ＣＯＭ１を有効レベルからから無効レベルにする制御は、制御電圧Ｖｃとリセット信号／ＲＥＳの両方に基づいて行われる。すなわち、制御電圧Ｖｃが比較電位Ｖｒｅｆ以下になっている状態でリセット信号／ＲＥＳがロウレベルとなるエッジがきたときに、コントロール信号ＣＯＭ１が無効レベルに変化される。
【００１８】この実施例に係るＰＬＬ回路は上記のように構成され、そのオフセット電流付加回路３１４やコントロール信号生成回路３２等により、次のように動作して基準クロックφinのロックを行うようになっている。
【００１９】図５〜図７は、さまざまな周波数の基準クロックに対するＰＬＬ回路の引込動作の例を示す図である。同図中、上段（ａ）のグラフは制御電圧Ｖｃの経時変化、下段（ｂ）のグラフは出力クロックφoutの径時変化を示すものである。まず、図５は基準クロックφinが低い周波数の場合の例である。この場合においては、電圧制御発振器３１の発振周波数はオフセット電流付加回路３１４をオンさせる周波数ｆ１まで高くならないので、電圧制御発振器３１は図４の特性曲線Ｅの特性で動作することとなる。すなわち、ＰＬＬ回路の引込動作で制御電圧Ｖｃおよび発振周波数が除々に上昇しやがて安定し、制御電圧Ｖｃが比較電位Ｖｒｅｆ以下でロックする。
【００２０】図６は、基準クロックφinが中程度の周波数でロック後の出力クロックφoutが周波数ｆ１とｆ２の間になる場合である。この場合においては、制御電圧Ｖｃが除々に上昇し比較電位Ｖｒｅｆに達したときに、オフセット電流付加回路３１４がオン動作して、電圧制御発振器３１の特性が図４の特性曲線Ｅから特性曲線Ｆに変化する。その結果、発振周波数がｆ１からｆ２に上昇してロック周波数より高くなる。したがって、その後、制御電圧Ｖｃは下がって比較電位Ｖｒｅｆ以下となるが、リセット信号／ＲＥＳがアサートでないのでオフセット電流付加回路３１４はオフされず電圧制御発振器３１の特性は図４の特性曲線Ｆのままとされる。そして、このまま制御電圧Ｖｃが安定してロックとなる。
【００２１】図７は、基準クロックφinがさらに高い周波数の場合である。この場合においては、制御電圧Ｖｃが除々に上昇し比較電位Ｖｒｅｆに達したときに、オフセット電流付加回路３１４がオン動作して、発振周波数がｆ１からｆ２に上昇する。そして、その後も制御電圧Ｖｃは除々に上昇して、やがて安定してロックとなる。
【００２２】以上のように、この実施例に係るＰＬＬ回路によれば、電圧制御発振器３１の２つの特性が基準クロックφinが低い場合と高い場合とで切り換えられて作用されるので、例えば通常モードと省電力モードなどの動作モードの切り換えに伴って、出力クロックφoutの周波数も高いものと低いものとが求められる場合に、その両方に適した特性を備えることが可能である。すなわち、広い周波数帯域で良好な動作を得ることが出来る。また、高い周波数に合わせた特性も、制御電流Ｉｃにオフセット電流Ｉｓを付加することで設定されているので、電圧制御発振器３１の制御感度が必要以上に高くなってしまうことがなくノイズ性能も良好なものとなる。
【００２３】図８には、本発明の第２実施例に係るＰＬＬ回路の構成図を示す。この第２実施例に係るＰＬＬ回路は、そのＶ−Ｉ変換回路７３１に２系統のオフセット電流付加回路３１４，７１４を設け、これら２系統のオフセット電流付加回路３１４，７１４の動作制御が、制御電圧Ｖｃが異なる比較電位Ｖｒｅｆ１，Ｖｒｅｆ２を超えたときに行われるように構成されたものである。したがって、この実施例のコントロール信号生成回路７０には、制御電圧Ｖｃを２系統の比較電位Ｖｒｅｆ１，Ｖｒｅｆ２とそれぞれ比較する２個のコンパレータ３２１，３２１とを備えている。さらに、制御回路７０１は２個のコンパレータ３２１，３２１の両出力とリセット信号／ＲＥＳを受けて、これらの信号に基づき各オフセット電流付加回路３１４，７１４のオン・オフを切り換えるコントロール信号ＣＯＭ１，ＣＯＭ２を生成するように構成されている。
【００２４】詳細には、コントロール信号ＣＯＭ１，ＣＯＭ２がそれぞれロウレベルからハイレベルへ遷移する制御は、コンパレータ３２１，３２１の比較信号のみに基づいて行われる一方、逆に遷移する制御はコンパレータ３２１，３２１の比較信号とリセット信号／ＲＥＳに基づいて行われる。すなわち、コントロール信号ＣＯＭ１，ＣＯＭ２が初期値（ローレベル）の状態で、制御電圧Ｖｃが比較電位Ｖｒｅｆ１（＜Ｖｒｅｆ２）を超えたときにコントロール信号ＣＯＭ１がハイレベルに、さらに比較電位Ｖｒｅｆ２を超えたときにコントロール信号ＣＯＭ２がハイレベルにされる。
【００２５】逆に、コントロール信号ＣＯＭ１，ＣＯＭ２がハイレベルの状態では、制御電圧Ｖｃが比較電位Ｖｒｅｆ１，Ｖｒｅｆ２の中間（Ｖｒｅｆ１＜Ｖｃ＜Ｖｒｅｆ２）のときにリセット信号／ＲＥＳの立下りがあったときに、コントロール信号ＣＯＭ１はハイレベルのままでコントロール信号ＣＯＭ２がローレベルにされる。また、制御電圧Ｖｃが比較電位Ｖｒｅｆ１より低いときにリセット信号／ＲＥＳの立下りがあったときに、コントロール信号ＣＯＭ１，ＣＯＭ２がローレベルにされる。
【００２６】図９は、第２実施例に係る電圧制御発振器７３のＶ−Ｆ特性を示すグラフである。この第２実施例の電圧制御発振器７３は、そのＶ−Ｉ変換回路７３１に２系統のオフセット電流付加回路３１４，７１４が設けられているため、そのＶ−Ｆ特性は、図９に示すように３つの特性曲線Ｏ，Ｎ，Ｍを有したものとなる。これらの特性曲線Ｏ，Ｎ，Ｍは、制御電圧が一定の範囲で電圧−発振周波数がほぼ比例となり、制御電圧がそれより小さい範囲や大きい領域において発振周波数が飽和するというものであり、且つ、オフセット電流Ｉｓ，Ｉｓ２の分だけ発振周波数の軸方向へ互いにシフトした曲線となる。３つの特性曲線Ｏ，Ｎ，Ｍの制御感度（図７の点線Ｉ，Ｊ，Ｋの傾き）に変化はない。
【００２７】図１０は、この第２実施例に係るＰＬＬ回路の引込動作例を説明する図である。この第２実施例のＰＬＬ回路では、例えば、出力クロックφoutが周波数ｆ２’からｆ３の間でロックされる場合には、まず、制御電圧Ｖｃおよび発振周波数が除々に上昇し、制御電圧Ｖｃが比較電位Ｖｒｅｆ１になったところで制御電流Ｉｃにオフセット電流Ｉｓが付加されて、発振周波数がｆ１からｆ２に急激に上昇する。その後、さらに制御電圧Ｖｃと発振周波数とは除々に上昇して、制御電圧Ｖｃが比較電位Ｖｒｅｆ２になったところで制御電流Ｉｃにオフセット電流Ｉｓ２が付加される。そして、発振周波数がｆ２’からｆ３に急激に上昇する。その後は、発振周波数の方が高くなるので制御電圧Ｖｃは除々に下がってくるが、リセット信号／ＲＥＳに変化がない限りオフセット電流付加回路３１４，３１７はオフされないので、発振周波数も除々に下がって基準クロックφinに応じた周波数でロックされる。
【００２８】この第２実施例に係るＰＬＬ回路によれば、電圧制御発振器７３のＶ−Ｆ特性曲線として３つの周波数領域でそれぞれ最適にされた３つの特性曲線Ｏ，Ｎ，Ｍが得られ、これらの各特性が制御電圧Ｖｃに応じて適宜切り換えられるので、複数の動作モードでそれぞれ周波数領域の異なる出力クロックφoutを生成するような場合に、各動作モードに適した特性で出力クロックφoutの生成が可能である。
【００２９】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、周波数可変発振器はインバータ型リング発振器１６２のほか奇数段の差動増幅回路をリング状に接続し各段の動作電流を可変にした構成など、種々の構成を適用することが出来る。また、Ｖ−Ｉ変換回路として差動型の回路を例示したが、制御電圧Ｖｃをゲートに受けてオン抵抗を変化するＭＯＳＦＥＴとカレントミラー用にゲート・ドレインを結合したＭＯＳＦＥＴとを直列に接続した構成など適宜変更が可能である。
【００３０】また、オフセット電流（補助電流）は基準電位に基づき発生される電流であれば、制御電圧にほとんど依存せず、電流値もほとんど変わらないので、どのような構成で生成するようにしても良い。また、リセット信号を動作モードを表す信号として説明したが、動作モードに関係なくＰＬＬ回路の発振周波数を変える目的でリセット信号を生成し用いても良い。
【００３１】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である複数の動作モードを備えたワンチップ・マイクロコンピュータやＤＳＰに適用した例について説明したがこの発明はそれに限定されるものでなく、高い周波数領域や広い周波数範囲でＰＬＬ回路のロック動作が必要な半導体集積回路に広く利用することができる。
【００３２】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。すなわち、本発明に従うと、制御電流に補助電流を付加することで発振周波数を高くしているので、ＰＬＬ回路のロックレンジを高い周波数領域に設定しても、電圧制御発振回路の制御感度が高くなりすぎず、良好なノイズ特性が得られるという効果がある。また、制御電圧の値に応じて補助電流の付加制御の切り換えを行うので、ＰＬＬ回路のロックレンジを低周波から高周波まで広い周波数範囲に設定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＰＬＬ回路を示す回路図である。
【図２】第１実施例に係るＶ−Ｉ変換回路の変換特性を示すグラフである。
【図３】第１実施例に係る電圧制御発振器の特性グラフである。
【図４】第１実施例に係るＰＬＬ回路の動作例を説明するタイムチャートである。
【図５】同、ＰＬＬ回路の引込動作の第１例を説明する図である。
【図６】同、ＰＬＬ回路の引込動作の第２例を説明する図である。
【図７】同、ＰＬＬ回路の引込動作の第３例を説明する図である。
【図８】本発明の第２実施例に係るＰＬＬ回路を示す回路図である。
【図９】第２実施例に係る電圧制御発振器のＶ−Ｆ特性を示すグラフである。
【図１０】第２実施例に係るＰＬＬ回路の引込動作例を説明する図である。
【符号の説明】
１２位相比較器
１４低域フィルタ
３１電圧制御発振器
３２コントロール信号生成回路
１６２周波数可変発振器
３１１Ｖ−Ｉ変換回路
３１３差動型回路
３１４オフセット電流付加回路
３２１コンパレータ
３２２制御回路
７０１制御回路
７１４オフセット電流付加回路
７３１Ｖ−Ｉ変換回路
Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２比較電位
／ＲＥＳリセット信号
Ｑ３２，Ｑ３３負荷ＭＯＳ
Ｑ３５，Ｑ３６入力ＭＯＳ
Ｑ３７定電流ＭＯＳ
Ｑ３８オフセット電流ＭＯＳ
Ｑ３９スイッチＭＯＳ

【特許請求の範囲】
【請求項１】制御電圧に応じた周波数で発振動作する電圧制御発振器を有し、該電圧制御発振器の発振信号もしくは発振信号を分周した信号と基準クロックとの位相比較を行って、該位相比較の結果を上記制御電圧にフィードバックさせることで上記基準クロックと上記発振信号とを同期させるＰＬＬ回路を備えた半導体集積回路において、上記電圧制御発振器は、上記制御電圧を制御電流に変換する電圧電流変換回路と、所定の電流値を有する補助電流を上記制御電流に付加する補助電流付加手段と、上記制御電流の大きさに応じた周波数で発振動作する周波数可変発振器と、上記制御電圧の値に基づき上記補助電流付加手段の動作状態のオン・オフを切り換える制御手段とを備えていることを特徴とする半導体集積回路。
【請求項２】上記補助電流付加手段を複数個有し、上記制御手段は、これら複数の補助電流付加手段の動作状態を上記制御電圧に応じて切り換えるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】上記制御手段は、上記補助電流付加手段を動作停止から動作状態に切り換える制御を上記制御電圧の値に基づいて行い、上記補助電流付加手段を動作状態から動作停止に切り換える制御を上記制御電圧の値と所定の制御信号とに基づいて行うように構成されていることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】上記制御信号は、上記ＰＬＬ回路の発振周波数が階段状に変化されるモード遷移を表す信号であることを特徴とする請求項３記載の半導体集積回路。
【請求項５】上記電圧電流変換回路は、ゲートに基準電圧が印加されて動作電流を流す電流ＭＯＳＦＥＴと、該電流ＭＯＳＦＥＴにソースが接続されゲートに上記制御電圧が印加される第１入力ＭＯＳＦＥＴと、該第１入力ＭＯＳＦＥＴと共通に上記電流ＭＯＳＦＥＴにソースが接続されゲートに第２基準電位が印加される第２入力ＭＯＳＦＥＴと、上記第１入力ＭＯＳＦＥＴのドレインと第１電源電圧との間に接続されゲートとドレインとが結合された第１負荷ＭＯＳＦＥＴと、上記第２入力ＭＯＳＦＥＴのドレインと上記第１電源電圧との間に接続されゲートが上記第１負荷ＭＯＳＦＥＴのゲートに結合された第２負荷ＭＯＳＦＥＴとを有し、上記第１負荷ＭＯＳＦＥＴのドレイン電流がカレントミラー回路を介して制御電流として上記周波数可変発振器に転写されるように構成され、上記補助電流付加回路は、上記第１負荷ＭＯＳＦＥＴのドレインと第２電源電圧との間に接続され且つゲートに第３基準電圧が印加された付加電流発生ＭＯＳＦＥＴと、上記第１負荷ＭＯＳＦＥＴと付加電流発生ＭＯＳＦＥＴとの間に接続されたスイッチＭＯＳＦＥＴとから構成されることを特徴とする請求項１〜４の何れかに記載の半導体集積回路。

【図２】