【課題】帰還ループに遅延回路を挿入することなく、出力信号でのジッタの発生を抑制し得るＰＬＬ回路を提供する。
【解決手段】基準信号ｒｅｆ−ＣＬＫと帰還信号の位相を比較する位相比較器２と、チャージポンプ４と、ループフィルター５と、電圧電流変換器６と、電流制御発振器７ａと、電流制御発振器の出力信号を分周して帰還信号を生成する分周器３とを備えた帰還ループにより、出力信号ｏｕｔ−ＣＬＫの周波数を基準信号で設定される周波数に収束させるＰＬＬ回路であって、電流制御発振器７ａから負荷回路８に出力される出力信号ｏｕｔ−ＤＬと位相比較器２に入力される基準信号の位相をずらす遅延回路１１ａを帰還ループ外に備えた。 （もっと読む）

【課題】スイープ電圧発生のための回路規模を小型化し、且つ非ロック時における周波数引き込み動作を自動的に行なうことが可能なルビジウム原子発振器を提供する。
【解決手段】このルビジウム原子発振器１００は、ＯＭＵ１と、増幅器２と、出力信号をデジタル信号に変換するＡ／Ｄ変換器３と、ロック状態又は非ロック状態を判定する状態判定部１１と、位相変調信号ｆｍの周波数成分を選択的に出力するＢＰＦ１３と、スイープ電圧データを生成するスイープ電圧データ生成手段１２と、タイマ１５と、第１のＢＰＦ１３の出力信号又はスイープ電圧データ生成手段１２の出力信号を選択するＳＷ−Ａ１４と、アナログ信号に変換するＤ／Ａ変換器５と、位相検波して周波数制御信号を生成する位相検波器６と、周波数制御信号を積分処理する積分回路７と、周波数制御信号に従い出力周波数が制御されるＶＣＸＯ８と、を備えて構成されている。 （もっと読む）

【課題】出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑える。
【解決手段】ＰＬＬ回路として、基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、前記位相差に応じて電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備える。 （もっと読む）

【課題】位相雑音特性が良好で、かつ低消費電力、小型化に適した発振装置を提供すること。
【解決手段】固定電圧Ｖｒｅｆが印加される第１の端子と、可変電圧Ｖｃが印加される第２の端子と、前記第１の端子と前記第２の端子との間に直列接続された、抵抗値ｒのｍ個の抵抗器及び抵抗値ＲＩＮの入力抵抗器と、前記ｍ個の抵抗器のうちｎ個の抵抗器を選択するための複数のスイッチと、制御電圧を出力する第３の端子と、を有する抵抗切替部と、前記複数の抵抗器に流す定電流の電流値Ｉｏｆｆを設定し当該定電流を供給する電流供給部とから構成され、｛Ｖｒｅｆ＋ｎ×ｒ×［（ＶＣ−Ｖｒｅｆ）／（ｍ×ｒ＋ＲＩＮ）］｝で与えられる第１の電圧と、｛−（ｎ×ｒ×Ｉｏｆｆ）｝で与えられる第２の電圧との重ね合わせにより規定される第３の電圧を、前記第３の端子から制御電圧として出力する。 （もっと読む）

【課題】可変周波数範囲の広域化を可能にしつつ高い位相雑音特性を備えるＶＣＯ回路を提供する。
【解決手段】上記課題を解決するために、ＶＣＯ回路１００に、バッファ回路Ｂ１１、Ｐ型ＭＯＳトランジスタＱ１１及びキャパシタＣ１１からなるバイアス回路１０１と、アンプＡ１１と、インダクタＬ１１、可変キャパシタＣ１２、及びスイッチ付きキャパシタＣ１３、Ｃ１４、・・・からなる共振回路１０２と、を備える。 （もっと読む）

【課題】出力クロックの変動を抑えることができる電圧制御発振回路およびＰＬＬ回路を提供する。
【解決手段】この電圧制御発振回路によれば、第２の電源生成回路１−２が出力するゲート制御信号１０３,１０４によって、一部の反転回路１０−ｎの遅延時間を変更制御するが、残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間は第１の電源生成回路１−１によって一定に制御する。したがって、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来のように全ての反転回路の遅延時間を変更制御する場合に比べて小さい。 （もっと読む）

【課題】製造条件によるデバイス特性のバラツキや使用温度、電源電圧などの使用環境によるデバイス特性のバラツキがある場合でも、未然にＶＣＯ６の発振停止を防止すると共に、安定的に起動を行うことができるＰＬＬ回路を備えた半導体集積回路を提供する。
【解決手段】ＰＬＬ回路２の過渡応答時間とデバイス及び使用環境に応じたチャージポンプ４の電流値を、事前にメモリ１０に保存しておき、マイコン９からの制御信号ＩＣＰｃｔｌに基き、チャージポンプ４は、ＰＬＬ回路２起動時から発振安定時までの過渡応答期間中は、電流値をメモリ１０の設定情報に従って低減させる。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

【課題】オシレータの振動周波数の調節を可能とさせ、それにより効率的な態様で且つ顕著なダンピング無しで振動周波数の選択的変更を達成する。
【解決手段】オシレータの振動周波数の調節、特に回路装置によるＰＬＬオシレータのデジタル粗調節に関するものである。回路装置は少なくとも一対のコンデンサ（Ｃ，Ｃ′）を有しており、その第一端子はオシレータと接続しており、且つ第二端子は、コンデンサ対（Ｃ，Ｃ′）をオシレータの振動回路内に組込むためにスイッチング装置によって第一基準電位（ｖｓｓ）と選択的に接続させることが可能である。尚、回路装置は、第一基準電位（ｖｓｓ）との該第二端子の選択的接続のための第一ＦＥＴｓ（Ｔ１，Ｔ１′）、互いに第二端子を接続するための第二ＦＥＴ（Ｔ２）、及び第一基準電位（ｖｓｓ）とは異なる第二基準電位（ｖｄｄ）との第二端子の夫々の接続のための第三ＦＥＴｓ（Ｔ３，Ｔ３′）を有している。 （もっと読む）

【課題】 ロック状態を維持したまま発振周波数帯域の切り替え動作が可能な周波数シンセサイザを、小規模であって低消費電流な回路構成で実現する周波数シンセサイザ、および周波数シンセサイザの発振制御方法を提供すること
【解決手段】 発振周波数帯域の切り替えが可能な発振制御回路２を備える周波数シンセサイザ１は、発振周波数帯域の違いによる発振制御回路２へのバイアス信号ＩＢの差を、差分バイアス信号ΔＩＢとして出力する差分バイアス部５と、発振周波数ｆｏが発振周波数帯域ｆｂの限界値を越えて遷移したことを検出する帯域限界検出部３と、帯域限界検出部３による検出に応じて、発振周波数帯域ｆｂの切り替えのために差分バイアス部５の動作が切り替えられる過渡期間において、差分バイアス部５に対して、出力されるバイアス信号ＩＢを漸次遷移する制御を行なう過渡制御部４とを備えている。 （もっと読む）

【課題】使用する電圧制御発振器の選択、および、その発振周波数範囲の設定をより効率的に行うことができる位相同期ループ回路を実現する。
【解決手段】位相同期ループ回路１００の制御部１０３は、位相同期ループ回路１００に接続する電圧制御発振器として、複数の電圧制御発振器ＶＣＯ1〜ＶＣＯnのうちから、選局周波数を含む主発振周波数範囲をもつ電圧制御発振器を選択し、その後、選択された電圧制御発振器の発振周波数範囲を、選局周波数を含む副発振周波数範囲に設定する。 （もっと読む）

【課題】電圧制御発振回路、及び、その調整方法に関し、制御電圧に対する周波数の変化量を精度よく調整できる電圧制御発振回路を提供することを目的とする。
【解決手段】本発明は、制御電圧に応じて容量成分が制御される可変容量素子と、可変容量素子に直列に接続された直列容量素子と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続された並列容量素子と、可変容量素子と直列容量素子とから構成される直列回路に並列に接続され、誘導成分を構成する誘導素子とを有する電圧制御発振回路において、直列容量素子及び並列容量素子は、各々その容量成分を切り換え可能な構成されており、直列容量素子の容量成分及び並列容量素子の容量成分を切り換えることにより、制御電圧に対する発振周波数の変化量が調整されていることを特徴とする。 （もっと読む）

【課題】複数のシリアル伝送チャネルで使用するクロックの同期をとる際に、ＰＬＬ回路から各ＣＤＲ回路に供給されるクロック配線のレイアウト上の制約を無くし、ジッタの発生の少ない半導体集積回路を提供する。
【解決手段】半導体集積回路は、位相周波数比較回路とチャージポンプとループフィルタと発振回路とを有し、リファレンスクロックに同期した発振出力信号を生成するＰＬＬ回路と、発振出力信号とシリアルデータとの位相を調整する複数のＣＤＲ回路とを備え、ＰＬＬ回路はループフィルタから出力された発振回路の発振周波数を制御する制御電圧をディジタルコードに変換し、このディジタルコードをこれら複数のＣＤＲ回路に分配する。 （もっと読む）

【課題】 任意の幅で重なり合う発振レンジの設定を行い、ＰＬＬ回路でのジッタの発生を抑制する。
【解決手段】 デジタルＰＬＬ回路１０の発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられ、カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 （もっと読む）

【課題】ビデオ信号の垂直同期区間に位相ずれが発生しても高速引き込みを実現する。
【解決手段】位相比較回路１は、同期分離信号とＶＣＯ回路４の出力から帰還されてくる同期再生クロック信号の位相を比較して位相差を検出する。同期検出回路５は位相比較回路７の出力信号により該ＰＬＬ回路が同期状態かを判定する。遅れ位相検出回路６は、同期した状態と判定され、且つ位相比較回路で検出された位相差が設定値を超えた時に同期再生クロック信号を遅延させるための制御信号をＶＣＯ回路４へ出力する。進み位相検出回路７は、同期した状態と判定され、且つ位相比較回路で検出された位相差が設定値を超えた時に同期再生クロック信号を反転させるための制御信号をＶＣＯ回路へ出力する。 （もっと読む）

【課題】複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化されたＶＣＯを構成する素子に製造ばらつきがあっても、最適な周波数帯域で所望の周波数に位相ロックすることができ、しかもＶＣＯの消費電流を低減できる周波数シンセサイザを提供する。
【解決手段】分周比格納部９ａの分周比が更新されたらＰＬＬを開ループ状態にして可変分周器２、３の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの共振回路の共振周波数を変化させながら、所望の周波数の周波数帯域を選択し決定する。その後、可変分周器の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの電流を変化させながら、最適電流値を決定する。その後、位相同期系を閉ループ状態にして位相ロックさせる。 （もっと読む）

【課題】ＰＬＬ回路のロック時のループフィルタの出力電圧の変動を抑えることである。
【解決手段】基準クロック信号と帰還クロック信号の位相が一致したとき、基準クロック信号と帰還クロック信号の立ち下がりのタイミングで、オン時間の短いＵＰ信号とＤＯＷＮ信号をチャージポンプ回路の２個のＭＯＳトランジスタに供給する。これにより、チャージポンプ回路の貫通電流を少なくできるので、貫通電流によるループフィルタの出力電圧の変動を抑えることができる。 （もっと読む）

【課題】電圧制御発振器の動作電流を自動的に調整し位相雑音特性を向上することが可能な動作電流調整装置を提供する。
【解決手段】本発明に係る動作電流調整装置１００は、電圧制御発振器１と、発振周波数制御電圧を出力する電圧発生部１４と、発振信号の発振周波数を測定する周波数検出部１５と、電圧発生部１４が発振周波数制御電圧Vcontを制御するための電圧設定信号Svsetを出力するとともに、周波数検出部１５で測定された発振周波数に基づいて電源回路５が動作電流Iccを制御するための動作電流制御信号Scontを出力する制御部１６と、を備える。 （もっと読む）

【課題】通信用半導体集積回路で、発振用の電界効果トランジスタ（ＦＥＴ）のしきい値電圧Ｖｔｈのバラツキによる送信用電圧制御発振器ＴＸＶＣＯの発振振幅値のバラツキを補償すること。
【解決手段】位相変調ループ制御回路ＰＭ＿ＬＰは、しきい値電圧発生回路Ｖｔｈ＿Ｇｅｎと、送信用電圧制御発振器ＴＸＶＣＯの出力と送信用ＲＦ電力増幅器ＲＦ＿ＰＡの入力との間の可変利得増幅器ＢＦとを含む。しきい値電圧発生回路Ｖｔｈ＿Ｇｅｎは、ＴＸＶＣＯの発振用ＦＥＴＱＮ１、ＱＮ２：ＱＰ１、ＱＰ２のＶｔｈと等しいＶｔｈのＦＥＴＱｎ１７、Ｑｐ１７を含む。送信用電圧制御発振器ＴＸＶＣＯの発振電圧振幅値のバラツキをＲＦ＿ＰＡの入力で補償するように、可変利得増幅器ＢＦの可変増幅利得がＶｔｈ＿Ｇｅｎからの出力Ｖ１に応答して設定される。 （もっと読む）

【課題】従来技術よりも正確な位相差を得ることができる発振回路を提供する。
【解決手段】複数のオペアンプ２０−１〜２０−４をループ状に直列に接続して構成されるリング発振回路２０２を含み、複数のオペアンプ２０−１〜２０−４における複数の出力信号を加算合成して第１の出力信号Ｖｏｕｔ１として出力すると共に、複数のオペアンプ２０−１〜２０−４における残りの総ての出力信号を加算合成して第２の出力信号Ｖｏｕｔ２として出力することによって上記課題を解決することができる。 （もっと読む）