オシレータのデジタル調節
【課題】オシレータの振動周波数の調節を可能とさせ、それにより効率的な態様で且つ顕著なダンピング無しで振動周波数の選択的変更を達成する。
【解決手段】オシレータの振動周波数の調節、特に回路装置によるＰＬＬオシレータのデジタル粗調節に関するものである。回路装置は少なくとも一対のコンデンサ（Ｃ，Ｃ′）を有しており、その第一端子はオシレータと接続しており、且つ第二端子は、コンデンサ対（Ｃ，Ｃ′）をオシレータの振動回路内に組込むためにスイッチング装置によって第一基準電位（ｖｓｓ）と選択的に接続させることが可能である。尚、回路装置は、第一基準電位（ｖｓｓ）との該第二端子の選択的接続のための第一ＦＥＴｓ（Ｔ１，Ｔ１′）、互いに第二端子を接続するための第二ＦＥＴ（Ｔ２）、及び第一基準電位（ｖｓｓ）とは異なる第二基準電位（ｖｄｄ）との第二端子の夫々の接続のための第三ＦＥＴｓ（Ｔ３，Ｔ３′）を有している。
【解決手段】オシレータの振動周波数の調節、特に回路装置によるＰＬＬオシレータのデジタル粗調節に関するものである。回路装置は少なくとも一対のコンデンサ（Ｃ，Ｃ′）を有しており、その第一端子はオシレータと接続しており、且つ第二端子は、コンデンサ対（Ｃ，Ｃ′）をオシレータの振動回路内に組込むためにスイッチング装置によって第一基準電位（ｖｓｓ）と選択的に接続させることが可能である。尚、回路装置は、第一基準電位（ｖｓｓ）との該第二端子の選択的接続のための第一ＦＥＴｓ（Ｔ１，Ｔ１′）、互いに第二端子を接続するための第二ＦＥＴ（Ｔ２）、及び第一基準電位（ｖｓｓ）とは異なる第二基準電位（ｖｄｄ）との第二端子の夫々の接続のための第三ＦＥＴｓ（Ｔ３，Ｔ３′）を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオシレータの振動周波数の調節に関するものである。特に、本発明はこの種類の周波数調節のための回路装置及びこの種類の回路装置の使用に関するものである。
【背景技術】
【０００２】
振動回路内に電気容量を選択的に導入することによって電気的振動回路を有するオシレータの振動周波数を変更又は調節することは既知の技術である。マイクロエレクトロニクスの分野においては、このような容量の選択的接続は、以下においては「ＦＥＴ」又は「ＦＥＴｓ」として記載する１個又は複数個の電界効果トランジスタによって有益的に達成することが可能である。
【０００３】
振動回路において（必要な付加的な）容量の選択的な接続（及び切断）のためにＦＥＴｓを使用する場合には、実際上問題が発生し、特に、非常に小さな容量が接続される場合には、より大きな又はより小さな寸法のその寄生容量が、ＦＥＴの基板を含む種々の端子間において常に存在する。これらの寄生容量は振動周波数の調節のために使用される回路装置の設計において考慮に入れることが可能なものであるが、それらは、容量に関して、従って、振動周波数に関して達成可能な調節範囲を不利益的に減少させる。この問題は、関連するＦＥＴの寸法（チャンネル長及び／又はチャンネル幅）が大きければ大きい程より一層深刻である。然しながら、ＦＥＴの「オン抵抗」、即ちＦＥＴのスイッチオンされた状態におけるソース・ドレイン経路（チャンネル）の電気抵抗は一層小さくなるので、容量の選択的接続のために使用されるＦＥＴの大きなチャンネル幅は有益的であるか又は必要なものである。スイッチオンされたＦＥＴのチャンネルが接続されている容量を包含する振動回路経路内に存在する場合には、該容量の接続に関連する振動回路のダンピング（即ち振動回路の品質の減少）を回避するためにより小さなオン抵抗が特に有益的である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の１つの目的とするところは、上述した欠点を解消し、特に、オシレータの振動周波数の調節を可能とさせ、それにより効率的な態様で且つオシレータの顕著なダンピング無しで振動周波数の選択的変更を達成することを可能とすることである。
【課題を解決するための手段】
【０００５】
本発明によれば、オシレータの振動周波数の調節用の回路装置が提供され、少なくとも一対のコンデンサを有しており、そのうちの第一端子が該オシレータと接続されており、且つ第二端子は、該オシレータの振動回路内に該コンデンサ対を導入させるためにスイッチング装置によって第一基準電位と選択的に接続させることが可能であって、該回路装置は、
該第一基準電位との該第二端子の夫々の接続のための第一ＦＥＴｓ、
互いに該第二端子の接続のための第二ＦＥＴ、
該第一基準電位と異なる第二基準電位との該第二端子の夫々の接続のための第三ＦＥＴｓ、
を有している。
【０００６】
本発明に基づく回路装置においては、コンデンサ対を該オシレータの振動回路内へ導入させることが可能であり、その場合に、第一ＦＥＴｓがスイッチオンされ且つ第二コンデンサ端子は第一基準電位と接続される。ここで、導入された経路の電気的抵抗を減少させるために、第二ＦＥＴが設けられており、それにより、同時に、第二コンデンサ端子を互いに接続させることが可能である。最後に、第一ＦＥＴｓ及び第二ＦＥＴのスイッチオフされた状態において未だにアクティブな寄生容量を著しく減少させるために、特に、例えば、第二ＦＥＴのソース・基板容量及びドレイン・基板容量を減少させるために、第三ＦＥＴｓを有益的に使用することが可能であり、その場合に第三ＦＥＴｓを介して、第二コンデンサ端子において、従って、第二ＦＥＴのソース及びドレイン端子において支配的な電位は、寄生容量が減少されるような態様で「シフト」される。
【０００７】
該コンデンサ対において、且つそれらが表わす容量を接続させるために、第一ＦＥＴｓ及び第二ＦＥＴがスイッチオンされる（且つ第三ＦＥＴｓがスイッチオフされる）。好適には、これらのＦＥＴｓは、各場合において、これらが比較的低い抵抗接続を形成（第一ＦＥＴｓによる第二コンデンサ端子と第一基準電位との間、及び第二ＦＥＴによる第二コンデンサ端子の間）するように寸法決定され及び／又は制御される。
【０００８】
該コンデンサ対、及びそれらが表わす容量を切断するために、第一ＦＥＴｓ及び第二ＦＥＴがスイッチオフされ且つ第三ＦＥＴｓがスイッチオンされる。従って、第二コンデンサ端子において支配的な電位はある意味で変位され、その結果として、寄生容量が減少される。第三ＦＥＴｓによってこの状態に形成された接続を該振動回路から特に効果的に「離脱（ｄｅｃｏｕｐｌｅ）」させるために、実施例の特に好適な形態においては、第三ＦＥＴｓによって形成された第二基準電位との第二コンデンサ端子の接続は比較的高い抵抗のものであるようにされる。ここで「高抵抗」という用語は、特に、第三ＦＥＴのオン抵抗が対応する第一ＦＥＴ及び／又は第二ＦＥＴのオン抵抗よりも少なくとも係数１０、特に１００だけ一層大きい場合を包含すべきである。代替的に又は付加的に、第三ＦＥＴのオン抵抗が１０2Ωよりも一層大きく、特に１０3Ωより一層大きいものとさせることも可能である。
【０００９】
実施例の１つの形態においては、該コンデンサ対は同一の寸法とされたコンデンサから形成されるようになされる。特に、この場合においては、第一ＦＥＴｓが同一の寸法とされ及び／又は第三ＦＥＴｓが同一の寸法とされることも好適である。
【００１０】
回路の観点から実施例の特に簡単な形態においては、第一及び第二基準電位は、振動周波数の調節のために使用される回路装置及び好適には該オシレータを形成するコンポーネントのうちの少なくとも幾つかを包含しているマイクロエレクトロニック集積回路装置（例えば、ＣＭＯＳ技術において）の供給電位から形成されるようになされる。
【００１１】
実施例の１つの形態においては、該振動回路が少なくとも１個の誘導要素を包含しており、それは少なくとも１個のコンデンサと共に振動することが可能なシステムを形成するようになされる。
【００１２】
実施例の好適形態においては、本発明に基づく回路装置は、オシレータの粗調節を提供すべく作用し、該オシレータは、例えば、電圧制御型オシレータ（ＶＣＯ）の粗調節のために別の態様において微調節させることが可能である。電圧制御型オシレータにおいては、振動回路は、例えば、電圧制御型コンデンサ（バラクター）と相互作用する誘導要素（例えば、マイクロエレクトロニック構成のコイル）から形成することが可能である。それ自身既知の態様において、このような振動回路はアクティブフィードバックにより、例えば負抵抗を有する少なくとも１個のコンポーネントによって「非減衰型（ｕｎｄａｍｐｅｄ）」とさせることが可能である。バラクターは振動数の微調節のために使用することが可能であり、それは、本発明に基づく回路装置によって、１つ又は複数個のコンデンサ対における適宜の接続によって粗調節される。
【００１３】
特に大きな範囲の調節のために非常に有益的である実施例の１つの形態においては、複数個のコンデンサ対が設けられ、その各々に対して記載した種類のスイッチング装置が割当てられる。各場合においてスイッチング装置が割当てられているこの複数個のコンデンサ対は、特に、互いに並列して配置させることが可能であり、その場合に第一コンデンサ端子は、各場合において、該オシレータの同一の回路ノードと接続されている。これらの回路ノードは、例えば、誘導要素の端子の形態をとることが可能である。
【００１４】
実施例の１つの形態においては、デジタル制御端子が第一ＦＥＴｓ及び／又は第三ＦＥＴｓのゲート端子へ印加させることが可能であるようになされる。該回路装置は、従って、振動周波数のデジタル調節のために有益的に使用することが可能である。ここのコンデンサ対により各場合において形成される容量値は、ここでは、同一のものとすることが可能であり、又は互いに異なるものとすることも可能である。後者の場合においては、該容量値、又はこれらの容量における接続によって達成することが可能な振動周波数は、例えば、二進コードに従って制御することが可能である。
【００１５】
適宜のＦＥＴ構成（特に導電型）を具備する第一、第二及び第三ＦＥＴｓの制御のために、単一のデジタル制御信号をコンデンサ対を接続又は切断するために使用することが可能である。ＦＥＴｓの幾つかに対してこのようなデジタル制御信号を制御信号として（ゲート端子において）使用することも可能であり、一方この制御信号の反転されたバージョンはその他のＥＦＴｓの制御のために使用される。本発明の有益的な更なる展開においては、固定した制御電位を少なくとも第二ＦＥＴのゲート端子へ印加させ、それは、例えば、回路装置の及び／又はオシレータの供給電位の形態をとることが可能であるようになされる。第二ＦＥＴのスイッチングオン及びオフは、この場合においては、ゲート電位の変化に基づくものではなく、むしろ第二ＦＥＴのソース及びドレイン端子において支配的な電位の変化であって第一及び第三ＦＥＴｓのスイッチングにより発生されるこの目的のために等しく適切である変化に基づくものである。
【００１６】
既に上述したように、実施例の有益的な形態によれば、スイッチオンされた状態にある第三ＦＥＴｓは第二基準電位との第二端子の高抵抗接続を与えるようになされる。ここで発生する第三ＦＥＴのオン抵抗は少なくとも係数１０3だけこのＦＥＴのオフ抵抗よりも好適に一層小さいものである。
【００１７】
スイッチオン状態にある第三ＦＥＴにより形成される上述した高抵抗接続は、以下に「Ｌ」としても記載する充分に大きな寸法のチャンネル長、又は以下において「Ｗ」としても記載する小さなチャンネル幅によって簡単な態様で確保することが可能である。然しながら、特に、この場合においては、第三ＦＥＴのスイッチングオンが比較的ゆっくりと行われるという問題が発生する場合がある。このことはオシレータ周波数の迅速な調節を阻害し、または本発明に基づいて与えられる寄生容量の減少を遅延させる。この問題を解消するために、本発明の更なる展開によれば、該スイッチ装置が第三ＦＥＴｓの各々に対して並列した更なる第四ＦＥＴを有するようになされる。関連する第三ＦＥＴのスイッチングオン期間中にこの第四ＦＥＴの一時的な即ち短時間のスイッチングオンでもって、第三ＦＥＴの「スイッチングオン時間期間」は並列接続されている第四ＦＥＴによってある程度ブリッジさせることが可能である。特に、このことは、第四ＦＥＴのＷ／Ｌ比が前者と並列に配置されている第三ＦＥＴのＷ／Ｌ比より一層大きい場合（例えば、少なくとも係数２だけ一層大きい）には非常に効果的である。第三ＦＥＴｓのスイッチングオン期間中における第四ＦＥＴｓの一時的なスイッチングオンは、適切に構成された制御回路により達成することが可能であり、その制御回路内には第一、第二及び第三ＦＥＴｓのスイッチングのための１つ又はそれ以上の制御信号が入力され、且つそれは、この１つ又は複数個の信号に基づいて、第四ＦＥＴｓの制御のための制御信号を発生し且つそれを第四ＦＥＴｓのゲート端子へ印加させる。このような制御回路は、例えば、論理アレイ装置及び第四ＦＥＴｓのスイッチングオン期間を定義する遅延要素を有することが可能である。
【００１８】
本発明に基づく回路装置の好適な使用は、フェーズロックループ内に配置されている電圧制御型オシレータのデジタル粗調節のためである。
【００１９】
「ＰＬＬ」としても記載されるフェーズロックループは、非常に一般的な用語においては、出力周波数を具備する出力信号を発生する制御可能なオシレータを、フィードバックによって入力周波数を有する入力信号と同期させる目的を司る。この目的のために、ＰＬＬは位相検知器又は位相比較器を有しており、その入力においてＰＬＬ入力信号とＰＬＬ出力信号とが存在している。これら２つの信号の間の位相差を表わす信号は、主に、アクティブ又はパッシブ、デジタル又はアナログフィルタ（「ループフィルタ」）を介してオシレータを制御するために使用される。
【００２０】
ＰＬＬ回路に対する適用分野は多数であり且つ様々である。例えば、ＰＬＬはデジタル信号シーケンスからのクロック信号回復のため、又はＦＭ復調のために使用することが可能である。「ＳＯＮＥＴ」又は「ＳＤＨ」等の通信スタンダードにおいては、データの送信及び受信期間中にクロック信号を発生するためにクロック発生回路が必要とされる。この種類の回路においては、ＰＬＬ回路は、例えば、基準として入力された入力クロック信号から、通信システムにおいて使用するための１つ又は複数個の出力クロック信号を発生することが可能である。ここで、ＰＬＬ出力信号の入力クロック信号との同期は、これらの２つの信号の周波数が同一であることを必ずしも意味するものではない。そうではなく、それ自身既知の態様において、ＰＬＬ回路の入力において及び／又は出力において及び／又はフィードバック経路においての周波数分割器の配置により多かれ少なかれ任意の周波数関係を実現することが可能である。
【００２１】
クロック抽出又は回復のためにＰＬＬ振動回路における本発明に基づく回路装置の使用は、大きなＰＬＬキャプチャレンジ即ち捕獲範囲を達成することが可能であり、同時に、ＰＬＬ出力クロック信号における位相エラー（特に、所謂「ジッター」）が小さいという点において非常に有益的である。これに関連して、以下のことを考慮すべきである。大きなキャプチャレンジは、非常に一般的な用語において、例えば、ＰＬＬオシレータの振動回路における比較的な大きな寸法のバラクターにより実現することが可能であるような振動周波数の多かれ少なかれ迅速且つ大きな調節可能性を必要とする。然しながら、広範囲にわたり調節することが可能なバラクターを使用する場合には、オシレータ部分におけるノイズ等の擾乱がＰＬＬ出力信号における位相ノイズとして多かれ少なかれ位相エラーへ変換される場合があり、従って大きな寸法を有するバラクターはＰＬＬ出力信号の品質を劣化させる傾向を有している。この問題は本発明により解消することが可能であり、即ちＰＬＬにおいて、本発明に基づいて構成される粗調節は、大きなＰＬＬキャプチャレンジを達成すると同時に小さな位相エラーを達成するためにバラクターにおいて実現される微調節とそれ自身既知の態様で結合される。ここで接続されたコンデンサ又は容量に対し高い品質係数を達成するために、小さな位相エラーを達成するために望ましいものであるように、比較的大きな寸法のチャンネル幅を有するスイッチングトランジスタを直接的に使用することが可能であり、というのは、本発明によれば、寸法が増加する傾向を有する寄生容量は本発明に基づく形態により減少されるからである。その結果は迅速なスイッチング時間と結合された振動回路（例えば、「ＬＣタンク」）の品質係数を何等顕著に阻害することなしに寄生容量が最小とされているコンデンサ装置の形成である。
【発明を実施するための最良の形態】
【００２２】
図１は、それ自身既知の構成と共に以下においてＰＬＬ１０として記載するフェーズロックループ１０を示している。このようなＰＬＬは振動周波数の調節のために更に以下に説明する本発明に基づく回路装置に対する好適な適用環境を表している。
【００２３】
ＰＬＬ１０は、図１に示したコンポーネントを包含する「混合信号」回路装置の図１には示していない回路の一部のために使用される周波数ｆｏｕｔを有するＰＬＬ出力信号の発生のための電圧制御型オシレータ（ＶＣＯ）１２を有している。
【００２４】
ＶＣＯ１２の出力信号は、第一周波数分割器１６と、変換要素１８と第二分割器２０とからなるフィードバック経路１４を介して周波数ｆ２を有するフィードバック信号として位相検知器又は位相比較器２２の入力へ供給される。入力クロック信号（ＰＬＬ入力信号）は位相検知器２２の別の入力へ印加され、この信号は周波数ｆ１を有している。
【００２５】
フィードバックされた周波数ｆ２は、分割器１６，２０の分割係数の積により定義される出力周波数ｆｏｕｔのフラクション即ち割合部分に対応している。変換器要素１８は、第一分割器１６の差動的出力信号を、固定された基準電位（「シングルエンド」）を参照する信号へ変換し且つ第二分割器２０の入力へ転送される。表示した実施例の例から逸れて、それ自身既知の態様において、表示されている分割器１６，２０に対して代替的に又は付加的に、分割器は入力領域において（信号ｆ１に対し）及び／又は出力領域において（信号ｆｏｕｔに対し）使用することも可能である。
【００２６】
位相検知器２２は、その出力において、制御可能な電流源２４（「チャージポンプ」）に対して制御信号を発生し、それは信号ｆ１及びｆ２の間で検知された位相差を表わしている。
【００２７】
ｆ１とｆ２との間の位相差の関数として制御される電流源２４は、電流信号を発生し、それは積分特性を有するフィルタ２６（「ループフィルタ」）へ供給される。フィルタ２６を介して供給される信号により、ＶＣＯ１２の微調節がその振動周波数ｆｏｕｔに関して行われ、従って出力周波数ｆｏｕｔは入力周波数ｆ１と同期され、即ちこれら２つの周波数は規定された周波数比によってリンクされる。
【００２８】
ＶＣＯ１２の振動周波数の粗調節のために、デジタル調節装置２８が設けられており、それも又ＶＣＯ１２へ接続されており且つ図１において記号で示したスイッチング要素を所望の態様でスイッチオン及びオフさせるべく作用し、従って各場合において、複数個のコンデンサ対のうちの１つをＶＣＯ１２の振動回路内に組込むか、又はこの振動回路から該コンデンサ対を取除く。
【００２９】
オシレータ１２は、図１に示したように、誘導要素を有しており、それは、コンデンサ装置及び選択的に接続させることが可能なコンデンサ対と共に、振動回路を形成しており、その共振周波数は、基本的に、現在接続されている全容量の値の関数である（装置２８による粗調節）。スイッチオンさせることが可能なコンデンサの第一端子は、ここでは、各場合において、該誘導要素の２つの端子と接続されており、一方、各コンデンサ対の第二コンデンサ端子は、図１において記号で示したように互いに接続させることが可能である。選択的に接続させることが可能なコンデンサ対と並列的に、該振動回路はバラクターを有しており、それはフィルタ２６から供給される信号により制御される（ＰＬＬ規制の枠組内における微調節）。最後に、トランジスタ装置が設けられており、それは、能動的な態様で振動回路における電気的損失を補償し、従って該振動回路からのダンピング即ち減衰を除去する。図１において見ることが可能なＶＣＯ１２のトポロジィは好適実施例を表わすものであるが、この形態は、又、広範な修正を可能とするものである。回路の観点においてのオシレータ１２の実際の実現例は本発明の枠組内において二次的な有意性のものである。
【００３０】
本発明の核心は、コンデンサ対の選択的に供給される容量値が振動回路内へ選択的に接続されるか、又は爾後にそれから除去される技術及び態様に関するものである。
【００３１】
図２及び３は、単一のコンデンサ対Ｃ，Ｃ′の例に対して、本願出願人による会社内の開発に基づくオシレータの調節のための回路装置を例示しており、その中で、説明の便宜上、図２及び３においては、ただ１つの誘導要素（コイル）Ｌが示されており且つそれは、全体的には、例えば、図１に示した構成を有している。
【００３２】
図２に基づく実施例においては、コンデンサＣ，Ｃ′の第一端子は誘導要素Ｌの２つの端子と接続されており、且つ第二端子は、コンデンサ対Ｃ，Ｃ′を関連するオシレータの振動回路内へ組込むために、スイッチング装置によって基準電位ｖｓｓと選択的に接続させることが可能である。該スイッチング装置は２個の第一ＦＥＴｓＴ１，Ｔ１′から形成されており、それにより、第二コンデンサ端子の各々は基準電位ｖｓｓと接続させることが可能である。ここで、ＦＥＴｓＴ１，Ｔ１′の制御は、デジタル制御信号ｓを介して行われ、該信号はＦＥＴｓＴ１，Ｔ１′のゲート端子へ供給される（図１のＰＬＬにおいては、このような制御信号ｓはデジタル調節装置２８から発生させることが可能である）。
【００３３】
ＦＥＴｓＴ１，Ｔ１′のスイッチオンさせた状態において、第二コンデンサ端子が低抵抗経路（導通状態にあるＦＥＴｓ）を介して基準電位ｖｓｓと接続され、それは全体的なシステムの供給電位を表わしている。このスイッチオンされた状態において、コンデンサＣ及びＣ′の直列配置が該振動回路内に組込まれ、その結果特定の振動周波数が発生する。
【００３４】
ＦＥＴｓＴ１，Ｔ１′をスイッチオフさせることにより、コンデンサ対Ｃ，Ｃ′を後に該振動回路から取除くことが可能であり、該振動周波数の対応する変化となる。
【００３５】
該ＦＥＴｓのスイッチオンされた状態において、該振動回路の経路において２つのチャンネル抵抗が存在しており、従ってその品質係数はより大きいか又はより小さな範囲へ減少される。この阻害要因を低いレベルに維持するために、ＦＥＴｓＴ１，Ｔ１′のチャンネル幅は比較的大きな寸法のものとすべきであり、従ってそれらのオン抵抗はそれに対応して小さなものである。このことは、これらのトランジスタのスイッチオフされた状態において存在する寄生容量（Ｔ１及びＴ１′のソース及びドレイン領域における拡散容量）を増加させる傾向がある。このことは、該振動周波数に対する調節範囲を減少させる。
【００３６】
実施例の更なる例の以下の説明において、同一の態様で動作するコンポーネントに対しては同一の参照記号を使用しており、且つ基本的に夫々の前の実施例からの異なる部分についてのみ説明する。
【００３７】
図２において示されている回路装置のある改良点は、図３に基づく回路装置で達成される。
【００３８】
図３は回路装置を示しており、その場合に、第二コンデンサ端子を互いに接続させるためにＦＥＴ Ｔ２が付加的に設けられている。ここで、この第二ＦＥＴ Ｔ２は共通のデジタル制御信号ｓによって第一ＦＥＴｓ Ｔ１，Ｔ１′と同時的に制御される。全てのＦＥＴｓのスイッチオンされた状態において、スイッチオンされた振動回路経路の抵抗コンポーネントは有益的に減少される。然しながら、ＦＥＴｓ Ｔ１，Ｔ１′，Ｔ２のスイッチオフされた状態における寄生容量と関連する問題が残る。
【００３９】
図４は本発明の実施例の第一例を例示している。
【００４０】
この回路装置において、第三ＦＥＴｓ Ｔ３，Ｔ３′が付加的に設けられており、その各々は第一ＦＥＴｓ Ｔ１，Ｔ１′のうちの１つへ割当てられており且つ、このような態様で、第二コンデンサ端子を第二基準電位ｖｄｄと接続させることが可能であるようにこれらのトランジスタと直列に接続されており、該第二基準電位は第一基準電位ｖｓｓと異なっており且つ表示した実施例の例においては、ｖｓｓと比較して、全体的なシステムに対して正の第二供給電位を表わしている。制御信号ｓはこれらの第三ＦＥＴｓ Ｔ３，Ｔ３′の制御端子（ゲート端子）へ印加される。図３に基づく実施例と比較して図４に示した回路装置の更なる修正は、制御信号ｓは第二ＦＥＴ Ｔ２のゲート端子へ印加されるのではなく（そのことは可能ではある）、むしろゲート端子が第二基準電位ｖｄｄへ接続されているという事実にある。
【００４１】
コンデンサ対Ｃ，Ｃ′の選択的接続のための回路装置の機能は、上に既に説明したように、第一及び第二ＦＥＴｓ Ｔ１，Ｔ１′，Ｔ２の同時的なスイッチングオン又はオフに基づくものである。然しながら、第三ＦＥＴｓは、Ｔ１，Ｔ１′及びＴ２がスイッチオフされる場合にこれらがスイッチオンされ、一方Ｔ１，Ｔ１′及びＴ２がスイッチオンされる場合に第三ＦＥＴｓ Ｔ３，Ｔ３′がスイッチオフされるという意味において相補的な態様で動作される。第三ＦＥＴｓ Ｔ３，Ｔ３′は、これらが、スイッチオンされた状態においてコンデンサＣ，Ｃ′とｖｄｄとの間に「高抵抗経路」ｂ及びｂ′を形成し、且つスイッチオフ状態において「非常に高い抵抗経路」ｂ及びｂ′を形成するようにそれらのチャンネル長をＬ及びチャンネル幅Ｗに関して寸法が設定されている。
【００４２】
Ｔ１，Ｔ１′，Ｔ２（コンデンサ対が接続されている）のスイッチオンされた状態においては、Ｔ３，Ｔ３′は実際的に該装置に関し何等影響を有するものではない。
【００４３】
対照的にＴ１，Ｔ１′，Ｔ２がスイッチオフされている場合には（コンデンサ対が該振動回路から切断されている）、第二コンデンサ端子と第二基準電位ｖｄｄとの間の（高抵抗）接続は、第二コンデンサ端子において、従ってトランジスタＴ１，Ｔ１′，Ｔ２の対応する端子において支配的な電位は基準電位ｖｄｄの方向へ「プル」即ち引っ張られ、不所望な寄生容量が顕著に減少されることとなる。要するに、該コンデンサ対の接続された状態において、低抵抗経路が発生し、且つ該コンデンサ対が切断される場合には、２つの高抵抗経路ｂ，ｂ′が発生する。
【００４４】
この付加的な第三ＦＥＴｓ Ｔ３，Ｔ３′の有益的な動作を、図５におけるＴ２の構成の詳細な表示において再度より明らかなものとする。ＦＥＴ Ｔ２の例の場合に、「ＰＮダイオード」がＮＭＯＳトランジスタ構成の要素として図５において模式的に示されており、そのダイオードに関し拡散容量として寄生容量が存在している。Ｔ２のソース端子及びドレイン端子におけるこれらの寄生容量の値は、Ｔ２の第二端子と基板との間及びドレイン端子と基板との間の電位の差に強く依存している。トランジスタＴ３，Ｔ３′とのコンデンサ対Ｃ，Ｃ′の切断された状態に形成される高抵抗経路の結果として、Ｔ２のソース端子及びドレイン端子における電位は実質的に同一の量だけ増加され、従って寄生容量の値は著しく減少される（Ｔ２の基板はｖｓｓと接続される）。
【００４５】
図４及び５に基づく実施例の例においては、第三ＦＥＴｓ Ｔ３，Ｔ３′は第一ＦＥＴ ｓ Ｔ１，Ｔ１′（ＮＭＯＳ）のものとは異なる導電型（ＰＭＯＳ）を有しているので、デジタル制御信号ｓを全てのトランジスタの制御のために直接的に効果的に使用することが可能である。該コンデンサ対の接続及び切断と共に第二コンデンサ端子において支配的な電位は対応して強く変化するので、第二ＦＥＴ Ｔ２はこの電位変化によってスイッチさせることが可能である（Ｔ２のゲート端子は永久的にｖｄｄと接続されている）。
【００４６】
要するに、オシレータの振動周波数の調節のために以下のステップを有する方法が提供され、
第一ＦＥＴｓ Ｔ１，Ｔ１′のスイッチオンによる第一基準電位ｖｓｓとの、及び第二ＦＥＴ Ｔ２のスイッチオンによる互いでの一対のコンデンサの第二端子の選択的接続、その場合に該コンデンサの第一端子は該オシレータと接続されており、且つ
Ｔ１，Ｔ１′，Ｔ２のスイッチオフの場合に、第三ＦＥＴｓ Ｔ３，Ｔ３′のスイッチオンによる第二基準電位ｖｄｄとの第二端子の接続、
である。
【００４７】
図６は本発明の実施例の修正例を示しており、その場合に、図４及び５に基づく実施例の例と比較して、更なる第四ＦＥＴｓ Ｔ４，Ｔ４′が設けられており、その各々は第三ＦＥＴｓ Ｔ３，Ｔ３′のうちの１つと並列に配置されており、且つ制御回路４０によって同時的な態様で制御される。この目的のために、制御回路４０の出力端子はＰＭＯＳトランジスタとして構成されているＦＥＴｓ Ｔ４，Ｔ４′のゲート端子と接続されている。
【００４８】
第三ＦＥＴｓ Ｔ３，Ｔ３′のスイッチオンの場合に、制御回路４０は第四ＦＥＴｓ Ｔ４，Ｔ４′も一時的にスイッチオンさせるべく作用する。このことは、高抵抗経路ｂ，ｂ′の形成が加速されることを確保する。制御信号ｓによるＴ３及びＴ３′のスイッチオンは、実際には、比較的ゆっくりと行われるものであり、何故ならば、これらのトランジスタは高抵抗経路を確保する寸法に設定されているからである。「ブースト」トランジスタとして作用するＦＥＴｓ Ｔ４，Ｔ４′は、ある程度、Ｔ３，Ｔ３′のスイッチオンに対して必要な期間を解消（ブリッジ）する。この目的のために、Ｔ４，Ｔ４′が、迅速にスイッチオンさせることが可能であるように寸法形成されていることが適切であり、その場合に、これらは（非常に一時的に）比較的低い抵抗経路を形成することも可能である。Ｔ４，Ｔ４′の寸法決定において、例えば、チャンネル幅Ｗがチャンネル長Ｌよりも著しく一層大きいものとさせることが可能である。このこととは独立的に、第四ＦＥＴｓに対するチャンネル幅Ｗとチャンネル長Ｌとの間の比が、前者に対して並列に配置されている各場合において、第三ＦＥＴｓに対する対応する比よりも著しく一層大きいものであるが好適である。
【００４９】
表示した実施例の形態においては、制御回路４０は以下の如くに制御し、制御信号ｓはＯＲゲート４２の入力へ入力される。制御信号ｓは反転遅延装置４４を介してＯＲゲート４２の第二入力へ入力される。コンデンサ対Ｃ，Ｃ′が接続されるべき場合には（Ｔ１，Ｔ１′及びＴ２が低抵抗でスイッチオンされる）、信号ｓは論理値「０」（低電位、例えばｖｓｓ）を有している。コンデンサ対Ｃ，Ｃ′が非アクティブであるべき場合（Ｔ１，Ｔ１′及びＴ２がスイッチオフされ且つＴ３，Ｔ３′が高抵抗でスイッチオンされる）には、信号ｓは論理値「１」（高電位、例えばｖｄｄ）を有している。
【００５０】
この場合には、制御信号ｓが値１から値０へ変化する場合、即ちＴ３，Ｔ３′を介して高抵抗経路が形成されるべき場合の時刻に正確にＯＲゲート４２の出力において１から０への信号状態の一時的な変化が発生される。
【００５１】
従って、トランジスタＴ４，Ｔ４′は一時的にスイッチオンされ、その場合に、そのスイッチオン期間は遅延要素４４の遅延に対応している。この一時的なＴ４，Ｔ４′のスイッチオンは、第二コンデンサ端子において支配的な電位を「ｖｄｄへ向かってプル即ち引っ張ること」に貢献する。
【００５２】
言うまでもないことであるが、一方においては図４及び５において他方においては図６において示されている回路装置はオシレータにおいて互いに並列して複数の形態で設けることも可能である（例えば、図１において表記した如く）。
【図面の簡単な説明】
【００５３】
【図１】振動周波数の粗及び微調節を具備する電圧制御型オシレータ（ＶＣＯ）を有するフェーズロックループ（ＰＬＬ）のブロック線図。
【図２】該オシレータの粗調節を例示した回路線図。
【図３】図２の実施例と相対的に改善されている粗調節を例示した回路線図。
【図４】本発明の実施例の第一形態に基づく粗調節を例示した回路線図。
【図５】実施例の第一形態の機能の態様を詳細に例示するための図４に対応する回路線図。
【図６】本発明の実施例の第二形態に基づく粗調節を例示した回路線図。
【技術分野】
【０００１】
本発明はオシレータの振動周波数の調節に関するものである。特に、本発明はこの種類の周波数調節のための回路装置及びこの種類の回路装置の使用に関するものである。
【背景技術】
【０００２】
振動回路内に電気容量を選択的に導入することによって電気的振動回路を有するオシレータの振動周波数を変更又は調節することは既知の技術である。マイクロエレクトロニクスの分野においては、このような容量の選択的接続は、以下においては「ＦＥＴ」又は「ＦＥＴｓ」として記載する１個又は複数個の電界効果トランジスタによって有益的に達成することが可能である。
【０００３】
振動回路において（必要な付加的な）容量の選択的な接続（及び切断）のためにＦＥＴｓを使用する場合には、実際上問題が発生し、特に、非常に小さな容量が接続される場合には、より大きな又はより小さな寸法のその寄生容量が、ＦＥＴの基板を含む種々の端子間において常に存在する。これらの寄生容量は振動周波数の調節のために使用される回路装置の設計において考慮に入れることが可能なものであるが、それらは、容量に関して、従って、振動周波数に関して達成可能な調節範囲を不利益的に減少させる。この問題は、関連するＦＥＴの寸法（チャンネル長及び／又はチャンネル幅）が大きければ大きい程より一層深刻である。然しながら、ＦＥＴの「オン抵抗」、即ちＦＥＴのスイッチオンされた状態におけるソース・ドレイン経路（チャンネル）の電気抵抗は一層小さくなるので、容量の選択的接続のために使用されるＦＥＴの大きなチャンネル幅は有益的であるか又は必要なものである。スイッチオンされたＦＥＴのチャンネルが接続されている容量を包含する振動回路経路内に存在する場合には、該容量の接続に関連する振動回路のダンピング（即ち振動回路の品質の減少）を回避するためにより小さなオン抵抗が特に有益的である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、本発明の１つの目的とするところは、上述した欠点を解消し、特に、オシレータの振動周波数の調節を可能とさせ、それにより効率的な態様で且つオシレータの顕著なダンピング無しで振動周波数の選択的変更を達成することを可能とすることである。
【課題を解決するための手段】
【０００５】
本発明によれば、オシレータの振動周波数の調節用の回路装置が提供され、少なくとも一対のコンデンサを有しており、そのうちの第一端子が該オシレータと接続されており、且つ第二端子は、該オシレータの振動回路内に該コンデンサ対を導入させるためにスイッチング装置によって第一基準電位と選択的に接続させることが可能であって、該回路装置は、
該第一基準電位との該第二端子の夫々の接続のための第一ＦＥＴｓ、
互いに該第二端子の接続のための第二ＦＥＴ、
該第一基準電位と異なる第二基準電位との該第二端子の夫々の接続のための第三ＦＥＴｓ、
を有している。
【０００６】
本発明に基づく回路装置においては、コンデンサ対を該オシレータの振動回路内へ導入させることが可能であり、その場合に、第一ＦＥＴｓがスイッチオンされ且つ第二コンデンサ端子は第一基準電位と接続される。ここで、導入された経路の電気的抵抗を減少させるために、第二ＦＥＴが設けられており、それにより、同時に、第二コンデンサ端子を互いに接続させることが可能である。最後に、第一ＦＥＴｓ及び第二ＦＥＴのスイッチオフされた状態において未だにアクティブな寄生容量を著しく減少させるために、特に、例えば、第二ＦＥＴのソース・基板容量及びドレイン・基板容量を減少させるために、第三ＦＥＴｓを有益的に使用することが可能であり、その場合に第三ＦＥＴｓを介して、第二コンデンサ端子において、従って、第二ＦＥＴのソース及びドレイン端子において支配的な電位は、寄生容量が減少されるような態様で「シフト」される。
【０００７】
該コンデンサ対において、且つそれらが表わす容量を接続させるために、第一ＦＥＴｓ及び第二ＦＥＴがスイッチオンされる（且つ第三ＦＥＴｓがスイッチオフされる）。好適には、これらのＦＥＴｓは、各場合において、これらが比較的低い抵抗接続を形成（第一ＦＥＴｓによる第二コンデンサ端子と第一基準電位との間、及び第二ＦＥＴによる第二コンデンサ端子の間）するように寸法決定され及び／又は制御される。
【０００８】
該コンデンサ対、及びそれらが表わす容量を切断するために、第一ＦＥＴｓ及び第二ＦＥＴがスイッチオフされ且つ第三ＦＥＴｓがスイッチオンされる。従って、第二コンデンサ端子において支配的な電位はある意味で変位され、その結果として、寄生容量が減少される。第三ＦＥＴｓによってこの状態に形成された接続を該振動回路から特に効果的に「離脱（ｄｅｃｏｕｐｌｅ）」させるために、実施例の特に好適な形態においては、第三ＦＥＴｓによって形成された第二基準電位との第二コンデンサ端子の接続は比較的高い抵抗のものであるようにされる。ここで「高抵抗」という用語は、特に、第三ＦＥＴのオン抵抗が対応する第一ＦＥＴ及び／又は第二ＦＥＴのオン抵抗よりも少なくとも係数１０、特に１００だけ一層大きい場合を包含すべきである。代替的に又は付加的に、第三ＦＥＴのオン抵抗が１０2Ωよりも一層大きく、特に１０3Ωより一層大きいものとさせることも可能である。
【０００９】
実施例の１つの形態においては、該コンデンサ対は同一の寸法とされたコンデンサから形成されるようになされる。特に、この場合においては、第一ＦＥＴｓが同一の寸法とされ及び／又は第三ＦＥＴｓが同一の寸法とされることも好適である。
【００１０】
回路の観点から実施例の特に簡単な形態においては、第一及び第二基準電位は、振動周波数の調節のために使用される回路装置及び好適には該オシレータを形成するコンポーネントのうちの少なくとも幾つかを包含しているマイクロエレクトロニック集積回路装置（例えば、ＣＭＯＳ技術において）の供給電位から形成されるようになされる。
【００１１】
実施例の１つの形態においては、該振動回路が少なくとも１個の誘導要素を包含しており、それは少なくとも１個のコンデンサと共に振動することが可能なシステムを形成するようになされる。
【００１２】
実施例の好適形態においては、本発明に基づく回路装置は、オシレータの粗調節を提供すべく作用し、該オシレータは、例えば、電圧制御型オシレータ（ＶＣＯ）の粗調節のために別の態様において微調節させることが可能である。電圧制御型オシレータにおいては、振動回路は、例えば、電圧制御型コンデンサ（バラクター）と相互作用する誘導要素（例えば、マイクロエレクトロニック構成のコイル）から形成することが可能である。それ自身既知の態様において、このような振動回路はアクティブフィードバックにより、例えば負抵抗を有する少なくとも１個のコンポーネントによって「非減衰型（ｕｎｄａｍｐｅｄ）」とさせることが可能である。バラクターは振動数の微調節のために使用することが可能であり、それは、本発明に基づく回路装置によって、１つ又は複数個のコンデンサ対における適宜の接続によって粗調節される。
【００１３】
特に大きな範囲の調節のために非常に有益的である実施例の１つの形態においては、複数個のコンデンサ対が設けられ、その各々に対して記載した種類のスイッチング装置が割当てられる。各場合においてスイッチング装置が割当てられているこの複数個のコンデンサ対は、特に、互いに並列して配置させることが可能であり、その場合に第一コンデンサ端子は、各場合において、該オシレータの同一の回路ノードと接続されている。これらの回路ノードは、例えば、誘導要素の端子の形態をとることが可能である。
【００１４】
実施例の１つの形態においては、デジタル制御端子が第一ＦＥＴｓ及び／又は第三ＦＥＴｓのゲート端子へ印加させることが可能であるようになされる。該回路装置は、従って、振動周波数のデジタル調節のために有益的に使用することが可能である。ここのコンデンサ対により各場合において形成される容量値は、ここでは、同一のものとすることが可能であり、又は互いに異なるものとすることも可能である。後者の場合においては、該容量値、又はこれらの容量における接続によって達成することが可能な振動周波数は、例えば、二進コードに従って制御することが可能である。
【００１５】
適宜のＦＥＴ構成（特に導電型）を具備する第一、第二及び第三ＦＥＴｓの制御のために、単一のデジタル制御信号をコンデンサ対を接続又は切断するために使用することが可能である。ＦＥＴｓの幾つかに対してこのようなデジタル制御信号を制御信号として（ゲート端子において）使用することも可能であり、一方この制御信号の反転されたバージョンはその他のＥＦＴｓの制御のために使用される。本発明の有益的な更なる展開においては、固定した制御電位を少なくとも第二ＦＥＴのゲート端子へ印加させ、それは、例えば、回路装置の及び／又はオシレータの供給電位の形態をとることが可能であるようになされる。第二ＦＥＴのスイッチングオン及びオフは、この場合においては、ゲート電位の変化に基づくものではなく、むしろ第二ＦＥＴのソース及びドレイン端子において支配的な電位の変化であって第一及び第三ＦＥＴｓのスイッチングにより発生されるこの目的のために等しく適切である変化に基づくものである。
【００１６】
既に上述したように、実施例の有益的な形態によれば、スイッチオンされた状態にある第三ＦＥＴｓは第二基準電位との第二端子の高抵抗接続を与えるようになされる。ここで発生する第三ＦＥＴのオン抵抗は少なくとも係数１０3だけこのＦＥＴのオフ抵抗よりも好適に一層小さいものである。
【００１７】
スイッチオン状態にある第三ＦＥＴにより形成される上述した高抵抗接続は、以下に「Ｌ」としても記載する充分に大きな寸法のチャンネル長、又は以下において「Ｗ」としても記載する小さなチャンネル幅によって簡単な態様で確保することが可能である。然しながら、特に、この場合においては、第三ＦＥＴのスイッチングオンが比較的ゆっくりと行われるという問題が発生する場合がある。このことはオシレータ周波数の迅速な調節を阻害し、または本発明に基づいて与えられる寄生容量の減少を遅延させる。この問題を解消するために、本発明の更なる展開によれば、該スイッチ装置が第三ＦＥＴｓの各々に対して並列した更なる第四ＦＥＴを有するようになされる。関連する第三ＦＥＴのスイッチングオン期間中にこの第四ＦＥＴの一時的な即ち短時間のスイッチングオンでもって、第三ＦＥＴの「スイッチングオン時間期間」は並列接続されている第四ＦＥＴによってある程度ブリッジさせることが可能である。特に、このことは、第四ＦＥＴのＷ／Ｌ比が前者と並列に配置されている第三ＦＥＴのＷ／Ｌ比より一層大きい場合（例えば、少なくとも係数２だけ一層大きい）には非常に効果的である。第三ＦＥＴｓのスイッチングオン期間中における第四ＦＥＴｓの一時的なスイッチングオンは、適切に構成された制御回路により達成することが可能であり、その制御回路内には第一、第二及び第三ＦＥＴｓのスイッチングのための１つ又はそれ以上の制御信号が入力され、且つそれは、この１つ又は複数個の信号に基づいて、第四ＦＥＴｓの制御のための制御信号を発生し且つそれを第四ＦＥＴｓのゲート端子へ印加させる。このような制御回路は、例えば、論理アレイ装置及び第四ＦＥＴｓのスイッチングオン期間を定義する遅延要素を有することが可能である。
【００１８】
本発明に基づく回路装置の好適な使用は、フェーズロックループ内に配置されている電圧制御型オシレータのデジタル粗調節のためである。
【００１９】
「ＰＬＬ」としても記載されるフェーズロックループは、非常に一般的な用語においては、出力周波数を具備する出力信号を発生する制御可能なオシレータを、フィードバックによって入力周波数を有する入力信号と同期させる目的を司る。この目的のために、ＰＬＬは位相検知器又は位相比較器を有しており、その入力においてＰＬＬ入力信号とＰＬＬ出力信号とが存在している。これら２つの信号の間の位相差を表わす信号は、主に、アクティブ又はパッシブ、デジタル又はアナログフィルタ（「ループフィルタ」）を介してオシレータを制御するために使用される。
【００２０】
ＰＬＬ回路に対する適用分野は多数であり且つ様々である。例えば、ＰＬＬはデジタル信号シーケンスからのクロック信号回復のため、又はＦＭ復調のために使用することが可能である。「ＳＯＮＥＴ」又は「ＳＤＨ」等の通信スタンダードにおいては、データの送信及び受信期間中にクロック信号を発生するためにクロック発生回路が必要とされる。この種類の回路においては、ＰＬＬ回路は、例えば、基準として入力された入力クロック信号から、通信システムにおいて使用するための１つ又は複数個の出力クロック信号を発生することが可能である。ここで、ＰＬＬ出力信号の入力クロック信号との同期は、これらの２つの信号の周波数が同一であることを必ずしも意味するものではない。そうではなく、それ自身既知の態様において、ＰＬＬ回路の入力において及び／又は出力において及び／又はフィードバック経路においての周波数分割器の配置により多かれ少なかれ任意の周波数関係を実現することが可能である。
【００２１】
クロック抽出又は回復のためにＰＬＬ振動回路における本発明に基づく回路装置の使用は、大きなＰＬＬキャプチャレンジ即ち捕獲範囲を達成することが可能であり、同時に、ＰＬＬ出力クロック信号における位相エラー（特に、所謂「ジッター」）が小さいという点において非常に有益的である。これに関連して、以下のことを考慮すべきである。大きなキャプチャレンジは、非常に一般的な用語において、例えば、ＰＬＬオシレータの振動回路における比較的な大きな寸法のバラクターにより実現することが可能であるような振動周波数の多かれ少なかれ迅速且つ大きな調節可能性を必要とする。然しながら、広範囲にわたり調節することが可能なバラクターを使用する場合には、オシレータ部分におけるノイズ等の擾乱がＰＬＬ出力信号における位相ノイズとして多かれ少なかれ位相エラーへ変換される場合があり、従って大きな寸法を有するバラクターはＰＬＬ出力信号の品質を劣化させる傾向を有している。この問題は本発明により解消することが可能であり、即ちＰＬＬにおいて、本発明に基づいて構成される粗調節は、大きなＰＬＬキャプチャレンジを達成すると同時に小さな位相エラーを達成するためにバラクターにおいて実現される微調節とそれ自身既知の態様で結合される。ここで接続されたコンデンサ又は容量に対し高い品質係数を達成するために、小さな位相エラーを達成するために望ましいものであるように、比較的大きな寸法のチャンネル幅を有するスイッチングトランジスタを直接的に使用することが可能であり、というのは、本発明によれば、寸法が増加する傾向を有する寄生容量は本発明に基づく形態により減少されるからである。その結果は迅速なスイッチング時間と結合された振動回路（例えば、「ＬＣタンク」）の品質係数を何等顕著に阻害することなしに寄生容量が最小とされているコンデンサ装置の形成である。
【発明を実施するための最良の形態】
【００２２】
図１は、それ自身既知の構成と共に以下においてＰＬＬ１０として記載するフェーズロックループ１０を示している。このようなＰＬＬは振動周波数の調節のために更に以下に説明する本発明に基づく回路装置に対する好適な適用環境を表している。
【００２３】
ＰＬＬ１０は、図１に示したコンポーネントを包含する「混合信号」回路装置の図１には示していない回路の一部のために使用される周波数ｆｏｕｔを有するＰＬＬ出力信号の発生のための電圧制御型オシレータ（ＶＣＯ）１２を有している。
【００２４】
ＶＣＯ１２の出力信号は、第一周波数分割器１６と、変換要素１８と第二分割器２０とからなるフィードバック経路１４を介して周波数ｆ２を有するフィードバック信号として位相検知器又は位相比較器２２の入力へ供給される。入力クロック信号（ＰＬＬ入力信号）は位相検知器２２の別の入力へ印加され、この信号は周波数ｆ１を有している。
【００２５】
フィードバックされた周波数ｆ２は、分割器１６，２０の分割係数の積により定義される出力周波数ｆｏｕｔのフラクション即ち割合部分に対応している。変換器要素１８は、第一分割器１６の差動的出力信号を、固定された基準電位（「シングルエンド」）を参照する信号へ変換し且つ第二分割器２０の入力へ転送される。表示した実施例の例から逸れて、それ自身既知の態様において、表示されている分割器１６，２０に対して代替的に又は付加的に、分割器は入力領域において（信号ｆ１に対し）及び／又は出力領域において（信号ｆｏｕｔに対し）使用することも可能である。
【００２６】
位相検知器２２は、その出力において、制御可能な電流源２４（「チャージポンプ」）に対して制御信号を発生し、それは信号ｆ１及びｆ２の間で検知された位相差を表わしている。
【００２７】
ｆ１とｆ２との間の位相差の関数として制御される電流源２４は、電流信号を発生し、それは積分特性を有するフィルタ２６（「ループフィルタ」）へ供給される。フィルタ２６を介して供給される信号により、ＶＣＯ１２の微調節がその振動周波数ｆｏｕｔに関して行われ、従って出力周波数ｆｏｕｔは入力周波数ｆ１と同期され、即ちこれら２つの周波数は規定された周波数比によってリンクされる。
【００２８】
ＶＣＯ１２の振動周波数の粗調節のために、デジタル調節装置２８が設けられており、それも又ＶＣＯ１２へ接続されており且つ図１において記号で示したスイッチング要素を所望の態様でスイッチオン及びオフさせるべく作用し、従って各場合において、複数個のコンデンサ対のうちの１つをＶＣＯ１２の振動回路内に組込むか、又はこの振動回路から該コンデンサ対を取除く。
【００２９】
オシレータ１２は、図１に示したように、誘導要素を有しており、それは、コンデンサ装置及び選択的に接続させることが可能なコンデンサ対と共に、振動回路を形成しており、その共振周波数は、基本的に、現在接続されている全容量の値の関数である（装置２８による粗調節）。スイッチオンさせることが可能なコンデンサの第一端子は、ここでは、各場合において、該誘導要素の２つの端子と接続されており、一方、各コンデンサ対の第二コンデンサ端子は、図１において記号で示したように互いに接続させることが可能である。選択的に接続させることが可能なコンデンサ対と並列的に、該振動回路はバラクターを有しており、それはフィルタ２６から供給される信号により制御される（ＰＬＬ規制の枠組内における微調節）。最後に、トランジスタ装置が設けられており、それは、能動的な態様で振動回路における電気的損失を補償し、従って該振動回路からのダンピング即ち減衰を除去する。図１において見ることが可能なＶＣＯ１２のトポロジィは好適実施例を表わすものであるが、この形態は、又、広範な修正を可能とするものである。回路の観点においてのオシレータ１２の実際の実現例は本発明の枠組内において二次的な有意性のものである。
【００３０】
本発明の核心は、コンデンサ対の選択的に供給される容量値が振動回路内へ選択的に接続されるか、又は爾後にそれから除去される技術及び態様に関するものである。
【００３１】
図２及び３は、単一のコンデンサ対Ｃ，Ｃ′の例に対して、本願出願人による会社内の開発に基づくオシレータの調節のための回路装置を例示しており、その中で、説明の便宜上、図２及び３においては、ただ１つの誘導要素（コイル）Ｌが示されており且つそれは、全体的には、例えば、図１に示した構成を有している。
【００３２】
図２に基づく実施例においては、コンデンサＣ，Ｃ′の第一端子は誘導要素Ｌの２つの端子と接続されており、且つ第二端子は、コンデンサ対Ｃ，Ｃ′を関連するオシレータの振動回路内へ組込むために、スイッチング装置によって基準電位ｖｓｓと選択的に接続させることが可能である。該スイッチング装置は２個の第一ＦＥＴｓＴ１，Ｔ１′から形成されており、それにより、第二コンデンサ端子の各々は基準電位ｖｓｓと接続させることが可能である。ここで、ＦＥＴｓＴ１，Ｔ１′の制御は、デジタル制御信号ｓを介して行われ、該信号はＦＥＴｓＴ１，Ｔ１′のゲート端子へ供給される（図１のＰＬＬにおいては、このような制御信号ｓはデジタル調節装置２８から発生させることが可能である）。
【００３３】
ＦＥＴｓＴ１，Ｔ１′のスイッチオンさせた状態において、第二コンデンサ端子が低抵抗経路（導通状態にあるＦＥＴｓ）を介して基準電位ｖｓｓと接続され、それは全体的なシステムの供給電位を表わしている。このスイッチオンされた状態において、コンデンサＣ及びＣ′の直列配置が該振動回路内に組込まれ、その結果特定の振動周波数が発生する。
【００３４】
ＦＥＴｓＴ１，Ｔ１′をスイッチオフさせることにより、コンデンサ対Ｃ，Ｃ′を後に該振動回路から取除くことが可能であり、該振動周波数の対応する変化となる。
【００３５】
該ＦＥＴｓのスイッチオンされた状態において、該振動回路の経路において２つのチャンネル抵抗が存在しており、従ってその品質係数はより大きいか又はより小さな範囲へ減少される。この阻害要因を低いレベルに維持するために、ＦＥＴｓＴ１，Ｔ１′のチャンネル幅は比較的大きな寸法のものとすべきであり、従ってそれらのオン抵抗はそれに対応して小さなものである。このことは、これらのトランジスタのスイッチオフされた状態において存在する寄生容量（Ｔ１及びＴ１′のソース及びドレイン領域における拡散容量）を増加させる傾向がある。このことは、該振動周波数に対する調節範囲を減少させる。
【００３６】
実施例の更なる例の以下の説明において、同一の態様で動作するコンポーネントに対しては同一の参照記号を使用しており、且つ基本的に夫々の前の実施例からの異なる部分についてのみ説明する。
【００３７】
図２において示されている回路装置のある改良点は、図３に基づく回路装置で達成される。
【００３８】
図３は回路装置を示しており、その場合に、第二コンデンサ端子を互いに接続させるためにＦＥＴ Ｔ２が付加的に設けられている。ここで、この第二ＦＥＴ Ｔ２は共通のデジタル制御信号ｓによって第一ＦＥＴｓ Ｔ１，Ｔ１′と同時的に制御される。全てのＦＥＴｓのスイッチオンされた状態において、スイッチオンされた振動回路経路の抵抗コンポーネントは有益的に減少される。然しながら、ＦＥＴｓ Ｔ１，Ｔ１′，Ｔ２のスイッチオフされた状態における寄生容量と関連する問題が残る。
【００３９】
図４は本発明の実施例の第一例を例示している。
【００４０】
この回路装置において、第三ＦＥＴｓ Ｔ３，Ｔ３′が付加的に設けられており、その各々は第一ＦＥＴｓ Ｔ１，Ｔ１′のうちの１つへ割当てられており且つ、このような態様で、第二コンデンサ端子を第二基準電位ｖｄｄと接続させることが可能であるようにこれらのトランジスタと直列に接続されており、該第二基準電位は第一基準電位ｖｓｓと異なっており且つ表示した実施例の例においては、ｖｓｓと比較して、全体的なシステムに対して正の第二供給電位を表わしている。制御信号ｓはこれらの第三ＦＥＴｓ Ｔ３，Ｔ３′の制御端子（ゲート端子）へ印加される。図３に基づく実施例と比較して図４に示した回路装置の更なる修正は、制御信号ｓは第二ＦＥＴ Ｔ２のゲート端子へ印加されるのではなく（そのことは可能ではある）、むしろゲート端子が第二基準電位ｖｄｄへ接続されているという事実にある。
【００４１】
コンデンサ対Ｃ，Ｃ′の選択的接続のための回路装置の機能は、上に既に説明したように、第一及び第二ＦＥＴｓ Ｔ１，Ｔ１′，Ｔ２の同時的なスイッチングオン又はオフに基づくものである。然しながら、第三ＦＥＴｓは、Ｔ１，Ｔ１′及びＴ２がスイッチオフされる場合にこれらがスイッチオンされ、一方Ｔ１，Ｔ１′及びＴ２がスイッチオンされる場合に第三ＦＥＴｓ Ｔ３，Ｔ３′がスイッチオフされるという意味において相補的な態様で動作される。第三ＦＥＴｓ Ｔ３，Ｔ３′は、これらが、スイッチオンされた状態においてコンデンサＣ，Ｃ′とｖｄｄとの間に「高抵抗経路」ｂ及びｂ′を形成し、且つスイッチオフ状態において「非常に高い抵抗経路」ｂ及びｂ′を形成するようにそれらのチャンネル長をＬ及びチャンネル幅Ｗに関して寸法が設定されている。
【００４２】
Ｔ１，Ｔ１′，Ｔ２（コンデンサ対が接続されている）のスイッチオンされた状態においては、Ｔ３，Ｔ３′は実際的に該装置に関し何等影響を有するものではない。
【００４３】
対照的にＴ１，Ｔ１′，Ｔ２がスイッチオフされている場合には（コンデンサ対が該振動回路から切断されている）、第二コンデンサ端子と第二基準電位ｖｄｄとの間の（高抵抗）接続は、第二コンデンサ端子において、従ってトランジスタＴ１，Ｔ１′，Ｔ２の対応する端子において支配的な電位は基準電位ｖｄｄの方向へ「プル」即ち引っ張られ、不所望な寄生容量が顕著に減少されることとなる。要するに、該コンデンサ対の接続された状態において、低抵抗経路が発生し、且つ該コンデンサ対が切断される場合には、２つの高抵抗経路ｂ，ｂ′が発生する。
【００４４】
この付加的な第三ＦＥＴｓ Ｔ３，Ｔ３′の有益的な動作を、図５におけるＴ２の構成の詳細な表示において再度より明らかなものとする。ＦＥＴ Ｔ２の例の場合に、「ＰＮダイオード」がＮＭＯＳトランジスタ構成の要素として図５において模式的に示されており、そのダイオードに関し拡散容量として寄生容量が存在している。Ｔ２のソース端子及びドレイン端子におけるこれらの寄生容量の値は、Ｔ２の第二端子と基板との間及びドレイン端子と基板との間の電位の差に強く依存している。トランジスタＴ３，Ｔ３′とのコンデンサ対Ｃ，Ｃ′の切断された状態に形成される高抵抗経路の結果として、Ｔ２のソース端子及びドレイン端子における電位は実質的に同一の量だけ増加され、従って寄生容量の値は著しく減少される（Ｔ２の基板はｖｓｓと接続される）。
【００４５】
図４及び５に基づく実施例の例においては、第三ＦＥＴｓ Ｔ３，Ｔ３′は第一ＦＥＴ ｓ Ｔ１，Ｔ１′（ＮＭＯＳ）のものとは異なる導電型（ＰＭＯＳ）を有しているので、デジタル制御信号ｓを全てのトランジスタの制御のために直接的に効果的に使用することが可能である。該コンデンサ対の接続及び切断と共に第二コンデンサ端子において支配的な電位は対応して強く変化するので、第二ＦＥＴ Ｔ２はこの電位変化によってスイッチさせることが可能である（Ｔ２のゲート端子は永久的にｖｄｄと接続されている）。
【００４６】
要するに、オシレータの振動周波数の調節のために以下のステップを有する方法が提供され、
第一ＦＥＴｓ Ｔ１，Ｔ１′のスイッチオンによる第一基準電位ｖｓｓとの、及び第二ＦＥＴ Ｔ２のスイッチオンによる互いでの一対のコンデンサの第二端子の選択的接続、その場合に該コンデンサの第一端子は該オシレータと接続されており、且つ
Ｔ１，Ｔ１′，Ｔ２のスイッチオフの場合に、第三ＦＥＴｓ Ｔ３，Ｔ３′のスイッチオンによる第二基準電位ｖｄｄとの第二端子の接続、
である。
【００４７】
図６は本発明の実施例の修正例を示しており、その場合に、図４及び５に基づく実施例の例と比較して、更なる第四ＦＥＴｓ Ｔ４，Ｔ４′が設けられており、その各々は第三ＦＥＴｓ Ｔ３，Ｔ３′のうちの１つと並列に配置されており、且つ制御回路４０によって同時的な態様で制御される。この目的のために、制御回路４０の出力端子はＰＭＯＳトランジスタとして構成されているＦＥＴｓ Ｔ４，Ｔ４′のゲート端子と接続されている。
【００４８】
第三ＦＥＴｓ Ｔ３，Ｔ３′のスイッチオンの場合に、制御回路４０は第四ＦＥＴｓ Ｔ４，Ｔ４′も一時的にスイッチオンさせるべく作用する。このことは、高抵抗経路ｂ，ｂ′の形成が加速されることを確保する。制御信号ｓによるＴ３及びＴ３′のスイッチオンは、実際には、比較的ゆっくりと行われるものであり、何故ならば、これらのトランジスタは高抵抗経路を確保する寸法に設定されているからである。「ブースト」トランジスタとして作用するＦＥＴｓ Ｔ４，Ｔ４′は、ある程度、Ｔ３，Ｔ３′のスイッチオンに対して必要な期間を解消（ブリッジ）する。この目的のために、Ｔ４，Ｔ４′が、迅速にスイッチオンさせることが可能であるように寸法形成されていることが適切であり、その場合に、これらは（非常に一時的に）比較的低い抵抗経路を形成することも可能である。Ｔ４，Ｔ４′の寸法決定において、例えば、チャンネル幅Ｗがチャンネル長Ｌよりも著しく一層大きいものとさせることが可能である。このこととは独立的に、第四ＦＥＴｓに対するチャンネル幅Ｗとチャンネル長Ｌとの間の比が、前者に対して並列に配置されている各場合において、第三ＦＥＴｓに対する対応する比よりも著しく一層大きいものであるが好適である。
【００４９】
表示した実施例の形態においては、制御回路４０は以下の如くに制御し、制御信号ｓはＯＲゲート４２の入力へ入力される。制御信号ｓは反転遅延装置４４を介してＯＲゲート４２の第二入力へ入力される。コンデンサ対Ｃ，Ｃ′が接続されるべき場合には（Ｔ１，Ｔ１′及びＴ２が低抵抗でスイッチオンされる）、信号ｓは論理値「０」（低電位、例えばｖｓｓ）を有している。コンデンサ対Ｃ，Ｃ′が非アクティブであるべき場合（Ｔ１，Ｔ１′及びＴ２がスイッチオフされ且つＴ３，Ｔ３′が高抵抗でスイッチオンされる）には、信号ｓは論理値「１」（高電位、例えばｖｄｄ）を有している。
【００５０】
この場合には、制御信号ｓが値１から値０へ変化する場合、即ちＴ３，Ｔ３′を介して高抵抗経路が形成されるべき場合の時刻に正確にＯＲゲート４２の出力において１から０への信号状態の一時的な変化が発生される。
【００５１】
従って、トランジスタＴ４，Ｔ４′は一時的にスイッチオンされ、その場合に、そのスイッチオン期間は遅延要素４４の遅延に対応している。この一時的なＴ４，Ｔ４′のスイッチオンは、第二コンデンサ端子において支配的な電位を「ｖｄｄへ向かってプル即ち引っ張ること」に貢献する。
【００５２】
言うまでもないことであるが、一方においては図４及び５において他方においては図６において示されている回路装置はオシレータにおいて互いに並列して複数の形態で設けることも可能である（例えば、図１において表記した如く）。
【図面の簡単な説明】
【００５３】
【図１】振動周波数の粗及び微調節を具備する電圧制御型オシレータ（ＶＣＯ）を有するフェーズロックループ（ＰＬＬ）のブロック線図。
【図２】該オシレータの粗調節を例示した回路線図。
【図３】図２の実施例と相対的に改善されている粗調節を例示した回路線図。
【図４】本発明の実施例の第一形態に基づく粗調節を例示した回路線図。
【図５】実施例の第一形態の機能の態様を詳細に例示するための図４に対応する回路線図。
【図６】本発明の実施例の第二形態に基づく粗調節を例示した回路線図。
【特許請求の範囲】
【請求項１】
オシレータ（１２）の振動周波数（ｆｏｕｔ）を調節するための回路装置であって、少なくとも一対のコンデンサ（Ｃ，Ｃ′）を有しており、そのうちの第一端子はオシレータ（１２）と接続しており、且つ第二端子はオシレータ（１２）の振動回路内にコンデンサ対（Ｃ，Ｃ′）を組込むために第一基準電位（ｖｓｓ）とスイッチング装置により選択的に接続させることが可能である回路装置において、
第一基準電位（ｖｓｓ）との該第二端子の夫々の接続のための第一ＦＥＴ（Ｔ１，Ｔ１′）、
互いに該第二端子の接続のための第二ＦＥＴ（Ｔ２）、
第一基準電位（ｖｓｓ）とは異なる第二基準電位（ｖｄｄ）と該第二端子の夫々の接続のための第三ＦＥＴ（Ｔ３，Ｔ３′）、
を有している回路装置。
【請求項２】
請求項１において、電圧制御型オシレータ（１２）の粗調節のためである回路装置。
【請求項３】
請求項１において、複数個のコンデンサ対（Ｃ，Ｃ′）が設けられており、その各々に対しスイッチング装置が割当てられている回路装置。
【請求項４】
請求項１において、デジタル制御信号（ｓ）を第一ＦＥＴ（Ｔ１，Ｔ１′）及び／又は第三ＦＥＴ（Ｔ３，Ｔ３′）のゲート端子へ印加させることが可能である回路装置。
【請求項５】
請求項１において、固定した制御電位（ｖｄｄ）が第二ＦＥＴ（Ｔ２）のゲート端子へ印加される回路装置。
【請求項６】
請求項１において、スイッチオンされた状態にある第三ＦＥＴ（Ｔ３，Ｔ３′）が第二基準電位（ｖｄｄ）との該第二端子の高抵抗接続を与える回路装置。
【請求項７】
請求項１において、該スイッチング装置が第三ＦＥＴ（Ｔ３，Ｔ３′）の各々に対して並列して更なる第四ＦＥＴ（Ｔ４，Ｔ４′）を有している回路装置。
【請求項８】
請求項７において、第四ＦＥＴ（Ｔ４，Ｔ４′）のＷ／Ｌ比が前者と並列に配置されている第三ＦＥＴ（Ｔ３，Ｔ３′）のＷ／Ｌ比より一層大きい回路装置。
【請求項９】
請求項８において、第三ＦＥＴ（Ｔ３，Ｔ３′）がスイッチオンされる場合に一時的に第四ＦＥＴ（Ｔ４，Ｔ４′）をスイッチオンさせる構成とされている制御回路４０を有している回路装置。
【請求項１０】
フェーズロックループ（１０）内に配置されている電圧制御型オシレータ（１２）のデジタル粗調節のための請求項１に基づく回路装置の使用。
【請求項１】
オシレータ（１２）の振動周波数（ｆｏｕｔ）を調節するための回路装置であって、少なくとも一対のコンデンサ（Ｃ，Ｃ′）を有しており、そのうちの第一端子はオシレータ（１２）と接続しており、且つ第二端子はオシレータ（１２）の振動回路内にコンデンサ対（Ｃ，Ｃ′）を組込むために第一基準電位（ｖｓｓ）とスイッチング装置により選択的に接続させることが可能である回路装置において、
第一基準電位（ｖｓｓ）との該第二端子の夫々の接続のための第一ＦＥＴ（Ｔ１，Ｔ１′）、
互いに該第二端子の接続のための第二ＦＥＴ（Ｔ２）、
第一基準電位（ｖｓｓ）とは異なる第二基準電位（ｖｄｄ）と該第二端子の夫々の接続のための第三ＦＥＴ（Ｔ３，Ｔ３′）、
を有している回路装置。
【請求項２】
請求項１において、電圧制御型オシレータ（１２）の粗調節のためである回路装置。
【請求項３】
請求項１において、複数個のコンデンサ対（Ｃ，Ｃ′）が設けられており、その各々に対しスイッチング装置が割当てられている回路装置。
【請求項４】
請求項１において、デジタル制御信号（ｓ）を第一ＦＥＴ（Ｔ１，Ｔ１′）及び／又は第三ＦＥＴ（Ｔ３，Ｔ３′）のゲート端子へ印加させることが可能である回路装置。
【請求項５】
請求項１において、固定した制御電位（ｖｄｄ）が第二ＦＥＴ（Ｔ２）のゲート端子へ印加される回路装置。
【請求項６】
請求項１において、スイッチオンされた状態にある第三ＦＥＴ（Ｔ３，Ｔ３′）が第二基準電位（ｖｄｄ）との該第二端子の高抵抗接続を与える回路装置。
【請求項７】
請求項１において、該スイッチング装置が第三ＦＥＴ（Ｔ３，Ｔ３′）の各々に対して並列して更なる第四ＦＥＴ（Ｔ４，Ｔ４′）を有している回路装置。
【請求項８】
請求項７において、第四ＦＥＴ（Ｔ４，Ｔ４′）のＷ／Ｌ比が前者と並列に配置されている第三ＦＥＴ（Ｔ３，Ｔ３′）のＷ／Ｌ比より一層大きい回路装置。
【請求項９】
請求項８において、第三ＦＥＴ（Ｔ３，Ｔ３′）がスイッチオンされる場合に一時的に第四ＦＥＴ（Ｔ４，Ｔ４′）をスイッチオンさせる構成とされている制御回路４０を有している回路装置。
【請求項１０】
フェーズロックループ（１０）内に配置されている電圧制御型オシレータ（１２）のデジタル粗調節のための請求項１に基づく回路装置の使用。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００７−３３６５５２（Ｐ２００７−３３６５５２Ａ）
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−１５５７０４（Ｐ２００７−１５５７０４）
【出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（５０７１６１７７６）ナショナル セミコンダクタ ジャーマニー アクチエンゲゼルシャフト (8)
【氏名又は名称原語表記】Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｇｅｒｍａｙ ＡＧ
【Ｆターム（参考）】
【公開日】平成１９年１２月２７日（２００７．１２．２７）
【国際特許分類】
【出願番号】特願２００７−１５５７０４（Ｐ２００７−１５５７０４）
【出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（５０７１６１７７６）ナショナル セミコンダクタ ジャーマニー アクチエンゲゼルシャフト (8)
【氏名又は名称原語表記】Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｇｅｒｍａｙ ＡＧ
【Ｆターム（参考）】
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