【課題】微細プロセスに好適で高性能化したＶ−Ｉ変換回路とＰＬＬ回路を備えた半導体装置を提供する。
【解決手段】入力電圧がゲートに供給された第１導電型のソースと第１電圧との間第１抵抗を設ける。第２電圧側に設けられた第２導電型の第２ＭＯＳＦＥＴと第３ＭＯＳＦＥＴで電流ミラー回路を構成し、上記第１ＭＯＳＦＥＴのドレイン電流に対応した出力電流を形成する。第１定電流源の定電流を上記第１電圧側に設けられた第１導電型の第４ＭＯＳＦＥＴと第５ＭＯＳＦＥＴで電流ミラー回路を介して上記第２、第３ＭＯＳＦＥＴの電流ミラー回路に流すようにする。上記中心電圧に対応した入力電圧の変化範囲と、中心電流に対応した出力電流の変化範囲とがほぼ対応するよう上記第５ＭＯＳＦＥＴに流れる定電流値及び上記第１ＭＯＳＦＥＴのコンダクタンスを設定する。 （もっと読む）

【課題】間欠動作時の消費電流を低減することができる発振回路を提供する。
【解決手段】発振回路２ａは、コンデンサＣ０を充放電する充放電回路４ａと、充放電回路４ａによるコンデンサＣ０の充放電に応じて変化する充放電信号Ｘに基づいて、受信デバイスを間欠動作させるために、受信デバイスの間欠動作の周期を表すインターバル期間と間欠駆動する受信デバイスがオンしている期間を表すウォッチ期間とが設定された信号ｏｕｔ１を生成する信号生成回路５ａとを備え、信号生成回路５ａは、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電圧差に基づいてインターバル期間を信号ｏｕｔ１に設定し、基準電圧Ｖｔｈ１と基準電圧Ｖｔｈ２との間の電位をそれぞれ有する基準電圧Ｖｔｈ３と基準電圧Ｖｔｈ４との間の電圧差に基づいてウォッチ期間を信号ｏｕｔ１に設定する。 （もっと読む）

【課題】 回路規模を縮小することができるとともに集積化に適した発振器、ＰＬＬ回路および受信機、送信機を提供すること。
【解決手段】 可変容量回路２３０、２３０Ａの静電容量を可変することによって電圧制御型発振器２１の発振周波数が変更される。可変容量回路２３０は、制御信号によって静電容量が連続的に変更可能な複数の可変容量素子６０〜６４と、可変容量素子のそれぞれに対応しており静電容量が固定の複数のコンデンサ５０〜５４と、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として複数の可変容量素子６０〜６４と複数のコンデンサ５０〜５４のそれぞれの選択的な接続の有無を組合せ回路を単位として切り替える複数のスイッチ７１〜７４、８１〜８４とを備えている。 （もっと読む）

【課題】 トリミングを行わずに電圧制御発振回路の発振周波数を調整すること。制御回路の面積を抑え、調整誤差の少ない発振回路を内蔵した半導体集積回路を提供すること。
【解決手段】 電圧制御発振回路（ＶＣＯ）の周波数を調整する可変容量素子を、プロセスや素子のばらつき調整用可変容量素子群と、周波数選択用可変容量素子群との２系統に分離して調整を行い、可変容量素子の切り替えスイッチの数と回路面積の増大を小さくする。調整誤差については、調整期待値との差分を記憶素子で記憶し、その差分値が最小となる容量素子値を求めることにより影響を最小限に押さえることが可能となる。 （もっと読む）

【課題】簡単な回路でデューティ５０％のクロックをより安定的に発生することが可能で、雑音特性に優れたデューティ補正機能付きの電圧制御発振機を提供する
【解決手段】デューティ補正機能を有する電圧制御発振機は、制御電圧ＶＣによる発振周波数を有し、相互１８０度の位相差を有する第１及び第２信号ＳＶ＋、ＳＶ−を生成して第１、第２発振出力端ＶＯ＋、ＶＯ−を通じ出力するＶＣＯ部１００、及び上記ＶＣＯ部１００の第１、第２発振出力端ＶＯ＋、ＶＯ−を通った第１及び第２信号ＳＶ＋、ＳＶ−によって５０％のデューティを有するクロック信号ＳＣＬＫを生成するデューティ補正部２００を含む。 （もっと読む）

【課題】 簡易な構成でリングＶＣＯの発振波形の歪みおよび位相ノイズ・ジッタ性能を向上させる。
【解決手段】 等価回路１０は、負荷Ｒ１、Ｒ２およびＮＭＯＳトランジスタＭ１、Ｍ２で構成される差動増幅部１１（ＶＣＯセルＣ１）と、負荷Ｒ３、Ｒ４およびＮＭＯＳトランジスタＭ３、Ｍ４で構成される差動増幅部１２（ＶＣＯセルＣ３）と、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースと、定電流を出力する定電流源Ｉとを備えている。また、ｔａｉｌノードＮは、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のソースと定電流源Iとの接続部を構成している。 （もっと読む）

【課題】安定性の高いバンバンＣＤＲループを提供すること。
【解決手段】本発明によるクロックデータリカバリループ（３０）は、非線形（例えば、バンバン）位相検出器（３１１）、チャージポンプ（３１）、ＲＣループフィルタ（３２）、および、信号生成器（例えば、電圧制御発振器（ＶＣＯ）（３３））を含む。データ速度が遅いときは、ループ（３０）はチャージポンプ（３１）と、安定な二次挙動を示すループフィルタ（３２）とともに、動作され得る。このとき、ループフィルタ（３２）の抵抗器Ｒは比例経路として機能する。また、別途の比例経路（３１２）も提供され、ＶＣＯ（３３）の制御入力に位相検出器（３１１）の出力を直接提供する。その間、ループフィルタ（３２）の抵抗器Ｒもバイパスされる。データ速度の増加が、三次の影響を生じさせるとき、別途の比例経路（３１２）が二次挙動を維持するように活性化され得る。 （もっと読む）

【課題】
出力周波数の可変範囲の変動を低減し、性能の劣化を抑止できるデジタル制御発振器を提供すること。
【解決手段】
本発明にかかるデジタル制御発振器は、制御電流Ｉ１及び制御電流Ｉ２を生成するＰＬＬ１００ａ，１００ｂと、制御電流Ｉ１及び制御電流Ｉ２を参照し、入力されるデジタルの制御データＤＦを、制御電流Ｉ１から制御電流Ｉ２までを範囲とするアナログの制御電流Ｉｄａｃに変換する変換回路１０と、制御電流Ｉｄａｃに応じた周波数のクロックを出力するＣＣＯ１１１と、を有するものである。 （もっと読む）

【課題】 インダクタを制御信号により連続的に変化可能とすることにより、発振器およびＰＬＬ回路の機能および性能を向上させる。
【解決手段】 インダクタンスが変化する可変インダクタ部と、可変インダクタ部に接続された可変容量素子と、可変インダクタ部のインダクタンスと可変容量素子の容量とで決まる発振周波数により発振する出力部と、発振周波数を変調する周波数制御信号を生成する制御信号生成手段とを含む。可変インダクタ部は、第１インダクタと、第１インダクタに流れる電流を表す電気信号を検出し、電気信号に基づいて電流信号を生成する電流信号生成手段と、電流信号を受ける第２インダクタとを含み、第１インダクタと第２インダクタを所定の磁気的結合位置に配置し、第１インダクタのインダクタンスを所望の値にする。 （もっと読む）

【課題】所定の周波数の局部発振信号を発生する発振器を含むＰＬＬ回路を内蔵し、温度が変化してＶＣＯの発振周波数が変動してもＰＬＬループのロックがはずれにくい高周波ＩＣを提供する。
【解決手段】発振周波数帯を切り替え可能なＶＣＯ１１と可変分周回路１２と位相比較回路１５とループフィルタ１７とを含み、ループフィルタとＶＣＯとの間を切り離した開ループ状態で、複数の所定の固定電圧のいずれかをＶＣＯへ印加する切替えスイッチと、所定の周波数の基準信号に対する可変分周回路の出力の位相の進みまたは遅れを判別する判別回路２２と、判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド切り替え回路２３とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけ、さらにＶＣＯへ印加する固定電圧を２分探査方式で切り替え最適な印加電圧を見つけＰＬＬループをロックさせる。 （もっと読む）

【課題】発振周波数のスペクトラムを拡散して、電磁波輻射を低減させるクロック生成回路を提供することを目的とする。
【解決手段】
本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。 （もっと読む）

【課題】大電流の出力が可能な電源は単一であり、そして高い電源電圧を必要としない、YIG発振器のコイル電流ドライブ回路を提供する。
【解決手段】設定入力に応じた電流をYIG発振器のメインコイルに流すコイル電流ドライブ回路において、電荷を蓄積して電位差を保つコンデンサと、このコンデンサの基準電源電位を切り替える２つのスイッチと、基準電源電位を切り替えたときに主電源との経路を遮断するスイッチによって構成され、制御信号に応じて前記各スイッチを一時的にメインコイルのプルアップ電位を上昇させるように切り替えることにより、高速電流ドライブ時に前記メインコイルが起電力を発生するように構成する。 （もっと読む）

【課題】電源電圧に依存しないで設計した通りの値の補助電流を流すことができる電圧制御型発振器を提供する。
【解決手段】制御電圧に応じた周波数で発振動作する電圧制御型発振器は、制御電圧VINを、電圧値に応じた制御電流に変換する電圧電流変換回路と、電圧電流変換回路により生成された制御電流に対応する動作電流が流されて電流値に応じた周波数で発振するリングオシレータ200とを有し、電圧電流変換回路は、制御電圧VINが入力され電圧値に応じた制御電流に変換する電圧−電圧変換回路100と、制御電流に定電流を付加するオフセット電流発生回路500とを有する。 （もっと読む）

多相が再整列された電圧制御発振器（ＭＲＶＣＯ）（図１および図７）は、ＶＣＯ出力クロックと基準クロック（ＣＫＲＥＦ）との間の瞬間位相誤差に比例する注入量（ＩＡＬＩＧＮ）での、ＶＣＯ段（１１、１２、１３）における電荷注入（１９）に基づいて、位相再整列（Δθ）を達成する。ＭＲＶＣＯは、多相が再整列された位相ロックループ（ＭＲＰＬＬ）の一実現化例（図１１および図１２）の一部（１１７）として備えられてもよい。ＶＣＯを制御するために、別個の位相検出器（１２１）およびある特定の再整列電荷ポンプ（１２３）がＰＬＬに設けられてもよい。ＶＣＯはより低い位相変調ノイズを有し、そのためＰＬＬは非常に大きい等価帯域幅を有する。
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【目的】 動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現する。
【構成】 １周期をＮ分割した時間分解能単位で入力信号の位相を検出し、その検出結果に応じた値を有する入力信号タイミングデータを上記１周期毎に出力する入力信号タイミング検出部２と、周波数制御データに応じて、上記時間分解能単位で変化させた仮想的な出力クロックの位相である仮想出力クロック位相に応じた値を有する出力クロックタイミングデータを上記１周期毎に出力する出力クロック発生部５と、上記入力信号タイミングデータと上記出力クロックタイミングデータとから上記入力信号と上記仮想出力クロック位相との位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する位相差検出部３と、上記位相差信号に応じて上記周波数制御データを変化させる周波数制御部４を備えたデジタルＰＬＬ装置。 （もっと読む）

【課題】 発振不能になることを防止できると共に、プロセス変動等により発振周波数が高くなりすぎて、周辺回路が動作不能になってデッドロックになることを防止することができるＶＣＯを使用したＰＬＬ回路を得る。
【解決手段】 ＮＭＯＳトランジスタ２２から供給される電流をｉ１とした場合、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流と、ＰＭＯＳトランジスタ３２及びＮＭＯＳトランジスタ２４に流れる電流が等しくなるよう制御されることから、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流すことができる電流の最大値はｉ１／２になるようにし、制御電圧Ｖｃｎｔとして０Ｖから電源電圧ＶＣＣまでの電圧が入力されると、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ２３に流れる電流は、０から増加していきｉ１／２が電流制限値となるようにした。 （もっと読む）

【課題】 チューナー部からのノイズによる音質の劣化を防止する。
【解決手段】 ＡＶレシーバのチューナー部におけるＰＬＬ周波数シンセサイザ３６において、位相比較器３９とループフィルタ４０との間にアンド回路４３が挿入されている。アンド回路４３の一方の入力には位相比較器３９の出力信号が供給され、他方の入力には制御部からの制御信号が供給される。入力としてチューナー部が選択されていないときに、前記制御信号がＬレベルとされることにより、位相比較器３９からの位相差に対応したパルス状の出力電圧がループフィルタ４０に供給されなくなり、アースにパルス状のノイズ電流が流れることを防止することができる。また、電源供給を制御することなく、基準発振器３７の発振を停止させるようにしてもよい。 （もっと読む）

【課題】周波数によって負荷キャパシタが可変される位相固定ループ装置を提供する。
【解決手段】本発明は位相検出器とチャージポンプ及び電圧制御発振器を備える。電圧制御発振器は制御信号発生部及び内部信号発生部を備える。制御信号発生部は、チャージポンプから出力されるポンピング信号を入力し、外部クロック信号の周波数が内部クロック信号の周波数より高い時、インアクティブ可変制御信号を発生させ、外部クロック信号の周波数が内部クロック信号の周波数より低い時、アクティブ可変制御信号を発生させる。内部信号発生部は、内部クロック信号を帰還させて入力し、これを反転させて内部クロック信号を発生させる反転部、反転部の出力端に並列に連結された負荷キャパシタ及び、負荷キャパシタに直列に連結され、可変制御信号がアクティブで活性化され、可変制御信号がインアクティブで非活性化されるＭＯＳトランジスタを備える。 （もっと読む）

【課題】 ＶＣＯのＦ−Ｖ特性が温度や製造プロセスのばらつきにより変動した場合にも所望の周波数で発振できるようにＶＣＯの制御電圧を適切な値に制御する。
【解決手段】 参照周波数Ｆrefを有する参照信号と第１の周波数を有する第１の信号とを与えられて位相を比較し、この位相比較結果に基づいた制御電圧をＶＣＯ２１の入力端子に与えて発振周波数を有する第２の信号を生成して出力端子から出力し、この第２の信号をデバイダ１５に与えて分周して第１の信号を出力する位相同期ループ回路ＰＬＬ１１と、制御信号を生成してＶＣＯ２１に与える制御部ＣＴ２１とを備え、ＶＣＯ２１は、入力端子と出力端子との間にコイル及び可変容量が並列に接続され、さらに入力端子と出力端子との間に可変容量に並列に、複数の容量をスイッチにより選択的に接続する構成を有し、このスイッチは制御信号によりオン／オフが制御される。 （もっと読む）

【課題】位相同期回路のループバンド幅を最適制御する。
【解決手段】位相同期回路は、電圧制御発振器４０のゲインを設定するゲイン設定回路６０と、チャージポンプ回路２０の電流の大きさ及びループフィルタ３０の容量値から決定される時定数を設定する時定数設定回路７０とを備えている。位相同期回路のループバンド幅は、ゲイン設定回路６０がゲインを所定値に設定し、時定数設定回路７０が時定数を所定値に設定することによって、所望値に設定される。 （もっと読む）