発振器、ＰＬＬ回路および受信機、送信機
【課題】 回路規模を縮小することができるとともに集積化に適した発振器、ＰＬＬ回路および受信機、送信機を提供すること。
【解決手段】 可変容量回路２３０、２３０Ａの静電容量を可変することによって電圧制御型発振器２１の発振周波数が変更される。可変容量回路２３０は、制御信号によって静電容量が連続的に変更可能な複数の可変容量素子６０〜６４と、可変容量素子のそれぞれに対応しており静電容量が固定の複数のコンデンサ５０〜５４と、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として複数の可変容量素子６０〜６４と複数のコンデンサ５０〜５４のそれぞれの選択的な接続の有無を組合せ回路を単位として切り替える複数のスイッチ７１〜７４、８１〜８４とを備えている。
【解決手段】 可変容量回路２３０、２３０Ａの静電容量を可変することによって電圧制御型発振器２１の発振周波数が変更される。可変容量回路２３０は、制御信号によって静電容量が連続的に変更可能な複数の可変容量素子６０〜６４と、可変容量素子のそれぞれに対応しており静電容量が固定の複数のコンデンサ５０〜５４と、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として複数の可変容量素子６０〜６４と複数のコンデンサ５０〜５４のそれぞれの選択的な接続の有無を組合せ回路を単位として切り替える複数のスイッチ７１〜７４、８１〜８４とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電圧に応じて発振周波数が設定される発振器、ＰＬＬ回路および受信機、送信機に関する。
【背景技術】
【０００２】
受信機の小型化、低価格化を実現するために、ＶＣＯ（Voltage Controlled Oscillator；電圧制御型発振器）を含むフロントエンドモジュールをＩＣ化する手法が知られている（例えば、特許文献１参照。）。ＶＣＯの発振周波数の制御は、ＶＣＯに含まれるバリキャップ素子に印加する電圧を可変することにより行われるが、ＩＣ上で実現可能なバリキャップ素子の容量変化は小さいため、特許文献１に開示された受信機では、複数のＶＣＯを備えることで、広い周波数可変範囲をカバーしている。
【特許文献１】特開２００３−１１０４２５号公報（第６−１６頁、図１−４６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した特許文献１に開示された受信機では、ＩＣ上に同じ基本構成を有する複数のＶＣＯを備える必要があるため、装置規模が大きくなるという問題があった。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、回路規模を縮小することができるとともに集積化に適した発振器、ＰＬＬ回路および受信機、送信機を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の発振器は、可変容量回路の静電容量を可変することによって発振周波数が変更可能であり、可変容量回路は、制御信号によって静電容量が連続的に変更可能な複数の可変容量素子と、可変容量素子のそれぞれに対応しており、静電容量が固定の複数のコンデンサと、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として、複数の可変容量素子と複数のコンデンサのそれぞれの選択的な接続の有無を、組合せ回路を単位として切り替える複数のスイッチとを備えている。これにより、可変容量回路の静電容量を大きく変化させることが可能になり、一つの発振器を用いて発振周波数の範囲を広く設定することができるため、複数の発振器を用いる必要がなく、回路規模を縮小することができる。また、可変容量素子とコンデンサを組み合わせることで広範囲にわたる周波数の変更を実現しているため、集積化に適している。さらに、複数の発振器を選択的に用いる場合には、切替直後の動作の安定性を考慮すると、その時点で選択されている発振器以外の発振器にも待機電流を流しておく必要があるため、消費電力が多くなる。これに対し、複数の発振器の代わりに一つの発振器を用いることにより、低消費電力化を実現することができる。
【０００６】
また、上述した組合せ回路は、少なくとも一組がスイッチを介さずに常時接続されていることが望ましい。これにより、スイッチの数を減らすとともにスイッチのオンオフ切替動作の簡略化が可能になる。また、スイッチを介さずに直接接続される組合せ回路を備えることにより、スイッチのオン抵抗や分布容量に起因するＱの低下を防止することができる。
【０００７】
また、上述した複数のスイッチの断続状態を切り替えることにより発振周波数の粗調整を行い、制御信号によって可変容量素子の静電容量を変更することにより発振周波数の微調整を行うことが望ましい。あるいは、上述した複数のスイッチの断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、制御信号によって可変容量素子の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われることが望ましい。これにより、粗調整（発振周波数帯域の切り替え）と微調整を組み合わせることにより、広い範囲の発振周波数について微調整を行うことが可能になる。
【０００８】
また、上述した複数のスイッチのそれぞれは、組合せ回路を構成する可変容量素子とコンデンサのそれぞれについて個別に設けられており、１つの組の組合せ回路に対応する複数のスイッチの断続状態を同時に切り替えることが望ましい。あるいは、上述した複数のスイッチのそれぞれは、組合せ回路毎に設けられていることが望ましい。このように、可変容量素子毎およびコンデンサ毎に、あるいは可変容量素子とコンデンサからなる組合せ回路毎にスイッチを設けることにより、組合せ回路単位の接続状態の切り替えを確実に行うことができる。
【０００９】
また、上述した可変容量回路とともに共振回路を構成するインダクタと、共振回路に接続される増幅素子とを備えることが望ましい。ＬＣ共振回路を備える発振器では、インダクタのインダクタンスを広範囲に変更することはできないため、代わりに可変容量回路の静電容量を広範囲に変更することにより、発振周波数の範囲が広いＬＣ発振器を実現することができる。
【００１０】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタを含む全ての構成部品を半導体基板上に一体形成することが望ましい。あるいは、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタ以外の全ての構成部品を半導体基板上に一体形成することが望ましい。これらのプロセスを用いて発振器を製造することにより、発振器の小型化、製造コストの低減が可能になる。インダクタを含む全ての構成部品を半導体基板上に形成する場合には外付け部品をなくすことにより、パッド数の低減、配線の容易化等が可能になる。一方、インダクタを外付けし、それ以外の構成部品を半導体基板上に形成する場合には、低い発振周波数および高いＱ値を容易に実現することができる。
【００１１】
また、本発明のＰＬＬ回路は、上述した発振器を位相同期ループ内に含んでいる。具体的には、本発明のＰＬＬ回路は、上述した発振器と、発振器の出力信号を外部から設定可能な分周比ｎで分周して出力する可変分周器と、可変分周器の出力信号と所定の基準周波数信号との位相比較を行う位相比較器と、位相比較器の出力を平滑して制御信号としての制御電圧を生成するローパスフィルタとを備えている。上述した発振器を用いることにより、発振周波数の範囲が広いＰＬＬ回路を容易に実現することができる。また、上述した発振器は、可変容量素子とコンデンサとの組を単位として選択状態が切り替わるため、選択状態にかかわらず、可変容量素子に入力する制御信号（制御電圧）の変化量ΔＶに対する可変容量回路全体の静電容量の変化の傾向を同じにすることができる。したがって、発振周波数に関わらず、ＰＬＬ回路の引き込み時間をほぼ一定にすることができる。
【００１２】
また、本発明の受信機は、上述したＰＬＬ回路から出力される発振信号と、アンテナを介して受信した受信信号とを混合するミキサと、ミキサの出力信号に含まれる所定周波数成分を抽出するフィルタと、フィルタを通した後の信号に対して所定の復調処理を行う復調回路と、ＰＬＬ回路に含まれる可変分周器の分周比ｎを設定することにより、受信周波数の設定、変更を行う制御部とを備えている。上述した発振器を備えたＰＬＬ回路を用いることにより、受信周波数の範囲、すなわち受信帯域が広い受信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる受信周波数によって周波数切り替え時間が変動することを防止することができる。
【００１３】
また、本発明の送信機は、上述したＰＬＬ回路から出力される発振信号を搬送波として送信信号を生成してアンテナから送信する送信回路と、ＰＬＬ回路に含まれる可変分周器の分周比ｎを設定することにより、送信周波数の設定、変更を行う制御部とを備えている。上述した発振器を備えたＰＬＬ回路を用いることにより、送信周波数の範囲、すなわち送信帯域が広い送信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる送信周波数によって周波数切り替え時間が変動することを防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した一実施形態の受信機について詳細に説明する。図１は、一実施形態の受信機の基本構成を示す図である。図１に示すように、本実施形態の受信機は、入力回路１０、低雑音増幅器（ＬＮＡ）１４、ミキサ１６、局部発振器（ＬＯ）２０、中間周波フィルタ（ＩＦフィルタ）２６、中間周波増幅器（ＩＦＡ）２８、アナログ−デジタル変換器（ＡＤＣ）３０、信号処理部３２、デジタル−アナログ変換器（ＤＡＣ）３４、スピーカ３６、制御部４０、操作部４２、表示部４４を備えている。この受信機は、例えばＦＭ放送波を受信するものであるが、ＡＭ放送波やテレビジョン放送波を受信する場合の基本構成も同じである。また、この受信機は、アンテナ１２やスピーカ３６あるいはその他のわずかな部品（例えば信号処理部３２の動作クロック生成に必要な水晶発振器や局部発振器２０に含まれるインダクタ等）を除くほとんどの部品が、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて半導体基板上に一体形成されている。
【００１５】
入力回路１０は、アンテナ１２と低雑音増幅器１４のインピーダンス整合を行い、受信を希望する放送波を選択する同調回路あるいはバンドパスフィルタなどを含んで構成されている。低雑音増幅器１４は、入力回路１０を介して入力された受信信号を増幅する。ミキサ１６は、低雑音増幅器１４によって増幅された受信信号と局部発振器２０から出力される局部発振信号とを混合した信号を出力する。局部発振器２０は、ＰＬＬ回路としての構成を有しており、受信を希望する放送波の周波数に対して、中間周波数分ずれた周波数の局部発振信号を生成して出力する。例えば、約６０ＭＨｚ〜１１５ＭＨｚの周波数範囲の局部発振信号を出力する。
【００１６】
中間周波フィルタ２６は、ミキサ１６の出力信号の中から中間周波数成分（中間周波信号）を抽出して出力する。中間周波増幅器２８は、中間周波フィルタ２６によって抽出された中間周波信号を増幅する。アナログ−デジタル変換器３０は、中間周波増幅器２８から出力される増幅後の中間周波信号を所定周波数でサンプリングしてデジタルデータに変換する。
【００１７】
信号処理部３２は、デジタルデータに変換された中間周波信号に対してＦＭ検波、ステレオ復調等の復調処理を含む各種の信号処理を行って音声データを生成する。デジタル−アナログ変換器３４は、信号処理部３２から出力されたオーディオデータをアナログのオーディオ信号に変換し、スピーカ３６から出力する。制御部４０は、受信機全体の動作を制御する。具体的には、制御部４０は、操作部４２を用いた利用者による選局操作に応じて局部発振器２０の発振周波数を切り替えるとともに、そのときの受信状態（受信周波数（または放送局名）や電波強度、出力音量等）を表示部４４に表示する。
【００１８】
また、図１に示すように、本実施形態の局部発振器２０は、電圧制御型発振器（ＶＣＯ）２１、分周比ｎの可変分周器２２、位相比較器（ＰＤ）２３、ローパスフィルタ（ＬＰＦ）２４を備えている。電圧制御型発振器２１の出力信号は、局部発振器２０から出力される局部発振信号としてミキサ１６に入力されるとともに、可変分周器２２に入力される。可変分周器２２の分周比ｎは制御部４０によって変更可能であり、可変分周器２２は、電圧制御型発振器２１の出力信号を分周比ｎで分周し、この分周した信号を位相比較器２３の一方の入力端子に入力する。位相比較器２３は、この一方の入力端子に入力された信号と、他方の入力端子に入力された基準周波数信号ｆｒとの位相比較を行い、位相差に応じた信号を出力する。ローパルフィルタ２４は、位相比較器２３の出力信号を平滑して制御電圧ＶＴを生成し、電圧制御型発振器２１に印加する。電圧制御型発振器２１の発振周波数は、印加される制御電圧に対応して設定される。
【００１９】
図２は、電圧制御型発振器２１の詳細構成を示す図である。図２に示すように、電圧制御型発振器２１は、２つのｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）２００、２０２、２つのｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）２０４、２０６、２つの抵抗２１０、２１２、インダクタ２２０、同じ構成を有する２つの可変容量回路２３０、２３０Ａを含んで構成されている。２つのｐＭＯＳＦＥＴ２００、２０２は、それぞれのドレインが共通に接続され、この接続点が抵抗２１０を介して正極側電源ライン（ＶＤＤ）に接続されている。２つのｎＭＯＳＦＥＴ２０４、２０６は、それぞれのソースが共通に接続され、この接続点が抵抗２１２を介して接地されている。また、一方のｐＭＯＳＦＥＴ２００のソースと一方のｎＭＯＳＦＥＴ２０４のドレインが接続されており（この接続点をａとする）、この接続点ａに他方のｐＭＯＳＦＥＴ２０２、ｎＭＯＳＦＥＴ２０６のそれぞれのゲートが接続されている。同様に、他方のｐＭＯＳＦＥＴ２０２のソースと他方のｎＭＯＳＦＥＴ２０６のドレインが接続されており（この接続点をｂとする）、この接続点ｂに一方のｐＭＯＳＦＥＴ２００、ｎＭＯＳＦＥＴ２０４のそれぞれのゲートが接続されている。
【００２０】
また、接続点ａには、インダクタ２２０の一方端と、可変容量回路２３０の一方端が接続されている。接続点ｂには、インダクタ２２０の他方端と、可変容量回路２３０Ａの一方端が接続されている。可変容量回路２３０、２３０Ａのそれぞれの他方端はともに接地されている。
【００２１】
上述したインダクタ２２０と２つの可変容量回路２３０、２３０ＡによってＬＣ共振回路が構成されており、寄生容量等の各種の寄生成分を含んで決定される共振周波数で電圧制御型発振器２１が発振する。なお、インダクタ２２０は、半導体基板上に配線パターンを渦巻き形状に形成することで実現するようにしてもよいが、図２に示すように、２つのパッド２２２、２２４を介して接続された外付け部品として実現するようにしてもよい。
【００２２】
可変容量回路２３０は、５個のコンデンサ５０〜５４と、５個の可変容量素子６０〜６４と、８個のスイッチ７１〜７４、８１〜８４とを備えている。５個のコンデンサ５０〜〜５４のそれぞれの一方端は上述した接続点ａに共通に接続されている。コンデンサ５０の他方端は接地されている。コンデンサ５１の他方端はスイッチ７１を介して接地されている。同様に、コンデンサ５２の他方端はスイッチ７２を介して接地されている。コンデンサ５３の他方端はスイッチ７３を介して接地されている。コンデンサ５４の他方端はスイッチ７４を介して接地されている。また、５個の可変容量素子６０〜６４一方端には、それぞれの容量値を可変設定する制御信号としての制御電圧ＶＴが共通に印加されている。可変容量素子６０の他方端は上述した接続点ａに接続されている。可変容量素子６１の他方端はスイッチ８１を介して接続点ａに接続されている。同様に、可変容量素子６２の他方端はスイッチ８２を介して接続点ａに接続されている。可変容量素子６３の他方端はスイッチ８３を介して接続点ａに接続されている。可変容量素子６４の他方端はスイッチ８４を介して接続点ａに接続されている。可変容量素子６０〜６４のそれぞれは、半導体基板上に形成可能な各種の素子を用いることができる。例えば、逆バイアス電圧に応じて静電容量が変化する可変容量ダイオードやゲート電圧に応じてゲート容量が変化するＭＯＳバラクタ等を用いることができる。
【００２３】
上述したスイッチ７１、８１は、制御部４０から入力される切替信号Ｓ１によってオンオフ（断続制御）される。同様に、スイッチ７２、８２は、制御部４０から入力される切替信号Ｓ２によってオンオフされる。スイッチ７３、８３は、制御部４０から入力される切替信号Ｓ３によってオンオフされる。スイッチ７４、８４は、制御部４０から入力される切替信号Ｓ４によってオンオフされる。なお、可変容量回路２３０Ａも上述した可変容量回路２３０と同じ構成を有しており、詳細な説明は省略する。
【００２４】
図３は、スイッチ７１〜７４、８１〜８４の等価回路である。図３に示すように、ｎＭＯＳＦＥＴを用い、制御部４０から出力される制御信号Ｓ１等をゲートに入力することで、ソース・ドレイン間をオンオフすることでスイッチ７１等が実現される。
【００２５】
図４は、スイッチ７１〜７４、８１〜８４の別の等価回路である。図４に示すように、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのそれぞれのソース・ドレイン間を並列接続し、ｐＭＯＳＦＥＴのゲートには制御部４０から出力される制御信号Ｓ１等を直接入力し、ｎＭＯＳＦＥＴのゲートには制御信号Ｓ１等をインバータ回路で反転した信号を入力することで、スイッチ７１等を実現するようにしてもよい。このような構成を用いることにより、ソース電位あるいはドレイン電位によるソース・ドレイン間のオン抵抗への影響を少なくすることができる。
【００２６】
図５は、可変容量回路２３０、２３０Ａの静電容量とインダクタ２２０のインダクタンスの組み合わせによって決まる電圧制御型発振器２１の発振周波数と制御電圧ＶＴとの関係を示す図である。図５において、縦軸は電圧制御型発振器２１の発振周波数ｆVCOに、横軸は制御電圧ＶＴに対応している。
【００２７】
可変容量回路２３０に含まれる全てのスイッチ７１〜７４、８１〜８４をオフすると、接続点ａには可変容量回路２３０内のコンデンサ５０と可変容量素子６０からなる組合せ回路のみが接続された状態となる。このような接続状態では、可変容量回路２３０の静電容量が最も小さくなる。なお、可変容量回路２３０Ａについても同様であり、以下では一方の可変容量回路２３０のみに着目して説明を行うものとする。ところで、可変容量回路２３０の静電容量をＣ、インダクタ２２０のインダクタンスをＬとすると、電圧制御型発振器２１の発振周波数ｆVCOは、１／√（ＬＣ）に比例した値となる。したがって、可変容量回路２３０に含まれる全てのスイッチ７１〜７４、８１〜８４をオフした場合には、図５において特性Ａで示すように、電圧制御型発振器２１の発振周波数ｆVCOは最も高くなる。
【００２８】
次に、可変容量回路２３０に含まれるスイッチ７１、８１のみをオンすると（それ以外のスイッチ７２〜７４、８２〜８４はオフ状態が維持される）、接続点ａにはコンデンサ５０と可変容量素子６０からなる組合せ回路に、コンデンサ５１と可変容量素子６１からなる組合せ回路が追加された接続状態となる。この場合には、図５において特性Ｂで示すように、電圧制御型発振器２１の発振周波数ｆVCOは、特性Ａよりも低くなる。
【００２９】
同様に、コンデンサ５２、可変容量素子６２からなる組合せ回路、コンデンサ５３、可変容量素子６３からなる組合せ回路、コンデンサ５４、可変容量素子６４からなる組合せ回路を順番に追加することにより、図５において特性Ｃ、Ｄ、Ｅで示すように、電圧制御型発振器２１の発振周波数ｆVCOを次第に下げることができる。
【００３０】
ところで、本実施形態では、図５に示す５つの特性Ａ〜Ｅは、隣接するもの同士で互いに発振周波数がオーバーラップするように各コンデンサと可変容量素子の特性値（静電容量値）が設定されている。オーバーラップの程度は、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いてこれらの素子を半導体基板上に形成した場合の特性値のばらつきを考慮し、特性値が最大にばらついた場合であっても連続的な発振周波数を実現できるように設定すればよい。また、５つの特性Ａ〜Ｅは、ほぼ等間隔ΔＦとなるように設定することが望ましい。
【００３１】
このように、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として、複数の可変容量素子６０〜６４と複数のコンデンサ５０〜５４のそれぞれの接続の有無を、組合せ回路を単位として切り替えることにより、可変容量回路２３０、２３０Ａの静電容量を大きく変化させることが可能になる。これにより、一つの発振器（電圧制御型発振器２１）を用いて発振周波数の範囲を広く設定することができるため、複数の発振器を用いる必要がなく、回路規模を縮小することができる。また、可変容量素子とコンデンサを組み合わせることで広範囲にわたる周波数の変更を実現しているため、集積化に適している。さらに、複数の発振器を選択的に用いる場合には、切替直後の動作の安定性を考慮すると、その時点で選択されている発振器以外の発振器にも待機電流を流しておく必要があるため、消費電力が多くなる。これに対し、複数の発振器の代わりに一つの発振器を用いることにより、低消費電力化を実現することができる。
【００３２】
また、上述した組合せ回路は少なくとも一組（可変容量素子６０とコンデンサ５０によって構成される組合せ回路）がスイッチを介さずに常時接続されているため、スイッチ７１等の数を減らすとともにスイッチのオンオフ切替動作の簡略化が可能になる。また、スイッチ７１等を介さずに直接接続される組合せ回路を備えることにより、スイッチのオン抵抗や分布容量に起因するＱの低下を防止することができる。
【００３３】
また、本実施形態の電圧制御発振器２１では、複数のスイッチ７１〜７４、８１〜８４の断続状態を切り替えることにより発振周波数の粗調整を行い、制御信号によって可変容量素子６０〜６４の静電容量を変更することにより発振周波数の微調整を行っている。すなわち、複数のスイッチ７１〜７４、８１〜８４の断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、制御信号によって可変容量素子６０〜６４の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われる。これにより、粗調整（発振周波数帯域の切り替え）と微調整を組み合わせることにより、広い範囲の発振周波数について微調整を行うことが可能になる。
【００３４】
また、複数のスイッチ７１〜７４、８１〜８４のそれぞれは、組合せ回路を構成する可変容量素子６１〜６４とコンデンサ５１〜５４のそれぞれについて個別に設けられており、１つの組の組合せ回路に対応する２つのスイッチの断続状態を同時に切り替えている。これにより、組合せ回路単位の接続状態の切り替えを確実に行うことができる。
【００３５】
また、ＬＣ共振回路を備える電圧制御型発振器２１では、インダクタのインダクタンスを広範囲に変更することはできないため、代わりに可変容量回路２３０、２３０Ａの静電容量を広範囲に変更することにより、発振周波数の範囲が広いＬＣ発振器を実現することができる。
【００３６】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタ２２０以外の電圧制御型発振器２１および局部発振器２０の全ての構成部品を半導体基板上に一体形成することにより、電圧制御型発振器２１および局部発振器２０の小型化、製造コストの低減が可能になる。インダクタ２２０を外付けし、それ以外の構成部品を半導体基板上に形成する場合には、低い発振周波数および高いＱ値を容易に実現することができる。
【００３７】
また、本実施形態の受信機では、上述した電圧制御型発振器２１を用いることにより、発振周波数の範囲が広いＰＬＬ回路としての局部発振器２０を容易に実現することができる。特に、電圧制御型発振器２１は、可変容量素子とコンデンサとの組を単位として選択状態が切り替わるため、選択状態にかかわらず、可変容量素子に入力する制御信号（制御電圧）の変化量ΔＶに対する可変容量回路全体の静電容量の変化の傾向を同じにすることができる。したがって、発振周波数に関わらず、ＰＬＬ回路の引き込み時間をほぼ一定にすることができる。
【００３８】
また、本実施形態の受信機では、上述した電圧制御型発振器２１およびＰＬＬ回路としての局部発振器２０を用いているため、受信周波数の範囲、すなわち受信帯域が広い受信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる受信周波数によって周波数切り替え時間が変動することを防止することができる。
【００３９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。図２に示した電圧制御型発振器２１は、接続点ａと接続点ｂの両方に同じ静電容量値を有する可変容量回路２３０、２３０Ａが接続されたバランス型の構成を有するが、図６に示すように、接続点ｂに接続された可変容量回路２３０Ａを、可変容量回路２３０に対して十分に大きな静電容量を有する固定のコンデンサ２３０Ｂに置き換えたアンバランス型の構成を採用するようにしてもよい。なお、この場合には、一方端が制御電圧ＶＴの給電点に接続され、他方端が接地されたコンデンサ２３０Ｃを追加する必要がある。このコンデンサ２３０Ｃは、可変容量回路２３０に対して十分に大きな静電容量を有している。
【００４０】
また、上述した実施形態では、図２に示した構成を有する電圧制御型発振器２１に可変容量回路２３０を用いた場合について説明したが、他の構成を有するＬＣ発振器、ＣＲ発振器に可変容量回路２３０を含ませて本発明を適用するようにしてもよい。
【００４１】
また、図２に示した電圧制御型発振器２１内の可変容量回路２３０では、コンデンサと可変容量素子を１対１に対応させて組合せ回路を構成したが、一部の可変容量素子を省略したり、２つあるいはそれ以上のコンデンサで一つの可変容量素子を共用するようにしてもよい。例えば、図７に示すように、可変容量素子６３とスイッチ８３を省略し（図２に示す構成に対して）、２つのコンデンサ５２、５３に一つの可変容量素子６２を対応させるようにしてもよい。この場合には、制御信号Ｓ２によってスイッチ７２のオンオフを制御し、制御信号Ｓ３によってスイッチ７３のオンオフを制御すればよい点は図２に示した場合と同じであるが、共用される可変容量素子６２が接続されたスイッチ８２は、オア回路９０によって２つの制御信号Ｓ２、Ｓ３の論理和信号Ｓ５を生成してオンオフ制御すればよい。
【００４２】
また、上述した実施形態では、組となる組合せ回路を構成する可変容量素子とコンデンサの両方に別々にスイッチを接続したが、これらのスイッチを一つにまとめるようにしてもよい。例えば、図８に示すように、スイッチ７１〜７４を廃止して、スイッチ８１〜８４を共用するようにしてもよい。
【００４３】
また、上述した実施形態では受信機について説明したが、本発明の発振器を送信機に用いるようにしてもよい。図９は、他の実施形態の送信機としてのＦＭトランスミッタの基本構成を示す図である。図９に示すＦＭトランスミッタは、アナログフロントエンド（アナログＦＥ）１１０、ＤＳＰ（デジタル信号処理装置）１２０、デジタル−アナログ変換器（Ｄ／Ａ）１３０、１３２、ミキサ１４０、１４２、加算器１４４、増幅器１４６、アンテナ１４８、クロック発生回路１５０、局部発振器（ＬＯ）１６０、水晶振動子１７０、発振器（ＯＳＣ）１７２、分周器１７４、１８０、１８２、１８４、制御部１９０、操作部１９２、表示部１９４を備えている。
【００４４】
アナログフロントエンド１１０は、Ｌ信号とＲ信号からなるアナログステレオ信号が入力されており、これをデジタルステレオデータとしてのＬデータとＲデータに変換する。ＤＳＰ１２０は、アナログフロントエンド１１０から出力されるＬデータおよびＲデータに基づいて、ステレオ変調処理、ＦＭ変調処理、ＩＱ変調処理をデジタル処理によって行う。また、このＤＳＰ１２０には、オーディオデータやＲＤＳデータが入力されており、これらのデータを対象に上述した各種の処理を行うこともできる。ＤＳＰ１２０からはＩＱ変調後のＩデータおよびＱデータが出力される。
【００４５】
デジタル−アナログ変換器１３０は、ＤＳＰ１２０から出力されるＩデータをアナログのＩ信号に変換する。また、デジタル−アナログ変換器１３２は、ＤＳＰ１２０から出力されるＱデータをアナログのＱ信号に変換する。ミキサ１４０は、一方のデジタル−アナログ変換器１３０から出力されるＩ信号と所定の局部発振信号（第１の局部発振信号と称する）とを混合して出力する。ミキサ１４２は、他方のデジタル−アナログ変換器１３２から出力されるＱ信号と第１の局部発振信号に対して９０°位相が異なる局部発振信号（第２の局部発振信号と称する）とを混合して出力する。加算器１４４は、２つのミキサ１４０、１４２から出力された信号を合成して出力する。加算器１４４の出力は、増幅器１４６によって電力増幅された後アンテナ１４８から送信される。ミキサ１４０、１４２、加算器１４４、増幅器１４６が送信回路に相当する。
【００４６】
クロック発生回路１５０は、ＤＳＰ１２０のデジタル処理に必要な動作クロック信号ＣＬＫを生成する。例えば、１６．３８４ｋＨｚの基準周波数信号ｆｒ１が入力されており、この基準周波数信号に同期し、この周波数の２４６１倍の周波数（４０．３２１ＭＨｚ）のクロック信号ＣＬＫが生成される。このために、クロック発生回路１５０は、電圧制御型発振器（ＶＣＯ）１５２、分周器（１／ｍ）１５４、位相比較器（ＰＤ）１５６、ローパスフィルタ（ＬＰＦ）１５８を備えている。電圧制御型発振器１５２は、制御電圧Ｖｃに対応する周波数の発振動作を行う。分周器１５４は、電圧制御型発振器１５２の出力信号を固定の分周比ｍ（＝２４６１）で分周して出力する。位相比較器１５６は、分周器１５４から出力される分周信号と、基準周波数信号ｆｒ１との位相比較を行い、位相差に応じたデューティのパルス信号を出力する。ローパスフィルタ１５８は、位相比較器１５６から出力されるパルス信号を平滑して、電圧制御型発振器１５２に供給する制御電圧Ｖｃを生成する。このように、クロック発生回路１５０は、ＰＬＬ構成を有しており、基準周波数信号ｆｒ１の周波数の２４６１倍の周波数（４０．３２１ＭＨｚ）を有するクロック信号ＣＬＫを生成して、ＤＳＰ１２０に入力する。
【００４７】
局部発振器１６０は、ミキサ１４０、１４２に入力する第１および第２の局部発振信号を生成するために必要な発振信号を生成する。例えば、３２．７６８ｋＨｚの基準周波数信号ｆｒ２が入力されており、この基準周波数信号に同期し、この周波数のｎ倍の周波数の信号が生成される。このために、局部発振器１６０は、電圧制御型発振器（ＶＣＯ）１６２、可変分周器（１／ｎ）１６４、位相比較器（ＰＤ）１６６、ローパスフィルタ（ＬＰＦ）１６８を備えている。電圧制御型発振器１６２は、制御電圧ＶＴに対応する周波数の発振動作を行う。可変分周器１６４は、電圧制御型発振器１６２の出力信号を可変の分周比ｎで分周して出力する。位相比較器１６６は、可変分周器１６４から出力される分周信号と、基準周波数信号ｆｒ２との位相比較を行い、位相差に応じたデューティのパルス信号を出力する。ローパスフィルタ１６８は、位相比較器１６６から出力されるパルス信号を平滑して、電圧制御型発振器１６２に供給する制御電圧ＶＴを生成する。このように、局部発振器１６０は、ＰＬＬ構成を有するＰＬＬ回路であって、基準周波数信号ｆｒ２の周波数のｎ倍の周波数を有する信号を生成する。可変分周器１６４の分周比ｎは、制御部１９０によって設定される。
【００４８】
発振器１７２は、水晶振動子１７０が接続されており、この水晶振動子１７０の固有振動周波数で発振する。本実施形態では、入手が容易であって安価な３２．７６８ｋＨｚの固有振動周波数を有する水晶振動子１７０が用いられている。発振器１７２から出力される３２．７６８ｋＨｚの発振信号は、基準周波数信号ｆｒ２として局部発振器１６０に入力されるとともに、分周比が２の分周器１７４を通した後の１６．３８４ｋＨｚの信号が基準周波数信号ｆｒ１としてクロック発生回路１５０に入力されている。
【００４９】
３つの分周器１８０、１８２、１８４は、それぞれの分周比が２に設定されており、局部発振器１６０内の電圧制御型発振器１６２の出力信号に対して、１／４の周波数を有する信号を第１の局部発振信号として生成するとともに、この第１の局部発振信号と同じ周波数を有し、位相のみが９０°異なる信号を第２の局部発振信号として生成する。
【００５０】
制御部１９０は、ＦＭトランスミッタの全体を制御する。例えば、制御部１９０は、局部発振器１６０内の可変分周器１６４の分周比を設定して、ＦＭ信号の送信周波数を決定する。操作部１９２は、利用者によって操作される各種のスイッチ類が備わっている。例えば、電源スイッチや、送信周波数の切り替えを指示するアップキー、ダウンキー、送信対象となるリソースを選択指示する（アナログオーディオ信号とデジタルオーディオデータのいずれを送信対象とするかを指示する）選択キーなどが備わっている。表示部１９４は、送信周波数や操作部１９２の操作内容、電池残量などを表示する。
【００５１】
上述した構成を有するＦＭトランスミッタは、水晶振動子１７０、アンテナ１４８、操作部１９２、表示部１９４を除く全ての部品がＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて半導体基板上に一体形成されている。また、上述した局部発振器１６０内の電圧制御型発振器１６２を図２、図６、図７、図８のいずれかに示す構成とすることにより、受信機の場合と同様に、送信周波数の範囲、すなわち送信帯域を広くすることが容易となる。また、送信周波数を切り替える際に、切り替え先となる送信周波数によって周波数切り替え時間が変動することを防止することができる。
【図面の簡単な説明】
【００５２】
【図１】一実施形態の受信機の基本構成を示す図である。
【図２】電圧制御型発振器の詳細構成を示す図である。
【図３】スイッチの等価回路である。
【図４】スイッチの別の等価回路である。
【図５】可変容量回路の静電容量とインダクタのインダクタンスの組み合わせによって決まる電圧制御型発振器の発振周波数と制御電圧ＶＴとの関係を示す図である。
【図６】アンバランス型の電圧制御型発振器の構成を示す図である。
【図７】電圧制御型発振器の他の変形例を示す図である。
【図８】電圧制御型発振器の他の変形例を示す図である。
【図９】他の実施形態の送信機としてのＦＭトランスミッタの基本構成を示す図である。
【符号の説明】
【００５３】
１０ 入力回路
１４ 低雑音増幅器（ＬＮＡ）
１６ ミキサ
２０ 局部発振器（ＬＯ）
２１ 電圧制御型発振器（ＶＣＯ）
２６ 中間周波フィルタ（ＩＦフィルタ）
２８ 中間周波増幅器（ＩＦＡ）
３２ 信号処理部
３６ スピーカ
４０ 制御部
４２ 操作部
４４ 表示部
５０〜５４ コンデンサ
６０〜６４ 可変容量素子
７１〜７４、８１〜８４ スイッチ
２２０ インダクタ
２３０、２３０Ａ 可変容量回路
【技術分野】
【０００１】
本発明は、制御電圧に応じて発振周波数が設定される発振器、ＰＬＬ回路および受信機、送信機に関する。
【背景技術】
【０００２】
受信機の小型化、低価格化を実現するために、ＶＣＯ（Voltage Controlled Oscillator；電圧制御型発振器）を含むフロントエンドモジュールをＩＣ化する手法が知られている（例えば、特許文献１参照。）。ＶＣＯの発振周波数の制御は、ＶＣＯに含まれるバリキャップ素子に印加する電圧を可変することにより行われるが、ＩＣ上で実現可能なバリキャップ素子の容量変化は小さいため、特許文献１に開示された受信機では、複数のＶＣＯを備えることで、広い周波数可変範囲をカバーしている。
【特許文献１】特開２００３−１１０４２５号公報（第６−１６頁、図１−４６）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した特許文献１に開示された受信機では、ＩＣ上に同じ基本構成を有する複数のＶＣＯを備える必要があるため、装置規模が大きくなるという問題があった。
【０００４】
本発明は、このような点に鑑みて創作されたものであり、その目的は、回路規模を縮小することができるとともに集積化に適した発振器、ＰＬＬ回路および受信機、送信機を提供することにある。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の発振器は、可変容量回路の静電容量を可変することによって発振周波数が変更可能であり、可変容量回路は、制御信号によって静電容量が連続的に変更可能な複数の可変容量素子と、可変容量素子のそれぞれに対応しており、静電容量が固定の複数のコンデンサと、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として、複数の可変容量素子と複数のコンデンサのそれぞれの選択的な接続の有無を、組合せ回路を単位として切り替える複数のスイッチとを備えている。これにより、可変容量回路の静電容量を大きく変化させることが可能になり、一つの発振器を用いて発振周波数の範囲を広く設定することができるため、複数の発振器を用いる必要がなく、回路規模を縮小することができる。また、可変容量素子とコンデンサを組み合わせることで広範囲にわたる周波数の変更を実現しているため、集積化に適している。さらに、複数の発振器を選択的に用いる場合には、切替直後の動作の安定性を考慮すると、その時点で選択されている発振器以外の発振器にも待機電流を流しておく必要があるため、消費電力が多くなる。これに対し、複数の発振器の代わりに一つの発振器を用いることにより、低消費電力化を実現することができる。
【０００６】
また、上述した組合せ回路は、少なくとも一組がスイッチを介さずに常時接続されていることが望ましい。これにより、スイッチの数を減らすとともにスイッチのオンオフ切替動作の簡略化が可能になる。また、スイッチを介さずに直接接続される組合せ回路を備えることにより、スイッチのオン抵抗や分布容量に起因するＱの低下を防止することができる。
【０００７】
また、上述した複数のスイッチの断続状態を切り替えることにより発振周波数の粗調整を行い、制御信号によって可変容量素子の静電容量を変更することにより発振周波数の微調整を行うことが望ましい。あるいは、上述した複数のスイッチの断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、制御信号によって可変容量素子の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われることが望ましい。これにより、粗調整（発振周波数帯域の切り替え）と微調整を組み合わせることにより、広い範囲の発振周波数について微調整を行うことが可能になる。
【０００８】
また、上述した複数のスイッチのそれぞれは、組合せ回路を構成する可変容量素子とコンデンサのそれぞれについて個別に設けられており、１つの組の組合せ回路に対応する複数のスイッチの断続状態を同時に切り替えることが望ましい。あるいは、上述した複数のスイッチのそれぞれは、組合せ回路毎に設けられていることが望ましい。このように、可変容量素子毎およびコンデンサ毎に、あるいは可変容量素子とコンデンサからなる組合せ回路毎にスイッチを設けることにより、組合せ回路単位の接続状態の切り替えを確実に行うことができる。
【０００９】
また、上述した可変容量回路とともに共振回路を構成するインダクタと、共振回路に接続される増幅素子とを備えることが望ましい。ＬＣ共振回路を備える発振器では、インダクタのインダクタンスを広範囲に変更することはできないため、代わりに可変容量回路の静電容量を広範囲に変更することにより、発振周波数の範囲が広いＬＣ発振器を実現することができる。
【００１０】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタを含む全ての構成部品を半導体基板上に一体形成することが望ましい。あるいは、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタ以外の全ての構成部品を半導体基板上に一体形成することが望ましい。これらのプロセスを用いて発振器を製造することにより、発振器の小型化、製造コストの低減が可能になる。インダクタを含む全ての構成部品を半導体基板上に形成する場合には外付け部品をなくすことにより、パッド数の低減、配線の容易化等が可能になる。一方、インダクタを外付けし、それ以外の構成部品を半導体基板上に形成する場合には、低い発振周波数および高いＱ値を容易に実現することができる。
【００１１】
また、本発明のＰＬＬ回路は、上述した発振器を位相同期ループ内に含んでいる。具体的には、本発明のＰＬＬ回路は、上述した発振器と、発振器の出力信号を外部から設定可能な分周比ｎで分周して出力する可変分周器と、可変分周器の出力信号と所定の基準周波数信号との位相比較を行う位相比較器と、位相比較器の出力を平滑して制御信号としての制御電圧を生成するローパスフィルタとを備えている。上述した発振器を用いることにより、発振周波数の範囲が広いＰＬＬ回路を容易に実現することができる。また、上述した発振器は、可変容量素子とコンデンサとの組を単位として選択状態が切り替わるため、選択状態にかかわらず、可変容量素子に入力する制御信号（制御電圧）の変化量ΔＶに対する可変容量回路全体の静電容量の変化の傾向を同じにすることができる。したがって、発振周波数に関わらず、ＰＬＬ回路の引き込み時間をほぼ一定にすることができる。
【００１２】
また、本発明の受信機は、上述したＰＬＬ回路から出力される発振信号と、アンテナを介して受信した受信信号とを混合するミキサと、ミキサの出力信号に含まれる所定周波数成分を抽出するフィルタと、フィルタを通した後の信号に対して所定の復調処理を行う復調回路と、ＰＬＬ回路に含まれる可変分周器の分周比ｎを設定することにより、受信周波数の設定、変更を行う制御部とを備えている。上述した発振器を備えたＰＬＬ回路を用いることにより、受信周波数の範囲、すなわち受信帯域が広い受信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる受信周波数によって周波数切り替え時間が変動することを防止することができる。
【００１３】
また、本発明の送信機は、上述したＰＬＬ回路から出力される発振信号を搬送波として送信信号を生成してアンテナから送信する送信回路と、ＰＬＬ回路に含まれる可変分周器の分周比ｎを設定することにより、送信周波数の設定、変更を行う制御部とを備えている。上述した発振器を備えたＰＬＬ回路を用いることにより、送信周波数の範囲、すなわち送信帯域が広い送信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる送信周波数によって周波数切り替え時間が変動することを防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を適用した一実施形態の受信機について詳細に説明する。図１は、一実施形態の受信機の基本構成を示す図である。図１に示すように、本実施形態の受信機は、入力回路１０、低雑音増幅器（ＬＮＡ）１４、ミキサ１６、局部発振器（ＬＯ）２０、中間周波フィルタ（ＩＦフィルタ）２６、中間周波増幅器（ＩＦＡ）２８、アナログ−デジタル変換器（ＡＤＣ）３０、信号処理部３２、デジタル−アナログ変換器（ＤＡＣ）３４、スピーカ３６、制御部４０、操作部４２、表示部４４を備えている。この受信機は、例えばＦＭ放送波を受信するものであるが、ＡＭ放送波やテレビジョン放送波を受信する場合の基本構成も同じである。また、この受信機は、アンテナ１２やスピーカ３６あるいはその他のわずかな部品（例えば信号処理部３２の動作クロック生成に必要な水晶発振器や局部発振器２０に含まれるインダクタ等）を除くほとんどの部品が、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて半導体基板上に一体形成されている。
【００１５】
入力回路１０は、アンテナ１２と低雑音増幅器１４のインピーダンス整合を行い、受信を希望する放送波を選択する同調回路あるいはバンドパスフィルタなどを含んで構成されている。低雑音増幅器１４は、入力回路１０を介して入力された受信信号を増幅する。ミキサ１６は、低雑音増幅器１４によって増幅された受信信号と局部発振器２０から出力される局部発振信号とを混合した信号を出力する。局部発振器２０は、ＰＬＬ回路としての構成を有しており、受信を希望する放送波の周波数に対して、中間周波数分ずれた周波数の局部発振信号を生成して出力する。例えば、約６０ＭＨｚ〜１１５ＭＨｚの周波数範囲の局部発振信号を出力する。
【００１６】
中間周波フィルタ２６は、ミキサ１６の出力信号の中から中間周波数成分（中間周波信号）を抽出して出力する。中間周波増幅器２８は、中間周波フィルタ２６によって抽出された中間周波信号を増幅する。アナログ−デジタル変換器３０は、中間周波増幅器２８から出力される増幅後の中間周波信号を所定周波数でサンプリングしてデジタルデータに変換する。
【００１７】
信号処理部３２は、デジタルデータに変換された中間周波信号に対してＦＭ検波、ステレオ復調等の復調処理を含む各種の信号処理を行って音声データを生成する。デジタル−アナログ変換器３４は、信号処理部３２から出力されたオーディオデータをアナログのオーディオ信号に変換し、スピーカ３６から出力する。制御部４０は、受信機全体の動作を制御する。具体的には、制御部４０は、操作部４２を用いた利用者による選局操作に応じて局部発振器２０の発振周波数を切り替えるとともに、そのときの受信状態（受信周波数（または放送局名）や電波強度、出力音量等）を表示部４４に表示する。
【００１８】
また、図１に示すように、本実施形態の局部発振器２０は、電圧制御型発振器（ＶＣＯ）２１、分周比ｎの可変分周器２２、位相比較器（ＰＤ）２３、ローパスフィルタ（ＬＰＦ）２４を備えている。電圧制御型発振器２１の出力信号は、局部発振器２０から出力される局部発振信号としてミキサ１６に入力されるとともに、可変分周器２２に入力される。可変分周器２２の分周比ｎは制御部４０によって変更可能であり、可変分周器２２は、電圧制御型発振器２１の出力信号を分周比ｎで分周し、この分周した信号を位相比較器２３の一方の入力端子に入力する。位相比較器２３は、この一方の入力端子に入力された信号と、他方の入力端子に入力された基準周波数信号ｆｒとの位相比較を行い、位相差に応じた信号を出力する。ローパルフィルタ２４は、位相比較器２３の出力信号を平滑して制御電圧ＶＴを生成し、電圧制御型発振器２１に印加する。電圧制御型発振器２１の発振周波数は、印加される制御電圧に対応して設定される。
【００１９】
図２は、電圧制御型発振器２１の詳細構成を示す図である。図２に示すように、電圧制御型発振器２１は、２つのｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）２００、２０２、２つのｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）２０４、２０６、２つの抵抗２１０、２１２、インダクタ２２０、同じ構成を有する２つの可変容量回路２３０、２３０Ａを含んで構成されている。２つのｐＭＯＳＦＥＴ２００、２０２は、それぞれのドレインが共通に接続され、この接続点が抵抗２１０を介して正極側電源ライン（ＶＤＤ）に接続されている。２つのｎＭＯＳＦＥＴ２０４、２０６は、それぞれのソースが共通に接続され、この接続点が抵抗２１２を介して接地されている。また、一方のｐＭＯＳＦＥＴ２００のソースと一方のｎＭＯＳＦＥＴ２０４のドレインが接続されており（この接続点をａとする）、この接続点ａに他方のｐＭＯＳＦＥＴ２０２、ｎＭＯＳＦＥＴ２０６のそれぞれのゲートが接続されている。同様に、他方のｐＭＯＳＦＥＴ２０２のソースと他方のｎＭＯＳＦＥＴ２０６のドレインが接続されており（この接続点をｂとする）、この接続点ｂに一方のｐＭＯＳＦＥＴ２００、ｎＭＯＳＦＥＴ２０４のそれぞれのゲートが接続されている。
【００２０】
また、接続点ａには、インダクタ２２０の一方端と、可変容量回路２３０の一方端が接続されている。接続点ｂには、インダクタ２２０の他方端と、可変容量回路２３０Ａの一方端が接続されている。可変容量回路２３０、２３０Ａのそれぞれの他方端はともに接地されている。
【００２１】
上述したインダクタ２２０と２つの可変容量回路２３０、２３０ＡによってＬＣ共振回路が構成されており、寄生容量等の各種の寄生成分を含んで決定される共振周波数で電圧制御型発振器２１が発振する。なお、インダクタ２２０は、半導体基板上に配線パターンを渦巻き形状に形成することで実現するようにしてもよいが、図２に示すように、２つのパッド２２２、２２４を介して接続された外付け部品として実現するようにしてもよい。
【００２２】
可変容量回路２３０は、５個のコンデンサ５０〜５４と、５個の可変容量素子６０〜６４と、８個のスイッチ７１〜７４、８１〜８４とを備えている。５個のコンデンサ５０〜〜５４のそれぞれの一方端は上述した接続点ａに共通に接続されている。コンデンサ５０の他方端は接地されている。コンデンサ５１の他方端はスイッチ７１を介して接地されている。同様に、コンデンサ５２の他方端はスイッチ７２を介して接地されている。コンデンサ５３の他方端はスイッチ７３を介して接地されている。コンデンサ５４の他方端はスイッチ７４を介して接地されている。また、５個の可変容量素子６０〜６４一方端には、それぞれの容量値を可変設定する制御信号としての制御電圧ＶＴが共通に印加されている。可変容量素子６０の他方端は上述した接続点ａに接続されている。可変容量素子６１の他方端はスイッチ８１を介して接続点ａに接続されている。同様に、可変容量素子６２の他方端はスイッチ８２を介して接続点ａに接続されている。可変容量素子６３の他方端はスイッチ８３を介して接続点ａに接続されている。可変容量素子６４の他方端はスイッチ８４を介して接続点ａに接続されている。可変容量素子６０〜６４のそれぞれは、半導体基板上に形成可能な各種の素子を用いることができる。例えば、逆バイアス電圧に応じて静電容量が変化する可変容量ダイオードやゲート電圧に応じてゲート容量が変化するＭＯＳバラクタ等を用いることができる。
【００２３】
上述したスイッチ７１、８１は、制御部４０から入力される切替信号Ｓ１によってオンオフ（断続制御）される。同様に、スイッチ７２、８２は、制御部４０から入力される切替信号Ｓ２によってオンオフされる。スイッチ７３、８３は、制御部４０から入力される切替信号Ｓ３によってオンオフされる。スイッチ７４、８４は、制御部４０から入力される切替信号Ｓ４によってオンオフされる。なお、可変容量回路２３０Ａも上述した可変容量回路２３０と同じ構成を有しており、詳細な説明は省略する。
【００２４】
図３は、スイッチ７１〜７４、８１〜８４の等価回路である。図３に示すように、ｎＭＯＳＦＥＴを用い、制御部４０から出力される制御信号Ｓ１等をゲートに入力することで、ソース・ドレイン間をオンオフすることでスイッチ７１等が実現される。
【００２５】
図４は、スイッチ７１〜７４、８１〜８４の別の等価回路である。図４に示すように、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのそれぞれのソース・ドレイン間を並列接続し、ｐＭＯＳＦＥＴのゲートには制御部４０から出力される制御信号Ｓ１等を直接入力し、ｎＭＯＳＦＥＴのゲートには制御信号Ｓ１等をインバータ回路で反転した信号を入力することで、スイッチ７１等を実現するようにしてもよい。このような構成を用いることにより、ソース電位あるいはドレイン電位によるソース・ドレイン間のオン抵抗への影響を少なくすることができる。
【００２６】
図５は、可変容量回路２３０、２３０Ａの静電容量とインダクタ２２０のインダクタンスの組み合わせによって決まる電圧制御型発振器２１の発振周波数と制御電圧ＶＴとの関係を示す図である。図５において、縦軸は電圧制御型発振器２１の発振周波数ｆVCOに、横軸は制御電圧ＶＴに対応している。
【００２７】
可変容量回路２３０に含まれる全てのスイッチ７１〜７４、８１〜８４をオフすると、接続点ａには可変容量回路２３０内のコンデンサ５０と可変容量素子６０からなる組合せ回路のみが接続された状態となる。このような接続状態では、可変容量回路２３０の静電容量が最も小さくなる。なお、可変容量回路２３０Ａについても同様であり、以下では一方の可変容量回路２３０のみに着目して説明を行うものとする。ところで、可変容量回路２３０の静電容量をＣ、インダクタ２２０のインダクタンスをＬとすると、電圧制御型発振器２１の発振周波数ｆVCOは、１／√（ＬＣ）に比例した値となる。したがって、可変容量回路２３０に含まれる全てのスイッチ７１〜７４、８１〜８４をオフした場合には、図５において特性Ａで示すように、電圧制御型発振器２１の発振周波数ｆVCOは最も高くなる。
【００２８】
次に、可変容量回路２３０に含まれるスイッチ７１、８１のみをオンすると（それ以外のスイッチ７２〜７４、８２〜８４はオフ状態が維持される）、接続点ａにはコンデンサ５０と可変容量素子６０からなる組合せ回路に、コンデンサ５１と可変容量素子６１からなる組合せ回路が追加された接続状態となる。この場合には、図５において特性Ｂで示すように、電圧制御型発振器２１の発振周波数ｆVCOは、特性Ａよりも低くなる。
【００２９】
同様に、コンデンサ５２、可変容量素子６２からなる組合せ回路、コンデンサ５３、可変容量素子６３からなる組合せ回路、コンデンサ５４、可変容量素子６４からなる組合せ回路を順番に追加することにより、図５において特性Ｃ、Ｄ、Ｅで示すように、電圧制御型発振器２１の発振周波数ｆVCOを次第に下げることができる。
【００３０】
ところで、本実施形態では、図５に示す５つの特性Ａ〜Ｅは、隣接するもの同士で互いに発振周波数がオーバーラップするように各コンデンサと可変容量素子の特性値（静電容量値）が設定されている。オーバーラップの程度は、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いてこれらの素子を半導体基板上に形成した場合の特性値のばらつきを考慮し、特性値が最大にばらついた場合であっても連続的な発振周波数を実現できるように設定すればよい。また、５つの特性Ａ〜Ｅは、ほぼ等間隔ΔＦとなるように設定することが望ましい。
【００３１】
このように、可変容量素子とこれに対応するコンデンサとからなる組合せ回路を一組として、複数の可変容量素子６０〜６４と複数のコンデンサ５０〜５４のそれぞれの接続の有無を、組合せ回路を単位として切り替えることにより、可変容量回路２３０、２３０Ａの静電容量を大きく変化させることが可能になる。これにより、一つの発振器（電圧制御型発振器２１）を用いて発振周波数の範囲を広く設定することができるため、複数の発振器を用いる必要がなく、回路規模を縮小することができる。また、可変容量素子とコンデンサを組み合わせることで広範囲にわたる周波数の変更を実現しているため、集積化に適している。さらに、複数の発振器を選択的に用いる場合には、切替直後の動作の安定性を考慮すると、その時点で選択されている発振器以外の発振器にも待機電流を流しておく必要があるため、消費電力が多くなる。これに対し、複数の発振器の代わりに一つの発振器を用いることにより、低消費電力化を実現することができる。
【００３２】
また、上述した組合せ回路は少なくとも一組（可変容量素子６０とコンデンサ５０によって構成される組合せ回路）がスイッチを介さずに常時接続されているため、スイッチ７１等の数を減らすとともにスイッチのオンオフ切替動作の簡略化が可能になる。また、スイッチ７１等を介さずに直接接続される組合せ回路を備えることにより、スイッチのオン抵抗や分布容量に起因するＱの低下を防止することができる。
【００３３】
また、本実施形態の電圧制御発振器２１では、複数のスイッチ７１〜７４、８１〜８４の断続状態を切り替えることにより発振周波数の粗調整を行い、制御信号によって可変容量素子６０〜６４の静電容量を変更することにより発振周波数の微調整を行っている。すなわち、複数のスイッチ７１〜７４、８１〜８４の断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、制御信号によって可変容量素子６０〜６４の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われる。これにより、粗調整（発振周波数帯域の切り替え）と微調整を組み合わせることにより、広い範囲の発振周波数について微調整を行うことが可能になる。
【００３４】
また、複数のスイッチ７１〜７４、８１〜８４のそれぞれは、組合せ回路を構成する可変容量素子６１〜６４とコンデンサ５１〜５４のそれぞれについて個別に設けられており、１つの組の組合せ回路に対応する２つのスイッチの断続状態を同時に切り替えている。これにより、組合せ回路単位の接続状態の切り替えを確実に行うことができる。
【００３５】
また、ＬＣ共振回路を備える電圧制御型発振器２１では、インダクタのインダクタンスを広範囲に変更することはできないため、代わりに可変容量回路２３０、２３０Ａの静電容量を広範囲に変更することにより、発振周波数の範囲が広いＬＣ発振器を実現することができる。
【００３６】
また、ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、インダクタ２２０以外の電圧制御型発振器２１および局部発振器２０の全ての構成部品を半導体基板上に一体形成することにより、電圧制御型発振器２１および局部発振器２０の小型化、製造コストの低減が可能になる。インダクタ２２０を外付けし、それ以外の構成部品を半導体基板上に形成する場合には、低い発振周波数および高いＱ値を容易に実現することができる。
【００３７】
また、本実施形態の受信機では、上述した電圧制御型発振器２１を用いることにより、発振周波数の範囲が広いＰＬＬ回路としての局部発振器２０を容易に実現することができる。特に、電圧制御型発振器２１は、可変容量素子とコンデンサとの組を単位として選択状態が切り替わるため、選択状態にかかわらず、可変容量素子に入力する制御信号（制御電圧）の変化量ΔＶに対する可変容量回路全体の静電容量の変化の傾向を同じにすることができる。したがって、発振周波数に関わらず、ＰＬＬ回路の引き込み時間をほぼ一定にすることができる。
【００３８】
また、本実施形態の受信機では、上述した電圧制御型発振器２１およびＰＬＬ回路としての局部発振器２０を用いているため、受信周波数の範囲、すなわち受信帯域が広い受信機を容易に実現することができる。また、引き込み時間がほぼ一定のＰＬＬ回路を用いることにより、切り替え先となる受信周波数によって周波数切り替え時間が変動することを防止することができる。
【００３９】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。図２に示した電圧制御型発振器２１は、接続点ａと接続点ｂの両方に同じ静電容量値を有する可変容量回路２３０、２３０Ａが接続されたバランス型の構成を有するが、図６に示すように、接続点ｂに接続された可変容量回路２３０Ａを、可変容量回路２３０に対して十分に大きな静電容量を有する固定のコンデンサ２３０Ｂに置き換えたアンバランス型の構成を採用するようにしてもよい。なお、この場合には、一方端が制御電圧ＶＴの給電点に接続され、他方端が接地されたコンデンサ２３０Ｃを追加する必要がある。このコンデンサ２３０Ｃは、可変容量回路２３０に対して十分に大きな静電容量を有している。
【００４０】
また、上述した実施形態では、図２に示した構成を有する電圧制御型発振器２１に可変容量回路２３０を用いた場合について説明したが、他の構成を有するＬＣ発振器、ＣＲ発振器に可変容量回路２３０を含ませて本発明を適用するようにしてもよい。
【００４１】
また、図２に示した電圧制御型発振器２１内の可変容量回路２３０では、コンデンサと可変容量素子を１対１に対応させて組合せ回路を構成したが、一部の可変容量素子を省略したり、２つあるいはそれ以上のコンデンサで一つの可変容量素子を共用するようにしてもよい。例えば、図７に示すように、可変容量素子６３とスイッチ８３を省略し（図２に示す構成に対して）、２つのコンデンサ５２、５３に一つの可変容量素子６２を対応させるようにしてもよい。この場合には、制御信号Ｓ２によってスイッチ７２のオンオフを制御し、制御信号Ｓ３によってスイッチ７３のオンオフを制御すればよい点は図２に示した場合と同じであるが、共用される可変容量素子６２が接続されたスイッチ８２は、オア回路９０によって２つの制御信号Ｓ２、Ｓ３の論理和信号Ｓ５を生成してオンオフ制御すればよい。
【００４２】
また、上述した実施形態では、組となる組合せ回路を構成する可変容量素子とコンデンサの両方に別々にスイッチを接続したが、これらのスイッチを一つにまとめるようにしてもよい。例えば、図８に示すように、スイッチ７１〜７４を廃止して、スイッチ８１〜８４を共用するようにしてもよい。
【００４３】
また、上述した実施形態では受信機について説明したが、本発明の発振器を送信機に用いるようにしてもよい。図９は、他の実施形態の送信機としてのＦＭトランスミッタの基本構成を示す図である。図９に示すＦＭトランスミッタは、アナログフロントエンド（アナログＦＥ）１１０、ＤＳＰ（デジタル信号処理装置）１２０、デジタル−アナログ変換器（Ｄ／Ａ）１３０、１３２、ミキサ１４０、１４２、加算器１４４、増幅器１４６、アンテナ１４８、クロック発生回路１５０、局部発振器（ＬＯ）１６０、水晶振動子１７０、発振器（ＯＳＣ）１７２、分周器１７４、１８０、１８２、１８４、制御部１９０、操作部１９２、表示部１９４を備えている。
【００４４】
アナログフロントエンド１１０は、Ｌ信号とＲ信号からなるアナログステレオ信号が入力されており、これをデジタルステレオデータとしてのＬデータとＲデータに変換する。ＤＳＰ１２０は、アナログフロントエンド１１０から出力されるＬデータおよびＲデータに基づいて、ステレオ変調処理、ＦＭ変調処理、ＩＱ変調処理をデジタル処理によって行う。また、このＤＳＰ１２０には、オーディオデータやＲＤＳデータが入力されており、これらのデータを対象に上述した各種の処理を行うこともできる。ＤＳＰ１２０からはＩＱ変調後のＩデータおよびＱデータが出力される。
【００４５】
デジタル−アナログ変換器１３０は、ＤＳＰ１２０から出力されるＩデータをアナログのＩ信号に変換する。また、デジタル−アナログ変換器１３２は、ＤＳＰ１２０から出力されるＱデータをアナログのＱ信号に変換する。ミキサ１４０は、一方のデジタル−アナログ変換器１３０から出力されるＩ信号と所定の局部発振信号（第１の局部発振信号と称する）とを混合して出力する。ミキサ１４２は、他方のデジタル−アナログ変換器１３２から出力されるＱ信号と第１の局部発振信号に対して９０°位相が異なる局部発振信号（第２の局部発振信号と称する）とを混合して出力する。加算器１４４は、２つのミキサ１４０、１４２から出力された信号を合成して出力する。加算器１４４の出力は、増幅器１４６によって電力増幅された後アンテナ１４８から送信される。ミキサ１４０、１４２、加算器１４４、増幅器１４６が送信回路に相当する。
【００４６】
クロック発生回路１５０は、ＤＳＰ１２０のデジタル処理に必要な動作クロック信号ＣＬＫを生成する。例えば、１６．３８４ｋＨｚの基準周波数信号ｆｒ１が入力されており、この基準周波数信号に同期し、この周波数の２４６１倍の周波数（４０．３２１ＭＨｚ）のクロック信号ＣＬＫが生成される。このために、クロック発生回路１５０は、電圧制御型発振器（ＶＣＯ）１５２、分周器（１／ｍ）１５４、位相比較器（ＰＤ）１５６、ローパスフィルタ（ＬＰＦ）１５８を備えている。電圧制御型発振器１５２は、制御電圧Ｖｃに対応する周波数の発振動作を行う。分周器１５４は、電圧制御型発振器１５２の出力信号を固定の分周比ｍ（＝２４６１）で分周して出力する。位相比較器１５６は、分周器１５４から出力される分周信号と、基準周波数信号ｆｒ１との位相比較を行い、位相差に応じたデューティのパルス信号を出力する。ローパスフィルタ１５８は、位相比較器１５６から出力されるパルス信号を平滑して、電圧制御型発振器１５２に供給する制御電圧Ｖｃを生成する。このように、クロック発生回路１５０は、ＰＬＬ構成を有しており、基準周波数信号ｆｒ１の周波数の２４６１倍の周波数（４０．３２１ＭＨｚ）を有するクロック信号ＣＬＫを生成して、ＤＳＰ１２０に入力する。
【００４７】
局部発振器１６０は、ミキサ１４０、１４２に入力する第１および第２の局部発振信号を生成するために必要な発振信号を生成する。例えば、３２．７６８ｋＨｚの基準周波数信号ｆｒ２が入力されており、この基準周波数信号に同期し、この周波数のｎ倍の周波数の信号が生成される。このために、局部発振器１６０は、電圧制御型発振器（ＶＣＯ）１６２、可変分周器（１／ｎ）１６４、位相比較器（ＰＤ）１６６、ローパスフィルタ（ＬＰＦ）１６８を備えている。電圧制御型発振器１６２は、制御電圧ＶＴに対応する周波数の発振動作を行う。可変分周器１６４は、電圧制御型発振器１６２の出力信号を可変の分周比ｎで分周して出力する。位相比較器１６６は、可変分周器１６４から出力される分周信号と、基準周波数信号ｆｒ２との位相比較を行い、位相差に応じたデューティのパルス信号を出力する。ローパスフィルタ１６８は、位相比較器１６６から出力されるパルス信号を平滑して、電圧制御型発振器１６２に供給する制御電圧ＶＴを生成する。このように、局部発振器１６０は、ＰＬＬ構成を有するＰＬＬ回路であって、基準周波数信号ｆｒ２の周波数のｎ倍の周波数を有する信号を生成する。可変分周器１６４の分周比ｎは、制御部１９０によって設定される。
【００４８】
発振器１７２は、水晶振動子１７０が接続されており、この水晶振動子１７０の固有振動周波数で発振する。本実施形態では、入手が容易であって安価な３２．７６８ｋＨｚの固有振動周波数を有する水晶振動子１７０が用いられている。発振器１７２から出力される３２．７６８ｋＨｚの発振信号は、基準周波数信号ｆｒ２として局部発振器１６０に入力されるとともに、分周比が２の分周器１７４を通した後の１６．３８４ｋＨｚの信号が基準周波数信号ｆｒ１としてクロック発生回路１５０に入力されている。
【００４９】
３つの分周器１８０、１８２、１８４は、それぞれの分周比が２に設定されており、局部発振器１６０内の電圧制御型発振器１６２の出力信号に対して、１／４の周波数を有する信号を第１の局部発振信号として生成するとともに、この第１の局部発振信号と同じ周波数を有し、位相のみが９０°異なる信号を第２の局部発振信号として生成する。
【００５０】
制御部１９０は、ＦＭトランスミッタの全体を制御する。例えば、制御部１９０は、局部発振器１６０内の可変分周器１６４の分周比を設定して、ＦＭ信号の送信周波数を決定する。操作部１９２は、利用者によって操作される各種のスイッチ類が備わっている。例えば、電源スイッチや、送信周波数の切り替えを指示するアップキー、ダウンキー、送信対象となるリソースを選択指示する（アナログオーディオ信号とデジタルオーディオデータのいずれを送信対象とするかを指示する）選択キーなどが備わっている。表示部１９４は、送信周波数や操作部１９２の操作内容、電池残量などを表示する。
【００５１】
上述した構成を有するＦＭトランスミッタは、水晶振動子１７０、アンテナ１４８、操作部１９２、表示部１９４を除く全ての部品がＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて半導体基板上に一体形成されている。また、上述した局部発振器１６０内の電圧制御型発振器１６２を図２、図６、図７、図８のいずれかに示す構成とすることにより、受信機の場合と同様に、送信周波数の範囲、すなわち送信帯域を広くすることが容易となる。また、送信周波数を切り替える際に、切り替え先となる送信周波数によって周波数切り替え時間が変動することを防止することができる。
【図面の簡単な説明】
【００５２】
【図１】一実施形態の受信機の基本構成を示す図である。
【図２】電圧制御型発振器の詳細構成を示す図である。
【図３】スイッチの等価回路である。
【図４】スイッチの別の等価回路である。
【図５】可変容量回路の静電容量とインダクタのインダクタンスの組み合わせによって決まる電圧制御型発振器の発振周波数と制御電圧ＶＴとの関係を示す図である。
【図６】アンバランス型の電圧制御型発振器の構成を示す図である。
【図７】電圧制御型発振器の他の変形例を示す図である。
【図８】電圧制御型発振器の他の変形例を示す図である。
【図９】他の実施形態の送信機としてのＦＭトランスミッタの基本構成を示す図である。
【符号の説明】
【００５３】
１０ 入力回路
１４ 低雑音増幅器（ＬＮＡ）
１６ ミキサ
２０ 局部発振器（ＬＯ）
２１ 電圧制御型発振器（ＶＣＯ）
２６ 中間周波フィルタ（ＩＦフィルタ）
２８ 中間周波増幅器（ＩＦＡ）
３２ 信号処理部
３６ スピーカ
４０ 制御部
４２ 操作部
４４ 表示部
５０〜５４ コンデンサ
６０〜６４ 可変容量素子
７１〜７４、８１〜８４ スイッチ
２２０ インダクタ
２３０、２３０Ａ 可変容量回路
【特許請求の範囲】
【請求項１】
可変容量回路の静電容量を可変することによって発振周波数が変更可能な発振器であって、
前記可変容量回路は、
制御信号によって静電容量が連続的に変更可能な複数の可変容量素子と、
前記可変容量素子のそれぞれに対応しており、静電容量が固定の複数のコンデンサと、
前記可変容量素子とこれに対応する前記コンデンサとからなる組合せ回路を一組として、前記複数の可変容量素子と前記複数のコンデンサのそれぞれの選択的な接続の有無を、前記組合せ回路を単位として切り替える複数のスイッチと、
を備えることを特徴とする発振器。
【請求項２】
請求項１において、
前記組合せ回路は、少なくとも一組が前記スイッチを介さずに常時接続されていることを特徴とする発振器。
【請求項３】
請求項１または２において、
前記複数のスイッチの断続状態を切り替えることにより発振周波数の粗調整を行い、前記制御信号によって前記可変容量素子の静電容量を変更することにより発振周波数の微調整を行うことを特徴とする発振器。
【請求項４】
請求項１または２において、
前記複数のスイッチの断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、
前記制御信号によって前記可変容量素子の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われることを特徴とする発振器。
【請求項５】
請求項１〜４のいずれかにおいて、
前記複数のスイッチのそれぞれは、前記組合せ回路を構成する前記可変容量素子と前記コンデンサのそれぞれについて個別に設けられており、１つの組の前記組合せ回路に対応する複数の前記スイッチの断続状態を同時に切り替えることを特徴とする発振器。
【請求項６】
請求項１〜４のいずれかにおいて、
前記複数のスイッチのそれぞれは、前記組合せ回路毎に設けられていることを特徴とする発振器。
【請求項７】
請求項１〜６のいずれかにおいて、
前記可変容量回路とともに共振回路を構成するインダクタと、前記共振回路に接続される増幅素子とを備えることを特徴とする発振器。
【請求項８】
請求項７において、
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、前記インダクタを含む全ての構成部品を半導体基板上に一体形成することを特徴とする発振器。
【請求項９】
請求項７において、
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、前記インダクタ以外の全ての構成部品を半導体基板上に一体形成することを特徴とする発振器。
【請求項１０】
請求項１〜９のいずれかに記載の発振器を位相同期ループ内に含むことを特徴とするＰＬＬ回路。
【請求項１１】
請求項１０において、
前記発振器と、
前記発振器の出力信号を外部から設定可能な分周比ｎで分周して出力する可変分周器と、
前記可変分周器の出力信号と所定の基準周波数信号との位相比較を行う位相比較器と、
前記位相比較器の出力を平滑して前記制御信号としての制御電圧を生成するローパスフィルタと、
を備えることを特徴とするＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力される発振信号と、アンテナを介して受信した受信信号とを混合するミキサと、
前記ミキサの出力信号に含まれる所定周波数成分を抽出するフィルタと、
前記フィルタを通した後の信号に対して所定の復調処理を行う復調回路と、
前記ＰＬＬ回路に含まれる前記可変分周器の分周比ｎを設定することにより、受信周波数の設定、変更を行う制御部と、
を備えることを特徴とする受信機。
【請求項１３】
請求項１１に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力される発振信号を搬送波として送信信号を生成してアンテナから送信する送信回路と、
前記ＰＬＬ回路に含まれる前記可変分周器の分周比ｎを設定することにより、送信周波数の設定、変更を行う制御部と、
を備えることを特徴とする送信機。
【請求項１】
可変容量回路の静電容量を可変することによって発振周波数が変更可能な発振器であって、
前記可変容量回路は、
制御信号によって静電容量が連続的に変更可能な複数の可変容量素子と、
前記可変容量素子のそれぞれに対応しており、静電容量が固定の複数のコンデンサと、
前記可変容量素子とこれに対応する前記コンデンサとからなる組合せ回路を一組として、前記複数の可変容量素子と前記複数のコンデンサのそれぞれの選択的な接続の有無を、前記組合せ回路を単位として切り替える複数のスイッチと、
を備えることを特徴とする発振器。
【請求項２】
請求項１において、
前記組合せ回路は、少なくとも一組が前記スイッチを介さずに常時接続されていることを特徴とする発振器。
【請求項３】
請求項１または２において、
前記複数のスイッチの断続状態を切り替えることにより発振周波数の粗調整を行い、前記制御信号によって前記可変容量素子の静電容量を変更することにより発振周波数の微調整を行うことを特徴とする発振器。
【請求項４】
請求項１または２において、
前記複数のスイッチの断続状態を切り替えることにより、互いに一部がオーバーラップした複数の発振周波数帯域のいずれかが選択され、
前記制御信号によって前記可変容量素子の静電容量を変更することにより、選択された発振周波数帯域内における発振周波数の調整が行われることを特徴とする発振器。
【請求項５】
請求項１〜４のいずれかにおいて、
前記複数のスイッチのそれぞれは、前記組合せ回路を構成する前記可変容量素子と前記コンデンサのそれぞれについて個別に設けられており、１つの組の前記組合せ回路に対応する複数の前記スイッチの断続状態を同時に切り替えることを特徴とする発振器。
【請求項６】
請求項１〜４のいずれかにおいて、
前記複数のスイッチのそれぞれは、前記組合せ回路毎に設けられていることを特徴とする発振器。
【請求項７】
請求項１〜６のいずれかにおいて、
前記可変容量回路とともに共振回路を構成するインダクタと、前記共振回路に接続される増幅素子とを備えることを特徴とする発振器。
【請求項８】
請求項７において、
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、前記インダクタを含む全ての構成部品を半導体基板上に一体形成することを特徴とする発振器。
【請求項９】
請求項７において、
ＣＭＯＳプロセスあるいはＭＯＳプロセスを用いて、前記インダクタ以外の全ての構成部品を半導体基板上に一体形成することを特徴とする発振器。
【請求項１０】
請求項１〜９のいずれかに記載の発振器を位相同期ループ内に含むことを特徴とするＰＬＬ回路。
【請求項１１】
請求項１０において、
前記発振器と、
前記発振器の出力信号を外部から設定可能な分周比ｎで分周して出力する可変分周器と、
前記可変分周器の出力信号と所定の基準周波数信号との位相比較を行う位相比較器と、
前記位相比較器の出力を平滑して前記制御信号としての制御電圧を生成するローパスフィルタと、
を備えることを特徴とするＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力される発振信号と、アンテナを介して受信した受信信号とを混合するミキサと、
前記ミキサの出力信号に含まれる所定周波数成分を抽出するフィルタと、
前記フィルタを通した後の信号に対して所定の復調処理を行う復調回路と、
前記ＰＬＬ回路に含まれる前記可変分周器の分周比ｎを設定することにより、受信周波数の設定、変更を行う制御部と、
を備えることを特徴とする受信機。
【請求項１３】
請求項１１に記載のＰＬＬ回路と、
前記ＰＬＬ回路から出力される発振信号を搬送波として送信信号を生成してアンテナから送信する送信回路と、
前記ＰＬＬ回路に含まれる前記可変分周器の分周比ｎを設定することにより、送信周波数の設定、変更を行う制御部と、
を備えることを特徴とする送信機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−８１５９３（Ｐ２００７−８１５９３Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００５−２６４６３１（Ｐ２００５−２６４６３１）
【出願日】平成１７年９月１３日（２００５．９．１３）
【出願人】（５０３０８４０５９）有限会社ニューロソリューション (20)
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１７年９月１３日（２００５．９．１３）
【出願人】（５０３０８４０５９）有限会社ニューロソリューション (20)
【Ｆターム（参考）】
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