【課題】クロックアンドデータリカバリ回路の動作余裕度の大きさを最適化するＳＥＲＤＥＳ回路の提供。
【解決手段】ＳＥＲＤＥ回路において、クロックアンドデータリカバリ回路（１４）は、位相オフセット信号（３１）と閾値電圧制御信号（３２）を用いて、時間方向と電圧方向の動作余裕度を測定可能し、伝送路におけるＩＳＩを低減するためにプリエンファシスドライバ回路（２１）とイコライザ回路（２２）と、全体を制御するための最適化制御回路（２３）を備え、最適化制御回路（２３）は、イコライザ回路（２２）の特性を調整するイコライザ制御信号（３３）、プリエンファアイスドライバ回路（２１）の特性を調整するドライバ制御信号（３４）を制御可能であり、クロックアンドデータリカバリ回路（１４）の動作余裕度を最大化するように設定することができる。 （もっと読む）

【課題】マルチパス環境下で等化器の動作に適したタイミングを検出することができるタイミング同期装置を得ること。
【解決手段】時間窓を設定するピーク検出部５と、時間窓内の各サンプリング点の時刻を起点とする同期語と同一長の受信信号を同期語長受信サンプルとして出力するメモリ６と、サンプリング点の時刻ごとにウエイトを算出するウエイト算出部７と、ウエイトと同期語長受信サンプルに基づき等化処理を行う等化処理部８と、等化処理後の同期語長受信サンプルと同期語の相関電力を算出する等化後相関電力算出部１０と、等化後相関電力がピークとなる時刻を出力するピークタイミング検出部１３と、を備える。 （もっと読む）

【課題】 シリアルデータの送受信を向上させる。
【解決手段】 シリアルデータの送受信の際に、送信したいデータが、例えば“００…”又は“１１…”のように０又は１が複数ビット連続しているような構造である場合、連続しているビット数に応じて送信側１００が出力する同期クロック１２１のデューティ比を変更する。その際の送信側からの出力データ１２０は、送信したいデータが“００…”ならば０、“１１…”ならば１とする。受信側１３０は受信データが０か１かを認識し、更に同期クロックのデューティ比に応じて、受信データ０又は１が何ビット連続している構造かを判断し、そのビット数分だけデータをデータ受信シフトレジスタ１３３に格納する。これにより、同期クロック１２１の１周期の間に複数ビットのデータ１２０の送受信が可能となる。 （もっと読む）

【課題】独立の同期ソースを用いて、またはある基地局（３０_n）をマスタソースとして特定して、基地局（３０_n）を同期させる方法および装置を提供する。
【解決手段】ＲＮＣ（Ｃ−ＲＮＣ）（３６，３８，４０）または基地局（３０_n）が、１つの基地局（３０_n）またはＵＥ（２０，２２，２４）に対して、同期を達成するために基地局（３０_n）から導出される測定値を獲得するように指定することができる。同期活動は、定期的に行われてもよく、または、ドリフト値が所定しきい値を超えていることを定期的測定値が示している時に行われてもよい。 （もっと読む）

【課題】無線通信可能な半導体装置において、クロック信号を生成するための基準クロック信号が周期ごとに異なる周波数であった場合においても、安定したクロック信号を生成する。
【解決手段】入力された信号のエッジを検出し、同期信号を生成するエッジ検出回路と、基準となるクロック信号を生成する基準クロック信号生成回路と、同期信号に従って基準クロック信号の立ち上がりのエッジ数をカウントするカウンタ回路と、カウントした値からクロック信号のデューティー比を選択するデューティー比選択回路と、前記選択されたデューティー比のクロック信号を生成する分周回路と、を有する。 （もっと読む）

【課題】波長間隔を大きくした際のスキューによる受信誤りを低減する。
【解決手段】互いに同期し、かつ互いに波長の異なる強度変調された複数の光信号を合波した後に送信し、該送信信号を受信することで、前記強度変調された複数の光信号を合成し、１つの多値論理符号とする光伝送方法において、前記複数の光信号各々の送信タイミングを調整して、信号受信時における前記複数の光信号間の到着時間のずれを低減する。 （もっと読む）

【課題】入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路を提供する。
【解決手段】本発明の一実施形態に係る復調回路２０は、ＲＦＩＤシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路２５と、検波回路２５からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第１のフィルタ２２とを備える。 （もっと読む）

本発明は、移動無線通信ネットワークの中で動作する移動無線通信デバイス内のアップリンクタイミング回復を制御する方法であって、このような移動無線通信デバイスに対し、既知のそのような方法とデバイスを超える利点を有する方法を提供する。また、本方法は、アップリンクタイミング回復要求を、移動無線通信デバイスの移動速度に応答するやり方で、且つ好ましくはダウンリンクシグナリングの中のタイミングオフセットに基づいて決定するステップを備える。 （もっと読む）

【課題】高速かつ正確に位相同期処理を行う。
【解決手段】PD２１は、信号に含まれている同期ワードを用いて、所定の基準位相に対する信号の位相の誤差を算出し、位相回転部１３は、誤差に応じて、信号の位相を補正する。また、PLSコード検出部１４は、位相回転部１３により位相が補正された信号に含まれているPLSコードを検出し、判定部１６は、誤差が、所定の閾値以内であるか否かを判定する。そして、判定部１６により、誤差が所定の閾値以内であると判定された場合、PD２１は、同期ワードとPLSコードとを用いて、信号の位相の誤差を算出する。本発明は、例えば、DVB-S.2規格に準拠した放送信号を受信する受信装置に適用できる。 （もっと読む）

【課題】多値入力信号から高品質なクロック信号を再生するクロック再生回路を提供する。
【解決手段】クロック再生回路は、多値信号Ａの半ビット遅延信号Ｂを出力する半ビット遅延器１と、信号Ａの１ビット遅延信号Ｃを出力する１ビット遅延器２と、信号ＡとＣを加算する加算器３と、加算信号Ｄを減衰させてしきい値信号Ｅとする減衰器４と、信号Ａのレベルがしきい値信号ＥのレベルＴＨ_Ｅ以下のときに論理０となり、信号Ａのレベルがしきい値信号ＥのレベルＴＨ_Ｅより高いときに論理１となる信号Ｆと、半ビット遅延信号Ｂのレベルがしきい値信号ＥのレベルＴＨ_Ｅ以下のときに論理０となり、半ビット遅延信号Ｂのレベルがしきい値信号ＥのレベルＴＨ_Ｅより高いときに論理１となる信号ＧとのＸＯＲを計算して、ＸＯＲ信号Ｈとして出力するＸＯＲ回路５と、ＸＯＲ信号Ｈのビットレートに相当する周波数のクロック信号Ｊを出力するＢＰＦ６とを有している。 （もっと読む）

【課題】先行技術のフレーム同期装置及び方法にある上記の欠陥や欠点を除去するための、ブロードバンド無線通信システムにおけるフレーム同期装置及び方法を提供する。
【解決手段】 本発明は、ブロードバンド無線通信システムにおけるフレーム同期装置及び方法に関する。移動局のフレーム同期装置において、時間変化位相回転補償部は、隣接する信号サンプル間の共役乗算により受信信号が担う時間変化位相回転を除去する。次に、処理された信号を遅延相関部に入力し、連続する２つのフレーム間の複数の相関を計算する。ローカルパワー計算部は、遅延相関値を中心とする複数のシンボルの平均パワーを求める。規格化部は、遅延相関値を、それに対応するローカル平均パワーで規格化する。最大値検出部は、規格化された相関値から最大値を選択し、フレーム同期とタイミング信号をトリガーする。 （もっと読む）

【課題】バッファメモリの記憶容量を最小限で複数の系の入力データをフレーム同期させて出力するフレーム同期回路及び方法を提供する。
【解決手段】複数の系の入力データを複数のバッファメモリ１２に、それぞれの系のフレーム同期信号を入力とするＷＲカウンタ１１の制御下で書き込む。このＷＲカウンタ１１の計数出力及びそれぞれのフレーム同期信号が入力されるパルス伸張部１３で任意の位相調整長の伸張パルスを加算器１４に入力して最大値を求め、この最大値と対応するフレームカウンタ１５の計数値によりＲＤ同期タイミング生成部１７でＲＤ同期タイミング信号を生成してＲＤカウンタ１８を制御し、バッファメモリ１２からフレーム同期した出力データを読み出す。 （もっと読む）

【課題】サンプラブロック回路におけるシリアルデータ信号とサンプリングクロック信号との間の動作マージンを確保することができる受信装置を提供する。
【解決手段】受信装置１では、位相調整回路５０により位相調整されたクロック信号に基づいて、サンプリングクロック信号生成回路４０により、多相のサンプリングクロック信号が生成される。サンプラブロック回路３０_ｎにより、サンプリングクロック信号が指示するタイミングでシリアルデータ信号の各ビットのデータがサンプリングされて出力される。位相調整回路５０におけるクロック信号の位相調整量は、サンプリングクロック信号生成回路４０において多相のサンプリングクロック信号が生成されてから、サンプラブロック回路３０_ｎにおいて該サンプリングクロック信号がサンプリングタイミングを指示するまでの遅延時間を相殺するよう設定される。 （もっと読む）

本発明は、同一の値を持つビットの第１のシーケンスからなる第１のビットフィールドと、ビットの第２のシーケンスからなる第２のビットフィールドとを有するデータパケットヘッダに関し、ビットの前記第２のシーケンスは、ランレングス制限を受け、送信の順序においてビットの前記第１のシーケンスの直後に配置される。前記第１のシーケンス内のビット数は、前記ランレングス制限に等しい又は超過し、前記第２のシーケンスのビットは、ビットの前記第２のシーケンスの最初のビットの値と反対の同一の値を持つ。本発明は、同様に、データストリームを検出する相関器に関し、前記相関器は、前記データストリームに対する正しいクロックフェーズを決定する。
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【課題】従属同期方式による網同期のディジタルネットワークにおいて、主局に従属する局（従属局）のクロック精度を向上させると共に、該従属局のリンク数の制限を緩和することである。
【解決手段】主局１０Ａの主発振器１１ａが生成した基準クロックａは、伝送路２０ａを通過する際にΔｆの位相変動を生じて従属局Ｂに伝送される。従属局Ｂの位相同期発振器１５ｂは、該位相変動した基準クロックａ（基準クロックａ＋Δｆ）に同期した従属クロックｂを生成し、これを伝送路２０ａを介して主局１０Ａに伝送する。主局１０Ａの位相比較器１２ａは、Δｆの位相変動が生じた従属クロックｂと自局の主発振器１１ａが生成した基準クロックａとを比較し、その比較結果を基に位相変動情報ａを作成し、それを従属局Ｂに送信する。 （もっと読む）

【課題】 同期再生すべきデータをネットワークを介して再生する場合、送信装置または受信装置に各々同期情報付加手段または同期情報検出手段たるハードウェアまたはソフトウェアが必要である。また、同期情報の付加により実効データレートが減少する。
【解決手段】 各々が、入力周期に応じて長さが変化する可変長部と入力周期一周期分のデータを含む固定長部とからなり、入力周期と等しい周期を有する連続するフレームを用いてデータを送信する。送信された連続するフレームを受信し、フレームの周期を検出し、検出したフレームの周期に基づいてデータを再生する。 （もっと読む）

【課題】 好適なタイミングでデータを読み込むことができるクロックを簡単に生成することができるタイミングクロック生成装置を提供する。
【解決手段】 基準となるシステムクロックをデータの入力タイミングに同期させる第１ＰＬＬ回路２１と、システムクロックの周波数を所定倍に逓倍した逓倍クロックを生成する第２ＰＬＬ回路２３及び２分周回路２４と、逓倍クロックの遷移タイミングのうち、データの取込みに使用するタイミングを選択する制御部５と、選択された遷移タイミングに同期し、システムクロックと同一周波数を有するデータ取込み用クロックを生成する位相調整・分周回路２６と、を有している。 （もっと読む）

【課題】ＰＣＲパケットが届かない場合においても、Ｉ−Ｐｉｃｔｕｒｅが届いた時点で再生が可能な通信システムを提供する。
【解決手段】送信装置１にて、ＴＴＳのカウンタ・ＲＴＰの時刻情報をＳＴＣカウンタ値から生成し、ＴＴＳのタイムスタンプ及びＲＴＰパケットの時間情報として挿入するパケット送信を行い、受信装置では、ＰＣＲパケット到来前にＩ−Ｐｉｃｔｕｒｅが到来したとき、ＲＴＰパケットの時間情報とＴＴＳパケットに挿入されているタイムスタンプを利用してＰＣＲパケット生成するようにし、この生成したＰＣＲパケットを利用して画像再生を行うようにした。 （もっと読む）

【課題】受信機と送信側の間にタイミング誤差が残るような状況で長いデータを受信する場合でも、正しいビット同期点を表す信号を発生し続けることができるビット同期回路を提供する。
【解決手段】ＦＳＫ復調回路に用いるビット同期回路において、サンプリング・極性判定回路の出力とデータの変化点付近の信号との相関を計算する相関回路１２と、該相関回路１２の出力の絶対値を出力する絶対値回路１３と、該絶対値回路１３の出力を予め決められた数のデータ周期分だけデータ周期内の時間位置を合わせて積分する積分回路１４と、該積分回路１４の出力のピーク位置からビット同期点を求めるピーク判定回路１５と、リセット時にビット同期信号を出力するビット同期カウンタ１６とを有し、該ビット同期カウンタ１６はサンプリングクロックをカウントし、ピーク判定回路１５から出力するピーク判定信号によりリセットされる。 （もっと読む）

【課題】同期元基準信号のジッタ、ワンダの影響を除去可能とする回路の提供。
【解決手段】到着クロックに同期した同期基準信号を出力する同期元クロック受信部と、同期元クロック監視用の複数のウィンドウを生成するウィンドウ生成部と、ウインドウがアクティブのとき同期基準信号がアクティブの場合、アクティブの出力信号を出力する複数の判定部と、複数の判定部からの出力信号をカウントし同期基準信号が各ウィンドウのタイミングで何回検出されたかをカウントする複数のカウンタとを備えている入力クロック監視部と、予め設定された閾値と複数のカウンタよりそれぞれ出力されたカウント値の比較を行い、比較結果とカウント値を出力する複数の比較部と、複数の比較部から出力された閾値との比較結果を元に入力クロック監視部の判定部の制御を行う閾値判定部を備えたクロック補正判定部と、判定結果収集部と、ＰＬＬを備える。 （もっと読む）