【課題】半導体記憶装置のスイッチング耐久性の向上を図る。
【解決手段】実施形態によれば、半導体記憶装置は、複数のセルアレイブロックと、制御回路とを備えている。制御回路は、選択ビット線を０ボルトにし、選択ワード線に０ボルトよりも高い第１の電位を与え、非選択ワード線に０ボルトよりも高く前記第１の電位よりも低い第２の電位を与え、選択セルアレイブロックに第１の方向で隣接し選択ビット線を選択セルアレイブロックと共有する隣接セルアレイブロックにおける、選択ビット線に隣接する非選択ビット線に０ボルト以上で前記第２の電位よりも低い第３の電位を与え、前記第３の電位が与えられた非選択ビット線以外の他の非選択ビット線に前記第２の電位を与えて、選択メモリセルの抵抗変化膜の抵抗状態を変化させる。 （もっと読む）

【課題】データ書き込みエラー発生と消費電力を低減させた半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る半導体記憶装置は、第１極性の電圧パルス印加によってメモリセルに第１動作及び第２動作をさせるユニポーラ方式、並びに、第１極性とは異なる第２極性の電圧パルス印加によってメモリセルに第１動作をさせ且つ第１極性の電圧パルス印加によってメモリセルに第２動作をさせるバイポーラ方式の動作モードを有するデータ書き込み部と、メモリセルの第１動作の回数をカウントする第１動作回数カウント回路と、第１動作回数カウント回路を参照し、ユニポーラ方式による第１動作回数が第１規定回数に達した場合にデータ書き込み部の動作モードをバイポーラ方式に切り替える動作モード切り替え部とを備える。 （もっと読む）

【課題】プログラム命令とデータを反復的に受信せずにデータを連続的にプログラムできる半導体メモリ装置と、このための連続プログラム制御回路及びプログラム方法を提供する。
【解決手段】本発明による半導体メモリ装置は、プログラミングイネーブル信号に応答して書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部、バッファープログラム命令またはバッファーオーバーライト命令を受信することによって、プログラムアドレス及びデータカウント信号に応答して連続プログラミングイネーブル信号を生成する連続プログラム制御回路及び連続プログラミングイネーブル信号に応答してプログラミングイネーブル信号を生成するコントローラを備える。 （もっと読む）

【課題】本発明の実施形態はメモリ領域を分割してプログラムできる半導体メモリ装置と、このための分割プログラム制御回路及びプログラム方法を提供することにある。
【解決手段】本発明による半導体メモリ装置はプログラミングイネーブル信号に応答して書き込み制御信号及びプログラム完了信号を生成するプログラムパルス生成部と、プログラム完了信号に応答して既設定されたプログラム分割回数によって分割プログラミングイネーブル信号を生成する分割プログラム制御回路及び分割プログラミングイネーブル信号に応答して前記プログラミングイネーブル信号を生成するコントローラを含むことができる。 （もっと読む）

【課題】抵抗変化素子を備える半導体装置（半導体チップ）のチップ面積を削減すること。
【解決手段】半導体装置（１）は、半導体基板（５０）上に形成されたトランジスタ（７１）を含む下層回路（７０）と、半導体基板（５０）の上方の配線層（６０）に形成されたメモリセルアレイ（２０）と、を備える。メモリセルアレイ（２０）の各メモリセル（ＭＣ）は、配線層（６０）に形成された抵抗変化素子（４０）を記憶素子として備る。メモリセルアレイ（２０）は、メモリセル（ＭＣ）の直下に当該メモリセル（ＭＣ）との電気的接続用のビアが形成されていない第１領域（ＲＦ）を有している。下層回路（７０）は、第１領域（ＲＦ）の少なくとも一部とオーバーラップするように配置されている。 （もっと読む）

【課題】本発明は、レファレンスセルのライト回路を省略できる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、メインメモリセルのライト回路を利用してレファレンスセルを書き込むことができる抵抗性メモリ装置及びそのレイアウト構造を提供する。また、本発明は、レファレンスセルのライト回路を省略した抵抗性メモリ装置のためのセンシング回路を提供する。
【解決手段】複数のワードラインに連結されるメインメモリセルアレイ、及び複数のレファレンスワードラインに接続されるレファレンスセルアレイを有する複数のメモリ領域を具備し、前記複数のメモリ領域が、隣接メモリ領域とビットラインドライバー／シンカーを共有する抵抗性メモリ装置、そのレイアウト構造及びセンシング回路を提供する。 （もっと読む）

【課題】 可変抵抗素子への電圧印加極性が異なる２種類の書き込み動作後の各ベリファイ動作を夫々低消費電力且つ高速に実行可能な半導体記憶装置を提供する。
【解決手段】 書き込み回路２２が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、読み出し回路２１が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されている。 （もっと読む）

【課題】 検知マージンを大きくして可変抵抗素子の抵抗状態をより正しく検知することができ、且つ、面積低減によりコスト抑制を図ることができる不揮発性メモリセル及び不揮発性半導体記憶装置を提供する。
【解決手段】 第１電極と第２電極の間に第１可変抵抗体Ｒ１を挟持してなる第１可変抵抗素子ＲＤ１と、第３電極と第４電極の間に第２可変抵抗体Ｒ２を挟持してなる第２可変抵抗素子ＲＤ２と、ドレイン端子が、第２電極と第４電極に、ゲート端子がワードラインに、ソース端子がコモンラインＣＬに夫々接続されたトランジスタＴと、を備え、第１電極材料の仕事関数が第２電極材料の仕事関数より大きい値に、第３電極材料の仕事関数が第４電極材料の仕事関数より小さい値に設定されるか、または、第１電極材料の仕事関数が第２電極材料の仕事関数より小さい値に、第３電極材料の仕事関数が第４電極材料の仕事関数より大きい値に設定される。 （もっと読む）

【課題】セット動作・リセット動作時の可変抵抗素子の抵抗値のばらつきを抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１配線ＷＬ０〜ＷＬ２と、第２配線ＢＬ０〜ＢＬ２と、第１配線と第２配線との間に接続され可変抵抗素子を備えたメモリセルＭＣ００〜ＭＣ２２を配列してなるメモリセルアレイと、選択メモリセルに接続された選択第１配線ＷＬ１に第１電圧を印加するとともに、選択メモリセルに接続された選択第２配線ＢＬ１，ＢＬ２に第１電圧より電圧値の低い第２電圧を印加する電圧印加動作を行うように構成された制御回路とを備える。制御回路は、第２電圧の電圧値を複数の異なる電圧値から選択して、第２電圧を出力可能に構成されている。 （もっと読む）

【課題】可変抵抗型メモリ素子を有する半導体装置におけるデータの読み出し動作の安定化
【解決手段】メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになることによりデータを記憶するメモリセルＭＣを含み、メモリセルの抵抗値の大きさにより第１モードと第２モードとの２つの記憶モードをもつ半導体装置。データ読み出しの際は、第１モードの場合はビットラインの電位を基準電位より高い第１電位に昇圧し、第２モードの場合はビットラインの電位を第１電位より高い第２電位に昇圧し、ビットラインの電位を基準電位と比較することによりデータの読み出しを行う。 （もっと読む）