半導体記憶装置及び半導体装置
【課題】 可変抵抗素子への電圧印加極性が異なる２種類の書き込み動作後の各ベリファイ動作を夫々低消費電力且つ高速に実行可能な半導体記憶装置を提供する。
【解決手段】 書き込み回路２２が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、読み出し回路２１が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されている。
【解決手段】 書き込み回路２２が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、読み出し回路２１が、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すことで可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として、電気的ストレスの印加により電気抵抗が変化する電気的動作特性に基づき情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し構成されるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体として、コンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等の理由によるものである。
【０００３】
但し、フラッシュメモリは、データを論理値“０”を書き込むプログラム動作に比べて、データを論理値“１”に消去する消去動作に時間がかかるため、高速動作させることができない。消去動作に関して、消去動作を行うときはブロック単位で行うことで速度の向上を図っているが、消去をブロック単位で行うためランダムアクセスによる書き込みができないという問題がある。
【０００４】
そこで現在、フラッシュメモリに代わる新型の不揮発メモリが広く研究されている。なかでも金属酸化膜に電圧を印加することで抵抗変化が起きる現象を利用した抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また低電圧動作が可能で、高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。
【０００５】
これら金属酸化物を有する可変抵抗素子の書き込み特性（プログラム及び消去特性）として、バイポーラスイッチングと呼ばれる駆動方法の場合、プログラム動作と消去動作において夫々逆極性の電圧パルスを素子に印加することで、その電圧パルスの極性に応じて素子の電気抵抗が増加(高抵抗化)或いは減少(低抵抗化)するため、各電気抵抗状態にデータとして論理値を当て嵌めることで、当該可変抵抗素子をメモリ素子として使用することができる。
【０００６】
上記金属酸化物を有する可変抵抗素子を用いた記憶装置の特徴として、プログラム動作と消去動作の何れもが低電圧で高速に行えることから任意のアドレスに対する高速書き換えが可能な点が挙げられる。このため、従来ＤＲＡＭに展開して使用していたデータを不揮発メモリのまま使用できる、モバイル機器の消費電力の低減や使い勝手の向上に大きく低減できることが期待される。一方で、バイポーラスイッチングに特有の駆動方法に起因する解決すべき課題が存在する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９９１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
可変抵抗素子に記憶情報としての正確な抵抗値を書き込み、メモリ素子としての信頼性を向上させるために、選択されたメモリセル内の可変抵抗素子の電気抵抗を変化させる書き込み動作と書き込まれた抵抗値の検証のための読み出し動作（ベリファイ動作）を繰り返し行うことが望ましい。ベリファイ動作では、選択されたメモリセル内の可変抵抗素子に書き込み動作のための電圧パルスが印加された後に、ベリファイ動作のための電圧パルスを印加し、選択されたメモリセルに流れる電流または当該電流による電圧変化等をセンスアンプで検出することで、書き込み動作によって可変抵抗素子の電気抵抗が所望の抵抗値にまで変化したか否かの検証を行う（例えば、上記特許文献１参照）。ここで、以下の説明の便宜のため、メモリセルは行方向及び列方向に夫々複数配列し、同一列のメモリセルの各一端が共通のビット線に接続し、全てのメモリセルの各他端が共通のソースプレートに接続してなるメモリセルアレイを想定する。尚、以下に説明する問題は、同一行または同一列のメモリセルの各他端が共通のソース線に接続するアレイ構成においても同様である。
【０００９】
従来、既に書き込まれたメモリセルに対する通常の読み出し動作と上記ベリファイ動作は、共に同じセンスアンプを使用して行われるため、夫々同極性の電圧パルスを印加することで実行されていた。従って、バイポーラスイッチング動作により書き込み動作を行う場合、可変抵抗素子の抵抗状態を低抵抗化する書き込み動作（以下、「セット動作」と称す。）と可変抵抗素子の抵抗状態を高抵抗化する書き込み動作（以下、「リセット動作」と称す。）間で可変抵抗素子に印加される電圧パルスの極性が異なっていても、それらの各ベリファイ動作で可変抵抗素子に印加される電圧パルスの極性は同じであった。
【００１０】
セット動作においては、セット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に低抵抗化されていないと判断された場合、再セット動作を実行する。再セット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に低抵抗化されたと判定されるまで、或いは、再セット動作の回数が規定回数に達するまで、再セット動作とそのベリファイ動作が繰り返される。セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性を同じにしておけば、当該繰り返し動作の間、ソースプレートと非選択ビット線の電位は、基準電位のまま変更する必要はない。
【００１１】
リセット動作においても、セット動作と同様に、リセット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に高抵抗化されていないと判断された場合、再リセット動作を実行する。再リセット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に高抵抗化されたと判定されるまで、或いは、再リセット動作の回数が規定回数に達するまで、再リセット動作とそのベリファイ動作が繰り返される。上述のように、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合、リセット動作とそのベリファイ動作では、可変抵抗素子に印加する電圧パルスの極性が夫々異なる。この結果、リセット動作を行う毎に、ソースプレート及び非選択ビット線を所定のリセット電位にプリチャージし、ベリファイ動作を行う毎に、ソースプレート及び非選択ビット線の電位を基準電位に放電する必要が生じる。上述のように、再リセット動作とそのベリファイ動作が繰り返されると、その都度、ソースプレート及び非選択ビット線に対する上記プリチャージと放電も繰り返される。ソースプレートはアレイサイズに依存するが、総配線長が長く（面で形成した場合には総面積が大きく）、数１００ｐＦの寄生容量を有する場合がある。非選択ビット線についても、ビット線の総数に依存するが、通常、非選択ビット線の数は選択ビット線の数より極めて多いため、総ビット線配線長の相当割合を非選択ビット線が占めることになり、ソースプレートと同様に、数１００ｐＦの寄生容量を有する場合がある。結果として、斯かる大きな寄生容量を充放電することでリセット動作時における消費電力が増大するという問題が生じる。更に、斯かる大きな寄生容量を急速に充電すると電源電位に大きなスパイク状のノイズが発生するため、プリチャージを高速に処理できず、リセット動作期間が長くなるという問題も生じる。特に、上記所定のリセット電位を内蔵の昇圧回路で生成する場合、当該昇圧回路の電流供給能力を超過しないように、リセット電位を駆動するドライバの出力電流を十分に抑制する必要も生じる。これらは、リセット動作における上記繰り返し動作のスループットを低下させる要因となる。
【００１２】
尚、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、上述のように、リセット動作において上記消費電力増大及びノイズ発生等の問題が生じるが、逆に、リセット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、セット動作において上記消費電力増大及びノイズ発生等の問題が生じることになる。
【００１３】
本発明は、上記のバイポーラスイッチングに特有の問題点に鑑み、可変抵抗素子への電圧印加極性が異なる２種類の書き込み動作後の各ベリファイ動作を夫々低消費電力且つ高速に実行可能な半導体記憶装置または半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第１の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第２の制御線に夫々接続して構成されるメモリセルアレイと、書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、
前記書き込み回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、
前記読み出し回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置を提供する。
【００１５】
更に好ましくは、上記特徴の半導体記憶装置は、前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第１読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第２読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うように構成されている。
【００１６】
更に、上記特徴の半導体記憶装置は、前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることが好ましい。
【００１７】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第１読み出し動作と前記第２読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。
【００１８】
更に、上記特徴の半導体記憶装置は、前記読み出し回路の内の前記第１読み出し動作を実行する第１読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、前記読み出し回路の内の前記第２読み出し動作を実行する第２読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の他方の制御線と電気的に接続し、前記第１読み出し回路と前記第２読み出し回路の夫々が、電気的に接続する側の前記第１または第２の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。
【００１９】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している２種類のセンスアンプを備え、前記２種類のセンスアンプの一方を前記第１読み出し動作に使用し、他方を前記第２読み出し動作に使用するように構成されているのも好ましい。
【００２０】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第１読み出し動作と前記第２読み出し動作の内の予め決められた一方の読み出し動作を行うように構成されているのも好ましい。
【発明の効果】
【００２１】
上記特徴の半導体記憶装置によれば、読み出し回路が、可変抵抗素子の抵抗状態を読み出す際に、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流して読み出す第１読み出し動作と、逆にメモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流して読み出す第２読み出し動作の２通りの読み出し動作が可能であるため、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すセット動作後における可変抵抗素子の電気抵抗が適正に低抵抗化しているか否かを判定するセットベリファイ動作には、セット動作と同じ方向に電流を流す第１読み出し動作を用いることができ、更に、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すリセット動作後における可変抵抗素子の電気抵抗が適正に高抵抗化しているか否かを判定するリセットベリファイ動作には、リセット動作と同じ方向に電流を流す第２読み出し動作を用いることができる。この結果、セット動作或いはリセット動作の対象となっている選択メモリセルに印加される電圧の極性はセット動作或いはリセット動作時とそれらのベリファイ動作時で同じであるため、第１または第２の制御線の一方側の電位を固定したまま、他方側の電位を極性を反転せずにレベルを変化させるだけの操作で、セット動作或いはリセット動作からベリファイ動作に移行できる。このことは、電位が固定された側の第１または第２の制御線に接続するセット動作或いはリセット動作の対象となっていない非選択メモリセルに対して、ベリファイ動作に移行する際に、他方側の非選択の制御線の電位を変化させることなく非選択メモリセルの非選択状態を維持できることを意味する。つまり、セット動作とリセット動作の何れの場合にも、大きな寄生容量を有する非選択の制御線の電位変化を伴わずにベリファイ動作に移行できるため、ベリファイ動作を含む書き込み処理全体を、低消費電力且つ高速に処理できるようになる。
【００２２】
更に、メモリセルが可変抵抗素子と電流制御素子を直列に接続して構成されていると、メモリセルの電流制御素子の導通・非導通を制御することで、メモリセルの選択・非選択を明確に分離することができる。つまり、非選択メモリセルではメモリセルの両端間の電流が遮断される。この結果、選択メモリセルに対するセット動作またはリセット動作によって、非選択メモリセルの可変抵抗素子が誤って低抵抗化或いは高抵抗化される誤書き込みが抑制される。更に、第１読み出し動作または第２読み出し動作における選択メモリセルを流れる電流への非選択メモリセルからの干渉電流の混入が排除でき、読み出し動作の動作マージン及び速度が向上する。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る半導体記憶装置の概略のブロック構成を示すブロック図
【図２】図１に示すメモリセルアレイの概略のブロック構成を示すブロック図
【図３】図２に示すブロックの概略のブロック構成及びメモリセルサブアレイの回路構成の一例を示すブロック図
【図４】本発明に係る半導体記憶装置で使用する３端子構造のメモリセルの一例を示す等価回路図
【図５】可変抵抗素子のバイポーラスイッチング動作の測定結果の一例を示す図
【図６】図３に示すサブワード線ドライバの回路構成の一例を示す回路図
【図７】図３に示すビット線セレクタ及びソースプレートドライバの回路構成の一例を示す回路図
【図８】図１及び図２に示す読み出し回路と書き込み回路の第１実施形態における概略のブロック構成を示すブロック図
【図９】図８に示すスイッチＳＷ１〜ＳＷ８のスイッチング条件を示す一覧表
【図１０】図８に示す順方向センスアンプと逆方向センスアンプの回路構成の一例を示す回路図
【図１１】データレジスタに格納されている期待値、可変抵抗素子の抵抗状態、及び、判定レジスタに書き込まれる論理値（信号ＷＤＡＴＡのレベル）の間の関係を示す一覧表
【図１２】図８に示すライトドライバの回路構成の一例を示す回路図
【図１３】ページプログラム動作の処理手順を示すフローチャート
【図１４】セット動作時に選択メモリセルを通過する電流経路を説明する図
【図１５】図１０に示す順方向センスアンプの活性化の手順を示すタイミング図
【図１６】セットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図１７】第１実施形態におけるページプログラム動作の１回目のセット動作、１回目のセットベリファイ動作、２回目のセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【図１８】セクタ消去動作の処理手順を示すフローチャート
【図１９】図１０に示す逆方向センスアンプの活性化の手順を示すタイミング図
【図２０】第１実施形態における予備読み出し動作時及びリセットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図２１】リセット動作時に選択メモリセルを通過する電流経路を説明する図
【図２２】第１実施形態のセクタ消去動作の最初のページにおける１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【図２３】ページ読み出し動作の処理手順を示すフローチャート
【図２４】図１及び図２に示す読み出し回路と書き込み回路の第２実施形態における概略のブロック構成を示すブロック図
【図２５】第２実施形態における予備読み出し動作時及びリセットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図２６】本発明に係る半導体記憶装置で使用する２端子構造のメモリセルの一例を示す等価回路図
【図２７】図８に示す順方向センスアンプと逆方向センスアンプの回路構成の他の一例を示す回路図
【図２８】図２７に示す順方向センスアンプと逆方向センスアンプの回路構成の他の一例を示す回路図
【図２９】従来のセクタ消去動作の最初のページにおける１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【発明を実施するための形態】
【００２４】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称する。）の実施形態につき、図面を参照して詳細に説明する。
【００２５】
〈第１実施形態〉
図１に、本発明装置の第１実施形態における概略のブロック構成を示す。図１に示すように、本発明装置１は、メモリセルアレイ１０、入出力制御回路１１、制御信号入力回路１２、アドレスレジスタ１３、行アドレスバッファ１４、列アドレスバッファ１５、行デコーダ１６、列デコーダ１７、コマンドレジスタ１８、制御ロジック回路１９、アレイ制御回路２０、読み出し回路２１、書き込み回路２２、ステータスレジスタ２３、及び、状態信号出力回路２４を備えて構成されている。尚、本実施形態では、メモリセルアレイ１０、行デコーダ１６、列デコーダ１７、読み出し回路２１、及び、書き込み回路２２により１つのメモリセルアレイバンク（以下、単に「バンク」と称す。）が構成され、当該バンクを複数組備えた構成となっており、一例として、図１では、バンク数が２の場合を例示している。
【００２６】
メモリセルアレイ１０は、図２に示すように、複数のブロック３０に分割して構成されている。ブロック３０は、行及び列方向に夫々複数、マトリクス状に配置され、同一行の各ブロック３０は、１または複数の行方向に延伸するメインワード線ＭＷＬＢで相互に連結され、同一列の各ブロック３０は、１または複数の列方向に延伸するグローバルビット線ＧＢＬで相互に連結されている。各メインワード線ＭＷＬＢは行デコーダ１６に接続し、各グローバルビット線ＧＢＬは、読み出し回路２１と書き込み回路２２に夫々接続している。尚、本実施形態では、ブロック３０毎に２本のメインワード線ＭＷＬＢと２本のグローバルビット線ＧＢＬを割り当てており、ブロック３０の列方向に配置された数（ブロック行数）をＭ、ブロック３０の行方向に配置された数（ブロック列数）をＮとすると、メインワード線ＭＷＬＢの総数は２Ｍ、グローバルビット線ＧＢＬの総数は２Ｎとなる。
【００２７】
ブロック３０は、図３に示すように、メモリセルサブアレイ（以下、単に「サブアレイ」と称す。）３１、サブワード線ドライバ３２、ビット線セレクタ３３、及び、ソースプレートドライバ３４を備えて構成されている。
【００２８】
サブアレイ３１は、メモリセルＭＣを行及び列方向に夫々複数、マトリクス状に配置して構成されている。メモリセルＭＣは、図４に示すように、可変抵抗素子ＲＣＥの一端とセルトランジスタＣＴのソース及びドレインの一方を接続して構成される３端子構造のメモリセルである。同一行のメモリセルＭＣのセルトランジスタＣＴのゲートが夫々１本の行方向に延伸するサブワード線ＳＷＬに接続し、同一列のメモリセルＭＣの可変抵抗素子ＲＣＥの他端が１本の列方向に延伸するローカルビット線ＬＢＬに接続し、サブアレイ３１内の全てのメモリセルＭＣのセルトランジスタＣＴのソース及びドレインの他方が共通のソースプレートＳＰに接続している。図３では、メモリセルＭＣを８行×８列に配置した構成例を示しており、ブロック３０毎に、サブワード線ＳＷＬとローカルビット線ＬＢＬを夫々８本ずつ設けている。尚、メモリセルＭＣは、可変抵抗素子ＲＣＥとセルトランジスタＣＴの配置を入れ替えても良い。
【００２９】
可変抵抗素子ＲＣＥは、２つの電極間に可変抵抗体を備えた素子構造を有し、当該両電極間の電流電圧特性で規定される電気抵抗状態が、当該両電極間に印加される電気的ストレスによって異なる２以上の抵抗状態間で遷移し、その内の１つ抵抗状態を不揮発的に保持することで情報を記憶する不揮発性記憶素子である。本実施形態では、説明の便宜上、可変抵抗素子ＲＣＥの２つの電極の内、セルトランジスタＣＴと接続する側の一端を第１電極、ローカルビット線ＬＢＬと接続する側の他端を第２電極と称する。
【００３０】
本実施形態では、可変抵抗素子ＲＣＥは、第２電極側から第１電極側に電流を流すことで、電気抵抗が低抵抗化し、逆に、第１電極側から第２電極側に電流を流すことで、電気抵抗が高抵抗化する抵抗スイッチング特性を有する可変抵抗素子を想定している。このように、低抵抗化と高抵抗化で電流の流れる方向が逆転する抵抗スイッチング動作はバイポーラスイッチング動作と呼ばれている。本実施形態では、可変抵抗素子ＲＣＥの電気抵抗を低抵抗化する動作をセット動作、高抵抗化する動作をリセット動作と称し、両者を総称して書き込み動作と称する。更に、本実施形態では、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化した状態（セット状態）に論理値“１”を割り当て、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化した状態（リセット状態）に論理値“０”を割り当て、可変抵抗素子ＲＣＥの電気抵抗状態に応じて１ビットの２値情報を記憶する。尚、本実施形態では、正論理を採用し、信号レベルの高レベルに論理値“１”を割り当て、低レベルに論理値“０”を割り当てる。
【００３１】
斯かるバイポーラスイッチング動作により抵抗変化を起こす可変抵抗素子ＲＣＥとしては、種々の素子構造及び材料構成のものが存在する。例えば、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れか１つの金属の酸化物或いは酸窒化物からなる可変抵抗体を有する可変抵抗素子を用いることができる。一例として、上部電極と下部電極の間に可変抵抗体を挟持した構造において、上部電極にＴａを、下部電極にＴｉＮを、可変抵抗体に膜厚３ｎｍのＨｆ酸化物膜を夫々用いた可変抵抗素子を作製し、下部電極を基準として、正電圧パルス（１．８Ｖ、５０ｎｓｅｃ）を印加してセット動作を行い、負電圧パルス（−１．６Ｖ、５０ｎｓｅｃ）を印加してリセット動作を行った場合の可変抵抗素子の電気抵抗の変化を、図５に示す。尚、本発明装置１に用いられる可変抵抗素子ＲＣＥは、バイポーラスイッチング動作により抵抗変化を起こすものであれば、上記例示のものに限定されるものではない。
【００３２】
一方、セルトランジスタＣＴとして、ソースとドレインが基板面と平行な方向に配置されたプレーナ型ＭＯＳトランジスタ、或いは、ソースとドレインが基板面と垂直な方向に配置された縦型ＭＯＳトランジスタ等が利用可能である。
【００３３】
ソースプレートＳＰは、セルトランジスタＣＴの構造に応じて種々の形態が考えられる。例えば、セルトランジスタＣＴがプレーナ型ＭＯＳトランジスタの場合には、ソースプレートＳＰが、サブワード線ＳＷＬ及びローカルビット線ＬＢＬ等の他の信号配線と交錯しないように、図３に例示するように、行方向または列方向に延伸する線状或いは格子状に構成するのが好ましい。また、縦型ＭＯＳトランジスタの場合には、線状或いは格子状に構成する他、平板状に構成することが可能となる。
【００３４】
サブワード線ドライバ３２は、図３に示すように、１つのサブアレイ３１の行方向（図３では左右）に１つずつ配置され、一方側のサブワード線ドライバ３２で奇数番目のサブワード線ＳＷＬを駆動し、他方側のサブワード線ドライバ３２で偶数番目のサブワード線ＳＷＬを駆動するように構成されている。各サブワード線ドライバ３２は、図６に示すように、１本のメインワード線ＭＷＬＢを夫々２本のサブワード線ＳＷＬに分岐させて、合計４本のサブワード線ＳＷＬの内の１本をサブワード線選択信号ＷＬＳＥＬ〈０−３〉で選択する回路構成となっている。同一行のブロック３０に接続する２本のメインワード線ＭＷＬＢは何れか一方が低レベルとなって選択されている。選択されていないブロック３０に接続する２本のメインワード線ＭＷＬＢは何れも高レベルである。左右１組のサブワード線ドライバ３２によって、選択されたメインワード線ＭＷＬＢに対応する４本のサブワード線ＳＷＬの内の選択された１本が高レベルに、選択されない３本が低レベルに駆動される。また、非選択のメインワード線ＭＷＬＢに対応する４本のサブワード線ＳＷＬは全てサブワード線選択信号ＷＬＳＥＬ〈０−３〉の反転信号によって全て低レベルに駆動される。当該反転信号を生成する回路３５は、各ブロック３０の４隅に夫々設けられている。
【００３５】
ビット線セレクタ３３は、図３に示すように、１つのサブアレイ３１の列方向（図３では上下）に１つずつ配置され、一方側のビット線セレクタ３３で奇数番目のローカルビット線ＬＢＬを駆動し、他方側のビット線セレクタ３３で偶数番目のローカルビット線ＬＢＬを駆動するように構成されている。各ビット線セレクタ３３は、図７に示すように、１本のグローバルビット線ＧＢＬを夫々２本のローカルビット線ＬＢＬに分岐させて、合計４本のローカルビット線ＬＢＬの内の何れか１本をローカルビット線選択信号ＢＬＳＥＬ〈０−３〉で選択する回路構成となっている。本実施形態では、同一列のブロック３０に接続する２本のグローバルビット線ＧＢＬは夫々その時の動作モード（セット動作、リセット動作、または、読み出し動作）に応じた選択レベルとなっている。上下１組のビット線セレクタ３３によって、各グローバルビット線ＧＢＬに対応する４本のローカルビット線ＬＢＬの内の選択された１本が上記選択レベルに駆動される。ローカルビット線選択信号ＢＬＳＥＬ〈０−３〉で選択されなかったローカルビット線ＬＢＬは、夫々ソースプレートＳＰと同レベルに駆動される。
【００３６】
以上より、本実施形態では、各動作モードにおいて、全てのグローバルビット線ＧＢＬが同時に選択され、１本のメインワード線ＭＷＬＢが選択される。つまり、同一行のＮ個のブロック３０が同時に選択される。更に、選択されたブロック３０毎に、２本のローカルビット線ＬＢＬと１本のサブワード線ＳＷＬが選択され、２つのメモリセルＭＣが選択されるため、メモリセルアレイ１０内で、同時に２Ｎ個のメモリセルＭＣが選択される。
【００３７】
ソースプレートドライバ３４は、図３に示すように、各ブロック３０の４隅に夫々設けられている。尚、１つのサブアレイ３１内のメモリセルＭＣは全て同じソースプレートＳＰに接続しているので、ソースプレートドライバ３４は、各ブロック３０に少なくとも１つ設けられていれば良い。ソースプレートドライバ３４は、図７に示すように、ＣＭＯＳインバータ回路で構成され、入力がソースプレート選択信号ＳＰＳＥＬに、出力がソースプレートＳＰに接続している。ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベル時に、ソースプレートＳＰを接地電位Ｖｓｓに駆動し、低レベル時にリセット電位ＶＲＳＴに駆動する。本実施形態では、ソースプレートＳＰはブロック３０毎に独立して駆動される場合を想定している。ソースプレート選択信号ＳＰＳＥＬは、アレイ制御回路２０と行デコーダ１６によって生成される。本実施形態では、各ブロック３０において、待機状態では、ソースプレート選択信号ＳＰＳＥＬは高レベルで、ソースプレートＳＰは接地電位Ｖｓｓに駆動されているものとする。
【００３８】
以上、本実施形態では、メモリセルアレイ１０は、メモリセルＭＣをマトリクス状に配置したサブアレイ３１を更にマトリクス状に配置した階層アレイ構造を有し、ワード線は、メインワード線ＭＷＬＢとサブワード線ＳＷＬの階層ワード線構造を有し、ビット線は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの階層ビット線構造を有している。
【００３９】
図１のブロック構成は、本発明装置１が大容量のデータストレージに使用される場合を想定した構成となっており、そのため端子数を制限するために、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）を介して入出力制御回路１１から入力或いは出力される構成となっている。
【００４０】
更に、本発明装置１は、データの読み出し及び書き込みをバイト単位でランダムに実行するランダムアクセスではなく、複数バイトからなるページを１動作の基本単位として読み出し及び書き込みを行い、最大で１ページ分の読み出したデータの出力或いは書き込むデータの入力をバイト単位でシリアルに逐次実行するページ読み出し、ページ書き込み方式を採用している。本実施形態では、メモリセルＭＣに１ビット（２値データ）を記憶させる場合を想定しており、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）となる。
【００４１】
本実施形態では、１バンク当たりＭ×Ｎ個のブロック３０を備え、ブロック３０当たり、６４のメモリセルＭＣを備えて構成されるため、１バンクのメモリ容量は、６４ＭＮビット（８ＭＮバイト）であり、その中に含まれるページ数は、３２Ｍとなる。バンク数が２であるので、総ページ数は６４Ｍとなる。
【００４２】
入出力制御回路１１によるアドレス入力、入力データ、出力データ、或いは、ステータスコードの入力または出力の何れを行うかは、制御信号入力回路１２に入力する制御信号によって制御される。本実施形態では、制御信号入力回路１２に入力する制御信号として、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、ライトプロテクト信号ＷＰＢ等を使用する。各信号名の末尾が“Ｂ”の信号は低レベル時に活性化する信号であることを表しているが、活性化レベルが低レベルか高レベルかは本実施形態に限定されるものではない。
【００４３】
コマンドコードは、コマンドラッチイネーブル信号ＣＬＥが高レベル時にライトイネーブル信号ＷＥＢに同期して、１〜数バイトが入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送される。コマンドレジスタ１８に転送されたコマンドコードは、制御ロジック回路１９で解読され、解読されたコマンドコードの内容に応じた動作モードでの処理手順が、制御ロジック回路１９によって制御される。
【００４４】
動作モードは、必要に応じて種々の内容のものを設定できるが、以下の説明では、本発明の内容と関係する３つの動作モード、アドレス入力によって指定されたページに、当該１ページのデータ入力に応じてデータ“１”を書き込むページプログラム動作、アドレス入力によって指定された複数ページで構成されるセクタの全ビットにデータ“０”を書き込むセクタ消去動作、及び、アドレス入力によって指定されたページに記憶されているデータをバイト単位で逐次読み出すページ読み出し動作について説明する。本実施形態では、ページプログラム動作は事前にリセットされたメモリセルに対して行う場合を想定している。更に、本実施形態では、１つのセクタが、同一行のＮ個のブロック３０で構成される場合を想定する。１つのページは、同一行のＮ個のブロック３０内から夫々２個ずつ選択された２Ｎ個のメモリセルＭＣで構成されるため、図３に示すように、１つのブロック３０が６４個のメモリセルＭＣで構成される場合は、１セクタは３２ページで構成されることになる。尚、１つのセクタを構成するページに数は３２に限定されるものではない。
【００４５】
本実施形態では、プログラム動作はセット動作と当該セット動作後のメモリセルＭＣの抵抗状態を確認するための読み出し動作（適宜、「セットベリファイ動作」と称す。）をメモリセルＭＣ単位でセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。ページプログラム動作では、１ページ分のプログラム動作を同時に並行して実行するために、プログラム動作を開始する前に、１ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理を前処理として実行する。１ページ分の入力データのデータ“１”に対応するメモリセルＭＣがプログラム動作の対象となる。更に、本実施形態では、消去動作はリセット動作と当該リセット動作後のメモリセルＭＣの抵抗状態を確認するための読み出し動作（適宜、「リセットベリファイ動作」と称す。）をメモリセルＭＣ単位でリセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。セクタ消去動作では、１ページ分の消去動作を当該ページ内の全てのメモリセルＭＣに対して同時に並行して実行するページ消去動作を、消去対象のセクタ内の複数のページに対して順番に繰り返し実行する。このため、セクタ消去動作の各ページ消去動作では、各ページに対して１ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理は不要である。しかし、既にリセット状態のメモリセルＭＣに対してリセット動作を行うと、不必要に電力を消費するとともに、当該メモリセルＭＣに対して過剰な高抵抗化が生じる虞があるため、本実施形態では、各ページ消去動作において、１回目のリセット動作を開始する前に、リセットベリファイ動作と同じ読み出し動作である予備読み出し動作を前処理として実行する。尚、各動作の詳細については後述する。
【００４６】
動作モードとして、上記以外に、本発明装置１の内部の状態を示すステータスコードを読み出すステータス読み出し動作がある。制御ロジック回路１９で逐次更新される内部状態をコード化したステータスコードがステータスレジスタ２３に一時的に格納され、ステータス読み出し動作では、ステータスレジスタ２３の内容が、入出力制御回路１１に転送され、Ｉ／Ｏ端子から出力される。また、状態信号出力回路２４は、ドレインがＲＹ／ＢＹ端子に接続するオープンドレイン回路で、ゲートレベルが制御ロジック回路１９によって制御される。本発明装置１が、ページプログラム動作及びセクタ消去動作等の書き込み動作中等で他のコマンドを受け付けられない状態の場合に、ＲＹ／ＢＹ端子が低レベルに駆動され、それ以外では、ＲＹ／ＢＹ端子は高インピーダンス状態となる。
【００４７】
尚、以下の説明において、単に「読み出し動作」と言う場合は、動作モードを問わず、メモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を読み出し回路２１により検出してメモリセルＭＣの記憶情報を読み出す動作を意味する。つまり、上述のページ読み出し動作、セットベリファイ動作、及び、リセットベリファイ動作における各読み出し動作は、当該読み出し動作に該当する。
【００４８】
アドレス入力は、アドレスラッチイネーブル信号ＡＬＥが高レベル時にライトイネーブル信号ＷＥＢに同期して、入出力制御回路１１に読み込まれる。本発明装置１のメモリ総容量は、ページサイズ（Ｎ／４）×総ページ数（６４Ｍ）であるので、１６ＭＮバイトとなり、仮にＭ＝Ｎ＝６４と仮定した場合、６５５３６バイトとなり、アドレス入力の本数は１６となるため、アドレス入力は２回に分割して読み込まれる。入出力制御回路１１に読み込まれた１６ビットのアドレス入力はアドレスレジスタ１３に格納される。
【００４９】
Ｍ＝６４と仮定した場合、１バンク当たりのメインワード線ＭＷＬＢの本数が１２８で、各ブロック３０においてメインワード線ＭＷＬＢ毎に４本のサブワード線ＳＷＬが存在するので、選択された１ブロック行の６４個のブロック３０内で夫々１本のサブワード線ＳＷＬを選択するために使用される行アドレスの本数は９である。アドレスレジスタ１３に格納されたアドレス入力の内の当該行アドレスは、行アドレスバッファ１４に転送され、行デコーダ１６に提供される。行アドレスによって選択される６４個の選択ブロック内の１本のサブワード線ＳＷＬで規定される１行を、便宜的に「選択行」と称す。
【００５０】
当該選択行内のメモリセルＭＣの総数は８Ｎであるので、４ページがその中に存在する。Ｎ＝６４と仮定した場合、選択行内の４ページの内の１つを選択するのに使用する列アドレス（以下、便宜的に、「第１列アドレス」と称す。）が２本、１ページ内の１バイトデータの格納位置（アドレス）を指定する列アドレス（以下、便宜的に、「第２列アドレス」と称す。）が４本である。尚、１バイトデータの各Ｉ／Ｏと１２８本のグローバルビット線ＧＢＬとの対応関係は予め固定されている。アドレスレジスタ１３に格納されたアドレス入力の内の当該列アドレス（第１列アドレス及び第２列アドレス）は、列アドレスバッファ１５に転送され、列デコーダ１７に提供される。
【００５１】
本実施形態では、バンク数が２であるので、２つのバンクの内の一方を選択するバンクアドレスの本数は１である。本実施形態では、当該バンクアドレスを行アドレス及び列アドレスの各最上位ビットと見做して、行アドレスバッファ１４と列アドレスバッファ１５に転送され、行デコーダ１６と列デコーダ１７に提供される。これにより、一方のバンクの行デコーダ１６が活性化され、他方のバンクの行デコーダ１６が非活性化される。更に、一方のバンクの列デコーダ１７、読み出し回路２１、及び、書き込み回路２２が活性化され、他方のバンクの列デコーダ１７、読み出し回路２１、及び、書き込み回路２２が非活性化される。
【００５２】
行デコーダ１６は、行アドレスバッファ１４から出力される行アドレスの下位の２ビットを除く上位の行アドレスをデコードして、２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動する。また、行デコーダ１６は、下位２ビットの行アドレスをデコードして、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。行デコーダ１６とサブワード線ドライバ３２によって、各ブロック列において８Ｍ本のサブワード線ＳＷＬの内の１本が選択され、高レベルに駆動される。
【００５３】
列デコーダ１７は、列アドレスバッファ１５から出力される第１列アドレスをデコードして、４本のローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する第１列デコーダと、第２列アドレスで指定されるアドレスをページ内の先頭アドレスとし、アレイ制御回路２０からの制御によってページ内アドレスを当該先頭アドレスからカウントアップまたはカウントダウンするページ内アドレスカウンタを備えて構成される。
【００５４】
制御ロジック回路１９は、コマンドレジスタ１８に格納されたコマンドコードによって指定される動作モード毎に予め設定された制御手順に基づいて、例えば、動作モードがページプログラム動作、セクタ消去動作、ページ読み出し動作等のメモリセルアレイ１０に対する書き込みまたは読み出し動作である場合に、指定された動作モードに応じた制御手順で、アレイ制御回路２０に対して必要な制御信号を出力する。アレイ制御回路２０は、制御ロジック回路１９からの制御信号に基づいて、行デコーダ１６、列デコーダ１７、読み出し回路２１、及び、書き込み回路２２の各動作を制御する。
【００５５】
図８に、読み出し或いは書き込みの対象となるデータの１ビット当たりの読み出し回路２１と書き込み回路２２の概略のブロック構成を示す。本実施形態では、図８に示す読み出し回路２１と書き込み回路２２が、グローバルビット線ＧＢＬの数（２Ｎ）だけ存在する。
【００５６】
読み出し回路２１は、順方向センスアンプ４０、逆方向センスアンプ４１、１ビットのデータレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４を備えて構成される。書き込み回路２２は、データレジスタ４２、排他的論理和回路４３、論理積回路４４、論理和回路４５、判定レジスタ４６、ライトドライバ４７、スイッチＳＷ５〜ＳＷ８を備えて構成される。各スイッチＳＷ１〜ＳＷ８は、例えば、ＣＭＯＳ転送ゲートで実現される。尚、各スイッチＳＷ１〜ＳＷ８がオン状態となる場合を、図９に纏めて表示する。図９に示すオン状態となる場合以外では、各スイッチＳＷ１〜ＳＷ８はオフ状態である。
【００５７】
順方向センスアンプ４０、逆方向センスアンプ４１、データレジスタ４２、判定レジスタ４６、ライトドライバ４７、及び、各スイッチＳＷ１〜ＳＷ８の各動作は、本発明装置１内のシステムクロックに同期して、アレイ制御回路２０によって制御される。
【００５８】
図１０に、順方向センスアンプ４０と逆方向センスアンプ４１の回路構成を示す。順方向センスアンプ４０は、差動増幅器５０、ラッチ付き比較器５１、ＰＭＯＳトランジスタＱ１，Ｑ２からなる定電流源回路５２、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４からなるＣＭＯＳ転送ゲート５３とインバータ５４、差動増幅器５０の高電位側の電源電圧供給を制御するＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６，Ｑ７を備えて構成されている。差動増幅器５０は、非反転入力に０．２Ｖ〜０．３Ｖ程度の定電圧の参照電圧ＶＦＲＥＦが入力し、反転入力がグローバルビット線ＧＢＬとＮＭＯＳトランジスタＱ６のソースに接続し、非反転出力がＮＭＯＳトランジスタＱ６のゲートとＮＭＯＳトランジスタＱ７のドレインに接続している。比較器５１は、非反転入力がＣＭＯＳ転送ゲート５３の他端と接続し、非反転入力に参照電圧ＶＦＲＥＦより高電圧の参照電圧ＶＦＥＱが入力し、反転入力がＮＭＯＳトランジスタＱ６のドレインと定電流源回路５２の出力端とＣＭＯＳ転送ゲート５３の一端を相互に接続してなる内部ノードＦＳＮＦＬと接続し、非反転出力が、順方向センスアンプ４０の出力ＦＲＯＵＴとして、スイッチＳＷ１に接続する。ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ７の各ゲートには、差動増幅器５０の活性化信号ＦＳＡＳＬＢが入力している。ＮＭＯＳトランジスタＱ７のソースは接地電位ＶＳＳと接続している。ＰＭＯＳトランジスタＱ１のゲートには、ＰＭＯＳトランジスタＱ１を定電流源として作動させるための中間電圧ＶＦＩＲＥＦが入力し、ＰＭＯＳトランジスタＱ２のゲートには、定電流源回路５２の活性化信号ＦＣＣＴＬＢが入力している。ＮＭＯＳトランジスタＱ４のゲートとインバータ５４の入力には、ＣＭＯＳ転送ゲート５３の活性化信号ＦＥＱＣＴＬＴが入力し、ＰＭＯＳトランジスタＱ３のゲートとインバータ５４の出力が接続している。比較器５１には、比較器５１の活性化信号ＦＬＴＭＧＴが入力している。比較器５１は活性化期間中、出力データをラッチしておくことができる。順方向センスアンプ４０に入力する各種参照電圧及び活性化信号は、アレイ制御回路２０から所定のタイミングで供給される。
【００５９】
図１０に示すように、逆方向センスアンプ４１は、基本的に、順方向センスアンプ４０に対して「上下対称」な回路構成で、つまり、電源電圧ＶＤＤと接地電位ＶＳＳを入れ替え、各トランジスタの導電型（ＰＭＯＳとＮＭＯＳ）を入れ替えた構成となっている。この結果、順方向センスアンプ４０と逆方向センスアンプ４１の間で、対応する回路要素に印加される電圧或いは流れる電流の極性が逆になる。
【００６０】
逆方向センスアンプ４１は、差動増幅器６０、ラッチ付き比較器６１、ＮＭＯＳトランジスタＱ１１，Ｑ１２からなる定電流源回路６２、ＮＭＯＳトランジスタＱ１３とＰＭＯＳトランジスタＱ１４からなるＣＭＯＳ転送ゲート６３とインバータ６４、差動増幅器６０の低電位側の電源電圧供給を制御するＮＭＯＳトランジスタＱ１５、ＰＭＯＳトランジスタＱ１６〜Ｑ１８を備えて構成されている。差動増幅器６０は、非反転入力にリセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ）の参照電圧ＶＲＲＥＦが入力し、反転入力がグローバルビット線ＧＢＬとＰＭＯＳトランジスタＱ１６のソースとＰＭＯＳトランジスタＱ１８のドレインに接続し、非反転出力がＰＭＯＳトランジスタＱ１６のゲートとＰＭＯＳトランジスタＱ１７のドレインに接続している。比較器６１は、非反転入力がＣＭＯＳ転送ゲート６３の他端と接続し、非反転入力に参照電圧ＶＲＲＥＦより低電圧の参照電圧ＶＲＥＱが入力し、反転入力がＰＭＯＳトランジスタＱ１６のドレインと定電流源回路６２の出力端とＣＭＯＳ転送ゲート６３の一端を相互に接続してなる内部ノードＲＳＮＦＬと接続し、非反転出力が、逆方向センスアンプ４１の出力ＲＲＯＵＴとして、スイッチＳＷ２に接続する。ＮＭＯＳトランジスタＱ１５とＰＭＯＳトランジスタＱ１７の各ゲートには、差動増幅器６０の活性化信号ＲＳＡＳＬＴが入力している。ＰＭＯＳトランジスタＱ１７のソースは電源電圧ＶＤＤと接続している。ＮＭＯＳトランジスタＱ１１のゲートには、ＮＭＯＳトランジスタＱ１１を定電流源として作動させるための中間電圧ＶＲＩＲＥＦが入力し、ＮＭＯＳトランジスタＱ１２のゲートには、定電流源回路６２の活性化信号ＲＣＣＴＬＴが入力している。ＰＭＯＳトランジスタＱ１４のゲートとインバータ６４の入力には、ＣＭＯＳ転送ゲート６３の活性化信号ＲＥＱＣＴＬＢが入力し、ＮＭＯＳトランジスタＱ１３のゲートとインバータ６４の出力が接続している。比較器６１には、比較器６１の活性化信号ＲＬＴＭＧＴが入力している。ＰＭＯＳトランジスタＱ１８は、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴにプリチャージするためのトランジスタであり、ソースがリセット電圧ＶＲＳＴに、ドレインがグローバルビット線ＧＢＬに、ゲートがプリチャージ信号ＲＰＲＥＣＨＢに接続している。比較器６１は活性化期間中、出力データをラッチしておくことができる。逆方向センスアンプ４１に入力する各種参照電圧、活性化信号及びプリチャージ信号は、アレイ制御回路２０から所定のタイミングで供給される。
【００６１】
比較器５１，６１の活性化信号を除き、順方向センスアンプ４０と逆方向センスアンプ４１に入力する対応する活性化信号の活性化レベルは互いに逆転している。尚、ＣＭＯＳ転送ゲート６３については、上述の入れ替えは必ずしも必要ではないのでＣＭＯＳ転送ゲート５３と同じ回路構成としても良い。また、逆方向センスアンプ４１が順方向センスアンプ４０に対して「上下対称」な回路構成であるため、メモリセルＭＣの抵抗状態が同じである場合、比較器５１，６１の非反転出力ＦＲＯＵＴ，ＲＲＯＵＴの出力レベルが互いに逆転する。本実施形態では、セット状態に論理値“１”を、リセット状態に論理値“０”を夫々割り当てているが、比較器６１の場合、当該論理値の割り当てが、非反転出力ＦＲＯＵＴにおいて反転し、読み出しの対象となったメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態がセット状態の場合に、論理値“０”が、リセット状態の場合に、論理値“１”が出力される。
【００６２】
データレジスタ４２は、読み出し回路２１と書き込み回路２２の双方で兼用される１ビットレジスタで、ページ読み出し動作では、つまり、セットベリファイ動作及びリセットベリファイ動作でない読み出し動作では、順方向センスアンプ４０で読み出された出力データを格納し、ページプログラム動作及びセクタ消去動作では、セット動作及びリセット動作における入力データが格納される。当該入力データは、セット動作或いはリセット動作が完了した後にメモリセルＭＣに格納されるべき「期待値」データである。
【００６３】
排他的論理和回路４３は、セットベリファイ動作において、順方向センスアンプ４０から読み出されたセット動作の行われたメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態が示す論理値と、データレジスタ４２に格納された期待値との対比を行い、リセットベリファイ動作において、逆方向センスアンプ４１から読み出されたリセット動作の行われたメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態が示す論理値と、データレジスタ４２に格納された期待値との対比を行う。
【００６４】
論理積回路４４は、セットベリファイ動作において、排他的論理和回路４３の出力（対比結果）とデータレジスタ４２に格納された期待値との論理積を求め、スイッチＳＷ６を介して、その結果を判定レジスタ４６に書き込む。論理和回路４５は、予備読み出し動作とリセットベリファイ動作において、排他的論理和回路４３の出力（対比結果）とデータレジスタ４２に格納された期待値との論理和を求め、スイッチＳＷ７を介して、その結果を判定レジスタ４６に書き込む。図１１に、データレジスタ４２に格納されている期待値、可変抵抗素子ＲＣＥの抵抗状態、及び、判定レジスタ４６に書き込まれる論理値（信号ＷＤＡＴＡのレベル）の間の関係を表に纏めて示す。
【００６５】
尚、本実施形態のセクタ消去動作の処理手順では、予備読み出し動作とリセットベリファイ動作の前に、データレジスタ４２はリセットされ、期待値は“０”に固定されるので、図１１において、期待値が“１”となることはない。しかし、後述する別実施形態〈３〉で示すように、データレジスタ４２に書き込まれた入力データ（期待値）が“０”であるセット状態の可変抵抗素子ＲＣＥだけを選択してリセット動作を行う場合、期待値が“１”となることはある。
【００６６】
判定レジスタ４６は、図１１に示すように、セットベリファイ動作において、データレジスタ４２の期待値が“１”であり、セット動作の対象となるメモリセルＭＣにおいてセット動作が完了していない場合（抵抗状態がリセット状態：論理値“０”）に、期待値と同じ論理値“１”が格納され、予備読み出し動作とリセットベリファイ動作において、データレジスタ４２の期待値が“０” であり、リセット動作の対象となるメモリセルＭＣにおいてリセット動作が完了していない場合（抵抗状態がセット状態：論理値“１”）に、期待値と同じ論理値“０”が格納される。各書き込み回路２２の判定レジスタ４６に格納された論理値は、アレイ制御回路２０においてページプログラム動作及びセクタ消去動作の制御に使用される。
【００６７】
ライトドライバ４７は、セット動作時及びリセット動作時にグローバルビット線ＧＢＬを所定の電圧レベルに駆動する回路で、出力がグローバルビット線ＧＢＬに接続している。図１２に、ライトドライバ４７の回路構成例を示す。入力信号として、アレイ制御回路２０から制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴ，ＲＳＴＳＬＴ、及び、判定レジスタ４６からの出力信号ＷＤＡＴＡを受け付ける。図１２において、信号ＲＥＡＤＢは、読み出し動作時に低レベルとなり、セット動作及びリセット動作時に高レベルとなる信号である。信号ＳＥＴＳＬＴは、セット動作時に高レベルとなりライトドライバ４７を活性化させる信号であり、信号ＲＳＴＳＬＴは、リセット動作時に高レベルとなりライトドライバ４７を活性化させる信号である。セット動作時及びリセット動作時においてライトドライバ４７が活性化すると、グローバルビット線ＧＢＬは、出力信号ＷＤＡＴＡと同相の出力レベルに駆動される。具体的には、グローバルビット線ＧＢＬは、信号ＷＤＡＴＡが高レベルの場合、セット動作時にはセット電圧ＶＳＥＴに、リセット動作時にはリセット電圧ＶＲＳＴに駆動され、信号ＷＤＡＴＡが低レベルの場合、セット動作時及びリセット動作時には接地電位ＶＳＳに駆動される。信号ＲＥＡＤＢが低レベルの場合（読み出し動作時）にはライトドライバ４７は高インピーダンス状態となる。従って、出力信号ＷＤＡＴＡが高レベル“１”の場合、セット動作は活性化され、リセット動作は非活性化（マスク）される。逆に、出力信号ＷＤＡＴＡが低レベル“０”の場合、リセット動作は活性化され、セット動作は非活性化（マスク）される。
【００６８】
本発明装置１は、読み出し回路２１が順方向センスアンプ４０と逆方向センスアンプ４１の２つのセンスアンプを備え、セットベリファイ動作で順方向センスアンプ４０を使用し、リセットベリファイ動作で逆方向センスアンプ４１を使用して、２つの書き込み動作で、２つのセンスアンプを使い分ける点に特徴がある。以下、２つのセンスアンプを使い分けて行う、ページプログラム動作とセクタ消去動作について、図面を参照しながら詳細に説明する。
【００６９】
先ず、ページプログラム動作について説明する。図１３にページプログラム動作のフローチャートを示す。コマンド入力シーケンスで、ページプログラム動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてページプログラム動作の命令が認識されると（ステップ＃Ｐ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、プログラム動作の対象となるページを指定するページアドレス（バンクアドレス、行アドレス、第１列アドレスの組み合わせ）とページ内の先頭アドレスを指定する第２列アドレスの全部が、２回以上に分割して入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｐ２）。ここで、全ての読み出し回路２１は非活性化され、スイッチＳＷ１〜ＳＷ４はオフ状態となる。
【００７０】
引き続き、最大で１ページ分の入力データが、ライトイネーブル信号ＷＥＢに同期して、１バイト単位で入出力制御回路１１に読み込まれ、先ず、第２列アドレスで指定されるページ内のアドレスに対応する８つの書き込み回路２２の各データレジスタ４２に転送される。ここで、１ページ分全てを書き込む場合は、第２列アドレスはその先頭アドレスが指定される。転送対象となるデータレジスタ４２は、指定アドレスに対応する８つの書き込み回路２２のスイッチＳＷ５が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。入力データが１バイト単位で入出力制御回路１１に読み込まれる毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する８つの書き込み回路２２が選択され、当該書き込み回路２２の各データレジスタ４２に入力データが転送される（ステップ＃Ｐ３）。当該入力データのデータレジスタ４２への転送処理が、最大でページサイズのバイト値に相当する回数、書き込み回路２２を８個ずつ順番に選択して繰り返され、データ入力処理が完了する。尚、ページの途中でデータ入力が途切れた場合は、最後に入力されたデータまで上記転送処理がクリアされる。尚、データ入力処理が開始される前に、各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、出力端子ＤＲＯＵＴは低レベルとなる。本実施形態では、パーシャル動作（ページ内の一部分のみへの書き込み）が可能で、当該パーシャル動作でのデータの取り込みは、指定アドレスから始まって、データの入力が終了するところまでとなる（最大で第２列アドレスの最終アドレスまで）。
【００７１】
データ入力処理が完了すると１回目のセット動作を開始する前に、スイッチＳＷ６，ＳＷ７をオフ状態に維持したまま、スイッチＳＷ８をオン状態にして、データレジスタ４２に転送された入力データをそのまま判定レジスタ４６に書き込む（ステップ＃Ｐ４）。判定レジスタ４６への書き込みが終了すると、スイッチＳＷ８をオフ状態に戻して、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｐ５）。全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっているかを判定する。全てのＷＤＡＴＡの出力を一度に判定する方法として、ワイヤードＯＲ構成を取ることもできる。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが高レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが高レベルとなっている書き込み回路２２においてのみ、１回目のセット動作（ステップ＃Ｐ６）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが低レベルの場合は（“ＹＥＳ”の分岐）、セット動作を実行する必要がないため、１回目のセット動作（ステップ＃Ｐ６）を実行せずに、ページプログラム動作を正常終了させる。
【００７２】
１回目のセット動作（ステップ＃Ｐ６）を開始すると、ライトドライバ４７が活性化する前に、行デコーダ１６が２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。これにより、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。尚、ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベルを維持しているので、継続してソースプレートＳＰを接地電位Ｖｓｓに駆動する。選択されたメインワード線ＭＷＬＢ及びサブワード線ＳＷＬとソースプレートＳＰの駆動状態は、ページプログラム動作期間中、セット動作及びセットベリファイ動作を通して、変化せずに同じ状態に維持される。
【００７３】
引き続いて、制御信号ＳＥＴＳＬＴが高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にセット電圧ＶＳＥＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。更に、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが高レベル時には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由してセット電圧ＶＳＥＴに駆動される。
【００７４】
従って、図１４に示すように、信号ＷＤＡＴＡが高レベルの場合に、ライトドライバ４７から、グローバルビット線ＧＢＬ、ビット線セレクタ３３、ローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化される。尚、図１４では、ライトドライバ４７の最終段のオン状態のＰＭＯＳトランジスタのみを図示している。また、図１４中の容量素子ＣＳＰは、ソースプレートＳＰの寄生容量を模式的に示している。後述する図１６、図２０及び図２１中の容量素子ＣＳＰについても同様である。
【００７５】
図１４において、可変抵抗素子ＲＣＥを通過する電流経路は、ライトドライバ４７、ビット線セレクタ３３、サブワード線ドライバ３２、ソースプレートドライバ３４が夫々同時に活性化している期間中、継続して形成される。セット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、接地電位ＶＳＳに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となるのと同時またはそれ以降に、制御信号ＳＥＴＳＬＴが低レベルに戻り、ライトドライバ４７を非活性化して、セット動作が終了する。セット動作が終了した時点で、グローバルビット線ＧＢＬは、ライトドライバ４７によって、一旦接地電位ＶＳＳに駆動される。非選択状態の全てのローカルビット線ＬＢＬも、ソースプレートＳＰと同電位の接地電位ＶＳＳに駆動される。
【００７６】
１回目のセット動作が終了すると、１回目のセットベリファイ動作（ステップ＃Ｐ７）に移行して、読み出し回路２１の順方向センスアンプ４０が活性化する。以下、順方向センスアンプ４０による読み出し動作について説明する。
【００７７】
先ず、順方向センスアンプ４０の活性化の手順を、図１５のタイミング図を参照して説明する。時刻ｔ０で、活性化信号ＦＳＡＳＬＢが高レベルから低レベルに遷移し、差動増幅器５０が活性化され、時刻ｔ１で、活性化信号ＦＥＱＣＴＬＴが低レベルから高レベルに遷移し、ＣＭＯＳ転送ゲート５３がオン状態となり、比較器５１の非反転入力と反転入力の両方に参照電圧ＶＦＥＱが入力した状態となる。尚、時刻ｔ０と時刻ｔ１の間において、制御信号ＲＥＡＤＢが低レベルに遷移することにより、ライトドライバ４７が非活性化して、出力が高インピーダンス状態となり、グローバルビット線ＧＢＬの接地電位ＶＳＳへの駆動が解除される。グローバルビット線ＧＢＬのレベルが、セットベリファイ動作の開始直前に、接地電位ＶＳＳに初期化されているため、差動増幅器５０の非反転出力は高レベルとなり、ＮＭＯＳトランジスタＱ６がオン状態となり、グローバルビット線ＧＢＬは、ＣＭＯＳ転送ゲート５３とＮＭＯＳトランジスタＱ６を介して、参照電圧ＶＦＲＥＦと略同レベルまで充電される。参照電圧ＶＦＲＥＦは可変抵抗素子ＲＣＥが誤って低抵抗化されない程度に低電圧に設定されている。
【００７８】
引き続き、時刻ｔ２で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、ローカルビット線ＬＢＬはＶＦＲＥＦレベルにまで充電される。ここで、選択メモリセルＭＣの可変抵抗素子ＲＣＥが低抵抗状態の場合、ローカルビット線ＬＢＬから選択メモリセルＭＣを介してソースプレートに電流が流れることになるが、この引き抜き電流を相殺する電流が、センスアンプ４０内のトランジスタＱ６を介して供給されるため、ローカルビット線ＬＢＬの電位は、ＶＦＲＥＦレベルに維持される。
【００７９】
引き続き、時刻ｔ３で、活性化信号ＦＥＱＣＴＬＴと活性化信号ＦＣＣＴＬＢが高レベルから低レベルに遷移し、ＣＭＯＳ転送ゲート５３がオフ状態になるとともに、定電流源回路５２が活性化する。これにより、参照電圧ＶＦＥＱからの内部ノードＦＳＮＦ及びトランジスタＱ６を介したグローバルビット線ＧＢＬ、ローカルビット線ＬＢＬへの電圧印加は終了し、図１６に示すように、定電流源回路５２から、ＮＭＯＳトランジスタＱ６、グローバルビット線ＧＢＬ、ビット線セレクタ３３、ローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成される。この際、可変抵抗素子ＲＣＥには、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。定電流源回路５２から内部ノードＦＳＮＦＬに向けて流れる参照電流ＩＲＥＦと、選択メモリセルＭＣに流れるメモリセル電流ＩＭＣの大小関係に応じて、内部ノードＦＳＮＦＬの電圧レベルが初期化レベルの参照電圧ＶＦＥＱから変化する。具体的には、参照電流よりメモリセル電流が大きい場合（ＩＲＥＦ＜ＩＭＣ）は、内部ノードＦＳＮＦの電位が参照電圧ＶＦＥＱから徐々に低下する。この際、内部ノードＦＳＮＦの電位がＶＦＲＥＦレベルに達するまで低下した場合は、グローバルビット線ＧＢＬのレベルもそれに応じて参照電圧ＶＦＲＥＦより低下する。逆に、参照電流よりメモリセル電流が小さい場合（ＩＲＥＦ＞ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＦＲＥＦを維持し、内部ノードＦＳＮＦＬの電圧レベルが参照電圧ＶＦＥＱより上昇する。以上の結果、比較器５１の非反転入力と反転入力の間に、可変抵抗素子ＲＣＥの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子ＲＣＥの抵抗状態が十分に低抵抗化していない場合、つまり、リセット状態（“０”）が維持されている場合は、非反転入力（参照電圧ＶＦＥＱ）より反転入力の方が高電位となる。逆に、可変抵抗素子ＲＣＥの抵抗状態が十分に低抵抗化している場合、つまり、セット状態（“１”）に遷移している場合は、非反転入力（参照電圧ＶＦＥＱ）より反転入力の方が低電位となる。
【００８０】
引き続き、時刻ｔ４で、活性化信号ＦＬＴＭＧＴが低レベルから高レベルに遷移すると、比較器５１が活性化し、非反転入力と反転入力の間の電位差を増幅して、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルを出力ＦＲＯＵＴから、スイッチＳＷ１を介して、排他的論理和回路４３に出力する。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）のままで、セット動作が完了していない場合は、低レベル（“０”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）に遷移し、セット動作が完了している場合は、高レベル（“１”）が出力される。出力状態は、活性化信号ＦＬＴＭＧＴが高レベルの期間中ラッチされる。
【００８１】
引き続き、時刻ｔ５で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルから低レベルに、活性化信号ＦＣＣＴＬＢが低レベルから高レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻ｔ６で、活性化信号ＦＬＴＭＧＴが高レベルから低レベルに、活性化信号ＦＳＡＳＬＢと制御信号ＲＥＡＤＢが低レベルから高レベルに遷移し、差動増幅器５０と比較器５１が夫々非活性化され、内部ノードＦＳＮＦＬはフローティング状態となる。尚、時刻ｔ５での各信号の遷移は時刻ｔ６と同時またはそれ以降に行っても良い。
【００８２】
セットベリファイ動作時は、スイッチＳＷ７，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ６がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理積の値が、論理積回路４４からスイッチＳＷ６を介して判定レジスタ４６に出力され、時刻ｔ４と時刻ｔ６の間に、判定レジスタ４６に書き込まれ保持される。これにより、１回目のセットベリファイ動作（ステップ＃Ｐ７）が終了する。
【００８３】
１回目のセット動作開始時に信号ＷＤＡＴＡが高レベルとなっていた書き込み回路２２では、データレジスタ４２に格納されている期待値は“１”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）のままで、セット動作が完了していない場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルが維持され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）に遷移し、セット動作が完了している場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルに遷移する。
【００８４】
一方、１回目のセット動作開始時に信号ＷＤＡＴＡが低レベルとなっていた書き込み回路２２では、データレジスタ４２に格納されている期待値は“０”であり、また、実質的には、セット動作が行われておらず、可変抵抗素子ＲＣＥの抵抗状態は、ページプログラム動作開始前の初期状態と同じである。期待値が“０”であるので、順方向センスアンプ４０からの出力レベルに関係なく、論理積回路４４からは、スイッチＳＷ６を介して論理値“０”が判定レジスタ４６に出力され、時刻ｔ５で、判定レジスタ４６に書き込まれ保持されるため、信号ＷＤＡＴＡのレベルは低レベルのまま変化しない。
【００８５】
次に、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっているかを判定する（ステップ＃Ｐ８）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが高レベルの場合（“ＮＯ”の分岐）には、既に実行されたセット動作の回数Ｎｓｅｔが所定の限度値Ｎｓｘに至っているかを判定し（ステップ＃Ｐ９）、当該限度値Ｎｓｘに至っている場合（“ＹＥＳ”の分岐）は、ページプログラム動作を異常終了する。セット動作の回数Ｎｓｅｔが当該限度値Ｎｓｘに至っていない場合（“ＮＯ”の分岐）には、ステップ＃Ｐ６に戻って、２回目のセット動作を開始する。信号ＷＤＡＴＡが低レベルの書き込み回路２２では、実質的なセット動作は行われない。以降、ステップ＃Ｐ６のセット動作とステップ＃Ｐ７のセットベリファイ動作とステップ＃Ｐ８及びステップ＃Ｐ９の判定処理が、ステップ＃Ｐ８において、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっていると判定されるか、ステップ＃Ｐ９でセット動作の回数Ｎｓｅｔが当該限度値Ｎｓｘに至っていると判定されるまで繰り返される。ステップ＃Ｐ８において、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっている判定されると（“ＹＥＳ”の分岐）、ページプログラム動作が正常終了する。
【００８６】
尚、ページプログラム動作が正常終了或いは異常終了すると、当該終了状態に応じたステータスコードがステータスレジスタ２３に書き込まれ、ＲＹ／ＢＹ端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、セット動作及びセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ２３に書き込まれる。
【００８７】
図１７に、ページプログラム動作の１回目のセット動作、１回目のセットベリファイ動作、２回目のセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。セットベリファイ動作では、１回目のセット動作での低抵抗化が十分でなく、リセット状態が検出された様子を示している。図中の選択ＧＢＬと非選択ＧＢＬは、夫々、セット動作時に信号ＷＤＡＴＡが高レベルと低レベルになっているグローバルビット線ＧＢＬを示している。また、ステータスコードは、１回目のセット動作開始以降のページプログラム動作中の内部状態（進捗状況）を示しており、ステータスレジスタ２３から入出力制御回路１１を介してＩ／Ｏ端子から読み出すことができる。
【００８８】
次に、セクタ消去動作について説明する。図１８にセクタ消去動作のフローチャートを示す。コマンド入力シーケンスで、セクタ消去動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてセクタ消去動作の命令が認識されると（ステップ＃Ｅ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、消去動作の対象となるセクタを指定するセクタアドレス（バンクアドレスと行アドレスの一部との組み合わせ）が、必要な場合は２回以上に分割して、入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｅ２）。ここで、全ての読み出し回路２１は非活性化され、スイッチＳＷ１〜ＳＷ４はオフ状態となる。
【００８９】
セクタアドレスの読み込みが終了すると、ページアドレスを当該セクタアドレスで指定されるセクタ内の先頭ページのアドレスに設定して（ステップ＃Ｅ３）、ページ消去動作を開始する。ページ消去動作は、１つのページ消去動作が終了すると、同じセクタ内の次のページアドレスに移動して、次のページ消去動作を順次実行し、同じセクタ内の全てのページに対してページ消去動作が終了するまで、逐次繰り返し実行する。
【００９０】
ページ消去動作が開始すると（ステップ＃Ｅ４）、全ての書き込み回路２２の各データレジスタ４２をリセットする。各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、出力端子ＤＲＯＵＴは低レベルとなる。引き続き、ソースプレート選択信号ＳＰＳＥＬが低レベルとなって、ソースプレートドライバ３４がソースプレートＳＰをリセット電圧ＶＲＳＴに駆動する。これにより、非選択状態の全てのローカルビット線ＬＢＬはリセット電圧ＶＲＳＴに駆動される。更に、行デコーダ１６が、現在ページ消去動作の対象となっている選択ページに対応する２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、同選択ページに対応する４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。これにより、選択ページのサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。各データレジスタ４２のリセット状態、選択されたメインワード線ＭＷＬＢ及びサブワード線ＳＷＬとソースプレートＳＰの駆動状態は、ページ消去動作期間中、リセット動作及びリセットベリファイ動作を通して、変化せずに同じ状態に維持される。更に、ソースプレートＳＰの駆動状態は、セクタ消去動作期間中、同じ状態に維持される。
【００９１】
各ページ消去動作における１回目のリセット動作を開始する前に、読み出し回路２１の逆方向センスアンプ４１を活性化して、現在ページ消去動作の対象となっているページに対して予備読み出し動作を実行する（ステップ＃Ｅ５）。以下、逆方向センスアンプ４１による読み出し動作について説明する。
【００９２】
先ず、逆方向センスアンプ４１の活性化の手順を、図１９のタイミング図を参照して説明する。時刻ｔ１０で、活性化信号ＲＳＡＳＬＴが低レベルから高レベルに遷移し、差動増幅器６０が活性化される。時刻ｔ１１で、制御信号ＲＥＡＤＢが低レベルに遷移することにより、ライトドライバ４７が非活性化して、出力が高インピーダンス状態となり、グローバルビット線ＧＢＬの接地電位ＶＳＳへの駆動が解除される。更に、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、グローバルビット線ＧＢＬを参照電圧ＶＲＲＥＦより高電圧のリセット電圧ＶＲＳＴまで充電するプリチャージが開始する。
尚、時刻ｔ１１での各動作と時刻ｔ１０での差動増幅器６０の活性化を同時に行っても構わない。引き続き、時刻ｔ１２で、プリチャージ信号ＲＰＲＥＣＨＢが低レベルから高レベルに戻り、グローバルビット線ＧＢＬのプリチャージが終了し、活性化信号ＲＥＱＣＴＬＢが高レベルから低レベルに遷移し、ＣＭＯＳ転送ゲート６３がオン状態となり、比較器６１の非反転入力と反転入力の両方に参照電圧ＶＲＥＱが入力した状態となる。尚、上記プリチャージは、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦ以上であれば、時刻ｔ１２より前に終了しても構わない。グローバルビット線ＧＢＬのレベルが、上記プリチャージにより、参照電圧ＶＲＲＥＦより高いレベルまで初期化されているため、差動増幅器６０の非反転出力は低レベルとなり、ＰＭＯＳトランジスタＱ１６がオン状態となり、グローバルビット線ＧＢＬのレベルは、ＣＭＯＳ転送ゲート６３とＰＭＯＳトランジスタＱ１６を介して、参照電圧ＶＲＲＥＦと略同レベルまで引き下げられる。リセット電圧ＶＲＳＴと参照電圧ＶＲＲＥＦの電圧差は可変抵抗素子ＲＣＥが誤って高抵抗化されない程度に低電圧に設定されている。
【００９３】
引き続き、時刻ｔ１３で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。グローバルビット線ＧＢＬと導通する前のローカルビット線ＬＢＬは、全て非選択状態にあるため、ソースプレートＳＰと同様にリセット電圧ＶＲＳＴに駆動されている。ローカルビット線ＬＢＬのレベルは、グローバルビット線ＧＢＬとの導通によって、参照電圧ＶＲＲＥＦまで放電される。ここで、ローカルビット線ＬＢＬはメモリセルを介して電荷供給を受けるが、トランジスタＱ１６からの電荷引き抜きによって相殺され、参照電圧ＶＲＲＥＦに維持される。
【００９４】
引き続き、時刻ｔ１４で、活性化信号ＲＥＱＣＴＬＢと活性化信号ＲＣＣＴＬＴが低レベルから高レベルに遷移し、ＣＭＯＳ転送ゲート６３がオフ状態になるとともに、定電流源回路６２が活性化する。これにより、図２０に示すように、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬ、ＰＭＯＳトランジスタＱ１６を経由して、定電流源回路６２に至る電流経路が形成され。可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。内部ノードＲＳＮＦＬから定電流源回路６２に向けて流れる参照電流ＩＲＥＦと、選択メモリセルＭＣに流れるメモリセル電流ＩＭＣの大小関係に応じて、内部ノードＲＳＮＦＬの電圧レベルが初期化レベルの参照電圧ＶＲＥＱから変化する。具体的には、参照電流よりメモリセル電流が大きい場合（ＩＲＥＦ＜ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦより上昇して、内部ノードＲＳＮＦＬの電圧レベルが参照電圧ＶＲＥＱより上昇する。逆に、参照電流よりメモリセル電流が小さい場合（ＩＲＥＦ＞ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦまで低下し、内部ノードＲＳＮＦＬの電圧レベルが参照電圧ＶＲＥＱより低下する。以上の結果、比較器６１の非反転入力と反転入力の間に、可変抵抗素子ＲＣＥの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子ＲＣＥの抵抗状態が高抵抗のリセット状態（“０”）である場合は、非反転入力（参照電圧ＶＲＥＱ）より反転入力の方が低電位となる。逆に、可変抵抗素子ＲＣＥの抵抗状態が低抵抗のセット状態（“１”）である場合は、非反転入力（参照電圧ＶＲＥＱ）より反転入力の方が高電位となる。
【００９５】
引き続き、時刻ｔ１５で、活性化信号ＲＬＴＭＧＴが低レベルから高レベルに遷移すると、比較器６１が活性化し、非反転入力と反転入力の間の電位差を増幅し、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルを、上述のように、論理値のレベルが反転した状態で、スイッチＳＷ２を介して、排他的論理和回路４３に出力する。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が出力される。出力状態は、活性化信号ＲＬＴＭＧＴが高レベルの期間中ラッチされる。
【００９６】
引き続き、時刻ｔ１６で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つと活性化信号ＲＣＣＴＬＴが高レベルから低レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻ｔ１７で、活性化信号ＲＬＴＭＧＴと活性化信号ＲＳＡＳＬＴが高レベルから低レベルに遷移し、差動増幅器６０と比較器６１が夫々非活性化され、内部ノードＲＳＮＦＬがフローティング状態となる。尚、時刻ｔ１６での各信号の遷移は時刻ｔ１７と同時またはそれ以降に行っても良い。更に、時刻ｔ１７に前後して、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴに充電する。
【００９７】
予備読み出し動作時は、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、時刻ｔ１５と時刻ｔ１７の間に、判定レジスタ４６に書き込まれ保持される。これにより、予備読み出し動作（ステップ＃Ｅ５）が終了する。
【００９８】
データレジスタ４２は、ステップ＃Ｅ４でリセットされており、期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルとなり、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルとなる。
【００９９】
予備読み出し動作が終了すると、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｅ６）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが低レベルとなっている書き込み回路２２においてのみ、１回目のリセット動作（ステップ＃Ｅ７）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが高レベルの場合は（“ＹＥＳ”の分岐）、リセット動作を実行する必要がないため、１回目のリセット動作（ステップ＃Ｅ７）を実行せずに、ページ消去動作を正常終了させる。
【０１００】
１回目のリセット動作（ステップ＃Ｅ７）を開始すると、プリチャージ信号ＲＰＲＥＣＨＢが低レベルから高レベルに遷移し、グローバルビット線ＧＢＬの充電を停止し、更に、制御信号ＲＥＡＤＢ，ＲＳＴＳＬＴが夫々高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にリセット電圧ＶＲＳＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。引き続き、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが低レベルの場合には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由して接地電位ＶＳＳに駆動される。
【０１０１】
従って、図２１に示すように、信号ＷＤＡＴＡが低レベルの場合に、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。尚、図２１では、ライトドライバ４７の最終段のオン状態のＮＭＯＳトランジスタのみを図示している。
【０１０２】
図２１において、可変抵抗素子ＲＣＥを通過する電流経路は、ライトドライバ４７、ビット線セレクタ３３、サブワード線ドライバ３２、ソースプレートドライバ３４が夫々同時に活性化している期間中、継続して形成される。リセット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、接地電位ＶＳＳに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となるのと同時またはそれ以降に、制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴが夫々低レベルに戻り、ライトドライバ４７を非活性化して、リセット動作（ステップ＃Ｅ７）が終了する。リセット動作が終了した時点で、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、選択されていたグローバルビット線ＧＢＬをリセット電圧ＶＲＳＴに充電する。
【０１０３】
１回目のリセット動作（ステップ＃Ｅ７）が終了すると、１回目のリセットベリファイ動作（ステップ＃Ｅ８）に移行して、読み出し回路２１の逆方向センスアンプ４１が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した予備読み出し動作における逆方向センスアンプ４１の活性化の手順と全く同じであるので、重複する説明は割愛する。
【０１０４】
リセットベリファイ動作時は、予備読み出し動作時と同様に、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、時刻ｔ１５と時刻ｔ１７の間に、判定レジスタ４６に書き込まれ保持される。これにより、リセットベリファイ動作（ステップ＃Ｅ８）が終了する。
【０１０５】
データレジスタ４２は、ステップ＃Ｅ４でリセットされており、期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）に遷移し、リセット動作が完了している場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルに遷移し、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）のままで、リセット動作が完了していない場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルが維持される。
【０１０６】
一方、１回目のリセット動作開始時に信号ＷＤＡＴＡが高レベルとなっていた書き込み回路２２では、実質的にはリセット動作が行われておらず、また、可変抵抗素子ＲＣＥの抵抗状態は、予備読み出し動作でリセット状態と判定されている。データレジスタ４２に格納されている期待値が“０”で、逆方向センスアンプ４１からの出力レベルが“１”（論理値が反転している）であるため、論理和回路４５からは、スイッチＳＷ７を介して論理値“１”が判定レジスタ４６に出力され、時刻ｔ１６で、判定レジスタ４６に書き込まれ保持されるため、信号ＷＤＡＴＡのレベルは高レベルのまま変化しない。
【０１０７】
次に、１回目のリセットベリファイ動作（ステップ＃Ｅ８）が終了すると、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっているかを判定する（ステップ＃Ｅ９）。ここで、全てのＷＤＡＴＡの出力を一度に判定する方法として、ワイヤードＯＲ構成をとることもできる。何れか１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合（“ＮＯ”の分岐）には、既に実行されたリセット動作の回数Ｎｒｓｔが所定の限度値Ｎｒｘに至っているかを判定し（ステップ＃Ｅ１０）、当該限度値Ｎｒｘに至っている場合（“ＹＥＳ”の分岐）は、ページ消去動作を異常終了する。セット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていない場合（“ＮＯ”の分岐）には、ステップ＃Ｅ７に戻って、２回目のリセット動作を開始する。信号ＷＤＡＴＡが高レベルの書き込み回路２２では、実質的なリセット動作は行われない。以降、ステップ＃Ｅ７のリセット動作とステップ＃Ｅ８のリセットベリファイ動作とステップ＃Ｅ９及びステップ＃Ｅ１０の判定処理が、ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっていると判定されるか、ステップ＃Ｅ１０でリセット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていると判定されるまで繰り返される。ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっている判定されると（“ＹＥＳ”の分岐）、ページ消去動作が正常終了する。
【０１０８】
上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、当該ページ消去動作の対象となっていたページが、セクタ消去動作の対象となっているセクタ内の最終ページか否かを判定する（ステップ＃Ｅ１１）。直近のページ消去動作の対象となっていたページが最終ページでない場合（“ＮＯ”の分岐）は、ページ消去動作の対象となるページを次のページに変更するために、ページアドレスを１ページ分繰り上げる処理を行い（ステップ＃Ｅ１２）、ステップ＃Ｅ４に戻り、一連のページ消去動作を繰り返し実行する。ステップ＃Ｅ１１の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合（“ＹＥＳ”の分岐）は、セクタ消去動作が終了する。
【０１０９】
尚、セクタ消去動作が終了すると、ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位ＶＳＳに駆動する。更に、複数のページ消去動作の終了状態に応じたステータスコードがステータスレジスタ２３に書き込まれ、ＲＹ／ＢＹ端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、リセット動作及びリセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ２３に書き込まれる。
【０１１０】
図２２に、セクタ消去動作の最初のページにおける予備読み出し動作、１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。１回目のリセットベリファイ動作では、１回目のリセット動作での高抵抗化が十分でなく、セット状態が検出された様子を示している。図中の選択ＧＢＬと非選択ＧＢＬは、夫々、リセット動作時に信号ＷＤＡＴＡが低レベルと高レベルになっているグローバルビット線ＧＢＬを示している。また、ステータスコードは、１回目のリセット動作開始以降のセクタ消去動作中の内部状態（進捗状況）を示しており、ステータスレジスタ２３から入出力制御回路１１を介してＩ／Ｏ端子から読み出すことができる。
【０１１１】
次に、本実施形態のセクタ消去動作と従来のセクタ消去動作との相違点につき、両消去動作を対比しながら説明する。図２９に、従来のセクタ消去動作の最初のページにおける予備読み出し動作、１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。従来のセクタ消去動作では、リセットベリファイ動作及び予備読み出し動作を、逆方向センスアンプ４１を用いずに、ページプログラム動作のセットベリファイ動作と同様に順方向センスアンプ４０を用いて実行する。具体的には、図８に示す本実施形態における読み出し回路２１において、逆方向センスアンプ４１を設けず、順方向センスアンプ４０の出力ＦＲＯＵＴをインバータでレベル反転させた信号を逆方向センスアンプ４１の出力ＲＲＯＵＴの代用とする場合を想定する。つまり、全ての読み出し動作を順方向センスアンプ４０だけで賄う構成となる。以下、従来のセクタ消去動作につき、図２２に示す本実施形態のセクタ消去動作との相違点に着目しつつ説明する。
【０１１２】
従来のセクタ消去動作の処理の流れ自体は、図１８に示す本実施形態のセクタ消去動作と同じである。以下、図１８と図２９を参照して説明する。図１８のステップ＃Ｅ１〜＃Ｅ３までの処理内容の詳細は、本実施形態のセクタ消去動作と同じである。ステップ＃Ｅ４での処理内容は、ソースプレートＳＰ及び非選択状態の全てのローカルビット線ＬＢＬの駆動状態を除き、本実施形態のセクタ消去動作と同じである。具体的には、ソースプレート選択信号ＳＰＳＥＬが低レベルに遷移せずに高レベルを維持するため、ソースプレートドライバ３４によりソースプレートＳＰが接地電位ＶＳＳに駆動され、更に、非選択状態の全てのローカルビット線ＬＢＬも接地電位ＶＳＳに駆動される。後述するように、当該ソースプレートＳＰの駆動状態が、ページ消去動作期間中、同じ状態に維持されない点で、本実施形態のセクタ消去動作と大きく相違する。
【０１１３】
引き続き、ステップ＃Ｅ５において、予備読み出し動作を実行する。予備読み出し動作における順方向センスアンプ４０の活性化手順は、既に図１５のタイミング図を参照して説明したセットベリファイ動作時の手順と同じであるので、重複する説明は割愛する。順方向センスアンプ４０の出力ＦＲＯＵＴからは、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルが出力される。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、低レベル（“０”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、高レベル（“１”）が出力される。従って、信号ＲＲＯＵＴのレベルは、出力ＦＲＯＵＴの反転レベルとなり、スイッチＳＷ２を介して、排他的論理和回路４３に入力する。尚、図２９に示す例では、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合を想定している。
【０１１４】
予備読み出し動作時は、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、判定レジスタ４６に書き込まれ保持される。これにより、予備読み出し動作（ステップ＃Ｅ５）が終了する。
【０１１５】
予備読み出し動作が終了すると、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｅ６）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが低レベルとなっている書き込み回路２２においてのみ、１回目のリセット動作（ステップ＃Ｅ７）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが高レベルの場合は（“ＹＥＳ”の分岐）、リセット動作を実行する必要がないため、１回目のリセット動作（ステップ＃Ｅ７）を実行せずに、ページ消去動作を正常終了させる。
【０１１６】
１回目のリセット動作（ステップ＃Ｅ７）が開始すると、ソースプレート選択信号ＳＰＳＥＬが低レベルに遷移し、ソースプレートドライバ３４がソースプレートＳＰをリセット電圧ＶＲＳＴに駆動する。これにより、全てのローカルビット線ＬＢＬは一旦リセット電圧ＶＲＳＴに駆動される。引き続き、既に制御信号ＲＥＡＤＢが高レベルに遷移している状態で、制御信号ＲＳＴＳＬＴが高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にリセット電圧ＶＲＳＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。引き続き、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが低レベルの場合には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由して接地電位ＶＳＳに駆動される。
【０１１７】
従って、従来のセクタ消去動作のリセット動作においても、本実施形態のセクタ消去動作と同様に、図２１に示すように、信号ＷＤＡＴＡが低レベルの場合に、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。
【０１１８】
リセット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、リセット電圧ＶＲＳＴに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となる。引き続き、制御信号ＲＳＴＳＬＴが低レベルに遷移することによりライトドライバ４７が非活性化して、非選択グローバルビット線ＧＢＬを接地電位ＶＳＳに駆動する。更に、ソースプレート選択信号ＳＰＳＥＬが高レベルに遷移し、ソースプレートドライバ３４がソースプレートＳＰを接地電位ＶＳＳに駆動する。これにより、全てのローカルビット線ＬＢＬは接地電位ＶＳＳに駆動される。更に、制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴが夫々低レベルに戻り、ライトドライバ４７を非活性化して、リセット動作（ステップ＃Ｅ７）が終了する。
【０１１９】
１回目のリセット動作（ステップ＃Ｅ７）が終了すると、１回目のリセットベリファイ動作（ステップ＃Ｅ８）に移行して、読み出し回路２１の順方向センスアンプ４０が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した従来のセクタ消去動作の予備読み出し動作における順方向センスアンプ４０の活性化及び判定レジスタ４６への書き込みの手順と全く同じであるので、重複する説明は割愛する。
【０１２０】
１回目のリセットベリファイ動作（ステップ＃Ｅ８）が終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップ＃Ｅ９からステップ＃Ｅ１０までの判定処理を行い、ステップ＃Ｅ７のリセット動作とステップ＃Ｅ８のリセットベリファイ動作とステップ＃Ｅ９及びステップ＃Ｅ１０の判定処理が、ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっていると判定されるか、ステップ＃Ｅ１０でリセット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていると判定されるまで繰り返す。
【０１２１】
上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップ＃Ｅ１１及びステップ＃Ｅ１２の処理を経て、一連のページ消去動作を繰り返し実行する。ステップ＃Ｅ１１の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合（“ＹＥＳ”の分岐）は、セクタ消去動作が終了する。
【０１２２】
次に、上記要領で処理される従来のセクタ消去動作における図２９に示す主要な信号及び内部ノードの電圧波形図と、図２２に示す本実施形態のセクタ消去動作における主要な信号及び内部ノードの電圧波形図との対比を行う。ソースプレートＳＰ、非選択のグローバルビット線ＧＢＬ、非選択のローカルビット線ＬＢＬの各電圧波形を見ると、図２２及び図２９より明らかなように、本実施形態のセクタ消去動作では、これらの信号電圧は、一連のページ消去動作を通して、リセット電圧ＶＲＳＴに維持され変化しないのに対して、従来のセクタ消去動作では、１回目及び２回目以降のリセット動作の開示時及び終了時において、これらの信号電圧は、読み出し動作時の接地電位ＶＳＳとリセット動作時のリセット電圧ＶＲＳＴの間で大きく変化している。ソースプレートＳＰ及び非選択のローカルビット線ＬＢＬは比較的大きな寄生容量を有するため、従来のセクタ消去動作では、当該充放電に時間を要するとともに、当該充放電に伴う消費電力が増大することが分かる。これに対して、本実施形態のセクタ消去動作では、予備読み出し動作とリセット動作間、及びリセット動作とリセットベリファイ動作間において、寄生容量の大きいソースプレートＳＰ及び非選択のローカルビット線ＬＢＬに電圧変化が生じないため、当該動作間の遷移が低消費電力且つ高速に実行可能となる。
【０１２３】
以上、ページプログラム動作及びセクタ消去動作について詳細に説明したが、本実施形態の読み出し回路２１の回路構成によれば、ページプログラム動作のセット動作とセットベリファイ動作において、メモリセルＭＣを流れる電流の方向が同じであり、セット動作とセットベリファイ動作を通して、寄生容量の大きいソースプレートＳＰ及び非選択のローカルビット線ＬＢＬの電圧レベルを一定に維持できる。一方、セクタ消去動作のリセット動作とリセットベリファイ動作においても、メモリセルＭＣを流れる電流の方向が同じであり、リセット動作とリセットベリファイ動作を通して、寄生容量の大きいソースプレートＳＰの電圧レベルを一定に維持できる。従って、ページプログラム動作及びセクタ消去動作の何れにおいても、低消費電力化及び高速化が可能となる。
【０１２４】
次に、ページ読み出し動作について説明する。図２３にページ読み出し動作のフローチャートを示す。コマンド入力シーケンスで、ページ読み出し動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてページ読み出し動作の命令が認識されると（ステップ＃Ｒ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、ページ読み出し動作の対象となるページを指定するページアドレス（バンクアドレス、行アドレス、第１列アドレスの組み合わせ）とページ内の先頭アドレスを指定する第２列アドレスの全部が、２回以上に分割して入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｒ２）。ここで、全ての書き込み回路２２は非活性化され、各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、スイッチＳＷ２，ＳＷ５〜ＳＷ８はオフ状態となり、スイッチＳＷ１，ＳＷ３がオン状態となる。
【０１２５】
引き続き、行デコーダ１６が２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動し、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位Ｖｓｓに駆動する（ステップ＃Ｒ３）。これにより、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。
【０１２６】
引き続き、読み出し回路２１の順方向センスアンプ４０が活性化して、選択されたページ内の全てのメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を読み出す（ステップ＃Ｒ４）。ページ読み出し動作の読み出し動作の手順は、上述したセットベリファイ動作の順方向センスアンプ４０が活性化の手順と全く同じであるので、重複する説明は割愛する。
【０１２７】
各読み出し回路２１の順方向センスアンプ４０から読み出された出力データは、スイッチＳＷ１，ＳＷ３を介して、データレジスタ４２に書き込まれる（ステップ＃Ｒ５）。引き続き、ページ内の指定アドレスに対応する８つの読み出し回路２１のスイッチＳＷ４が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。当該８つの読み出し回路２１のデータレジスタ４２に格納されている出力データが、リードイネーブル信号ＲＥＢの２つの信号レベル間での遷移（トグル）に同期して、１バイト単位で入出力制御回路１１に転送され、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）から出力される。出力データが１バイト単位で入出力制御回路１１に転送される毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する８つの読み出し回路２１が選択され、当該読み出し回路２１の各データレジスタ４２から出力データが入出力制御回路１１に転送され、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）から出力される（ステップ＃Ｒ６）。当該出力データのデータレジスタ４２から入出力制御回路１１への転送処理及び８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）からの出力処理が、最大でページサイズのバイト値に相当する回数、読み出し回路２１を８個ずつ順番に選択して繰り返され、上記リードイネーブル信号ＲＥＢの上記トグルが終了した時点で、ページ読み出し動作が完了する。
【０１２８】
尚、本実施形態では、ページ読み出し動作に順方向センスアンプ４０を使用したが、順方向センスアンプ４０に代えて、逆方向センスアンプ４１を使用することも可能であるが、逆方向センスアンプ４１を使用する場合は、比較器６１の出力ＲＲＯＵＴの出力レベルを反転させてから、データレジスタ４２に格納に出力データを格納するように、読み出し回路２１を変更する必要がある。
【０１２９】
〈第２実施形態〉
第１実施形態では、図９に示すように、読み出し回路２１を順方向センスアンプ４０と逆方向センスアンプ４１の２つのセンスアンプを備え、図８に示すように、グローバルビット線ＧＢＬ毎に、読み出し回路２１と書き込み回路２２が同じグローバルビット線ＧＢＬに対して動作し、更に、データレジスタ４２を共用できるように構成した。しかし、読み出し回路２１をリセットベリファイ動作とそれ以外で回路構成を分離し、１つの順方向センスアンプ４０をグローバルビット線ＧＢＬ毎に設け、逆方向センスアンプ４１を順方向センスアンプ４０に代えてソースプレートＳＰ側に設ける構成も可能である。以下、２つの順方向センスアンプの一方をグローバルビット線ＧＢＬ側に、他方をソースプレートＳＰ側に設けた本発明装置の第２実施形態について説明する。
【０１３０】
図２４に、読み出し或いは書き込みの対象となるデータの２ビット当たりの読み出し回路２１と書き込み回路２２の概略のブロック構成を示す。読み出し回路２１は、セットベリファイ動作とページ読み出し動作時に使用する第１の順方向センスアンプ４０と、リセットベルファイ動作時に使用する第２の順方向センスアンプ４８と、１ビットのデータレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４を備えて構成される。本実施形態では、同一列のＭ個のブロック３０の各ソースプレートＳＰが相互に接続され、第２の順方向センスアンプ４８と接続している。１ブロック列毎に、２本のグローバルビット線ＧＢＬと１つのソースプレートＳＰが設けられている。
【０１３１】
第１の順方向センスアンプ４０、データレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４は、グローバルビット線ＧＢＬ毎に夫々設けられており、第２の順方向センスアンプ４８は、ソースプレートＳＰ毎に設けられている。即ち、第２の順方向センスアンプ４８は同じブロック列の２本のグローバルビット線ＧＢＬで共用される構成となっている。第１及び第２の順方向センスアンプ４０，４８の回路構成は全く同じであるが、第２の順方向センスアンプ４８の出力ＦＲＯＵＴＢは、第１実施形態の逆方向センスアンプ４１の出力ＲＲＯＵＴと同様に、第１の順方向センスアンプ４０の出力ＦＲＯＵＴと出力レベルの逆転した読み出しデータを出力するために、比較器５１の反転出力が、順方向センスアンプ４８の出力ＦＲＯＵＴＢとして、２つのスイッチＳＷ２に夫々接続する。以下、便宜的に、ページ消去動作に入力する電圧名の末尾に“２”を付して、第１の順方向センスアンプ４０のものと区別する。
【０１３２】
尚、本実施形態では、セクタ消去動作における一連のページ消去動作を通してソースプレートＳＰの駆動状態を、リセット電圧ＶＲＳＴ近傍に維持するために、第２の順方向センスアンプ４８のバイアス状態を、第１の順方向センスアンプ４０より高電圧側にシフトさせている。具体的には、順方向センスアンプ４８に入力する参照電圧ＶＦＲＥＦ２の電圧をリセット電圧ＶＲＳＴと同電圧に設定し、それに応じて、他の参照電圧ＶＦＥＱ２、中間電圧ＶＦＩＲＥＦ２、電源電圧ＶＤＤ２も、同じ電圧差を維持して高電圧側にシフトさせる。
【０１３３】
ページプログラム動作及びページ読み出し動作は、使用する読み出し回路２１と書き込み回路２２の回路が、第１実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。セクタ消去動作も、リセット動作は、使用する書き込み回路２２の回路が、第１実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。
【０１３４】
セクタ消去動作において、第１実施形態と異なる点は、予備読み出し動作とリセットベルファイ動作が、逆方向センスアンプ４１に代えて第２の順方向センスアンプ４８を使用し、２本のグローバルビット線ＧＢＬを交互に選択して、選択された側のグローバルビット線ＧＢＬに接続するメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を、ソースプレートＳＰ側から読み出す点である。また、第１実施形態では、予備読み出し動作とリセット動作とリセットベルファイ動作を通して、ソースプレートドライバ３４はソースプレートＳＰをリセット電圧ＶＲＳＴに駆動していたが、第２実施形態では、ソースプレートドライバ３４はソースプレートＳＰを、リセット動作時にはリセット電圧ＶＲＳＴに駆動し、予備読み出し動作とリセットベルファイ動作時には高インピーダンス状態とする。一方、２本のグローバルビット線ＧＢＬは、ライトドライバ４７によって、リセット動作時には接地電位ＶＳＳに駆動され、予備読み出し動作とリセットベルファイ動作時には、選択された方のグローバルビット線ＧＢＬがリセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ、第１実施形態における参照電圧ＶＲＲＥＦと同電圧）に駆動され、選択されていない方のグローバルビット線ＧＢＬはリセット電圧ＶＲＳＴに駆動されるか、或いは、高インピーダンス状態となる。従って、第２実施形態のソースプレートドライバ３４及びライトドライバ４７の回路構成は、図７及び図１２に示す回路構成とは異なる。第２の順方向センスアンプ４８の動作は、セットベリファイ動作時の順方向センスアンプ４０と同じであるので、重複する説明は割愛する。
【０１３５】
図２５に、予備読み出し動作とリセットベルファイ動作時における電流経路を示す。図２５に示すように、順方向センスアンプ４８の定電流源回路５２から、ＮＭＯＳトランジスタＱ６、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、選択されたグローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。予備読み出し動作とリセットベルファイ動作時におけるライトドライバ４７は、メモリセル電流より大きな電流駆動能力を有し、且つ、選択されたグローバルビット線ＧＢＬの電位を、リセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ）に維持する。ライトドライバ４７の予備読み出し動作とリセットベルファイ動作時に活性化される箇所の回路構成としては、例えば、図１０に示す逆方向センスアンプ４１の差動増幅器６０、ＮＭＯＳトランジスタＱ１１，Ｑ１２からなる定電流源回路６２、ＰＭＯＳトランジスタＱ１６，Ｑ１７、ＮＭＯＳトランジスタＱ１５からなる回路部分と同じ回路構成が利用できる。ここで、非選択のローカルビット線ＬＢＬはソースプレートＳＰと同電位であるため、非選択のローカルビット線ＬＢＬに接続するメモリセルＭＣには電流が流れない。
【０１３６】
順方向センスアンプ４８からの出力ＦＲＯＵＴＢは、選択されたグローバルビット線ＧＢＬ側の書き込み回路２２に対して、スイッチＳＷ２、排他的論理和回路４３、論理和回路４５、スイッチＳＷ７を介して判定レジスタ４６に出力され、論理和回路４５の出力値が判定レジスタ４６に書き込まれ保持される。データレジスタ４２内の期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルとなり、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルとなる。
【０１３７】
以上の動作を、グローバルビット線ＧＢＬを入れ替えて繰り返し、２回実行することで、予備読み出し動作或いはリセットベルファイ動作が１回終了する。
【０１３８】
第２実施形態における予備読み出し動作とリセットベルファイ動作は、寄生容量の大きなソースプレートＳＰ側から実行するため、大規模なメモリセルアレイには必ずしも好適とは言えないが、小規模なメモリセルアレイには使用できる。
【０１３９】
以上の説明では、予備読み出し動作とリセットベルファイ動作を、グローバルビット線ＧＢＬを入れ替えて繰り返し実行する場合を説明したが、ブロック列毎のグローバルビット線ＧＢＬの数を１本にするか、或いは、１つのブロック３０内のソースプレートＳＰをグローバルビット線ＧＢＬの本数（本実施形態では２本）と同数に分割して、グローバルビット線ＧＢＬとソースプレートＳＰを１対１に対応付けることで、グローバルビット線ＧＢＬを入れ替えて繰り返し実行する必要がなくなる。
【０１４０】
〈第３実施形態〉
上記各実施形態において、メモリセルＭＣは、図４に示すように、可変抵抗素子ＲＣＥの一端とセルトランジスタＣＴのソース及びドレインの一方を接続して構成される３端子構造のものを使用する場合を説明した。セルトランジスタＣＴはゲート電位を制御することで、ソース・ドレイン間を流れる電流量を制御する３端子型の電流制御素子であったが、３端子型の電流制御素子としては、バイポーラトランジスタも使用できる。しかし、メモリセルＭＣは、図２６に示すように、可変抵抗素子ＲＣＥの一端と２端子構造の電流制御素子ＣＣＥの一端を接続して構成される２端子構造のもの、或いは、可変抵抗素子ＲＣＥだけで構成される２端子構造のものを使用しても、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向を同じにすることができる。尚、２端子型の電流制御素子ＣＣＥは、バリスタ等の、印加極性に応じた所定の閾値電圧以上の電圧を印加した場合に双方向に電流を流すことができる素子の使用が好ましい。また、図２６に示すメモリセルＭＣは、可変抵抗素子ＲＣＥと電流制御素子ＣＣＥの配置を入れ替えても良い。
【０１４１】
メモリセルＭＣが２端子構造の場合は、図２６に示すように、一端はローカルビット線ＬＢＬに接続されるが、他端はソースプレートＳＰではなく、サブワード線ＳＷＬに接続される。従って、各ブロック３０には、ソースプレートＳＰ及びそれを駆動するソースプレートドライバ３４は不要となる。メモリセルＭＣを通過する電流経路は、ソースプレートＳＰ及びソースプレートドライバ３４に代わり、サブワード線ＳＷＬとサブワード線ドライバ３２を通過する。また、各動作時の選択及び非選択のサブワード線ＳＷＬ、非選択のローカルビット線ＬＢＬに印加される電圧も、第１実施形態とは異なる。このため、サブワード線ドライバ３２及びビット線セレクタ３３は、第１実施形態とは異なる回路構成となる。
【０１４２】
以下、本発明装置の第３実施形態を、メモリセルＭＣが２端子構造であって、第１実施形態と同じメモリセルアレイ構成で、同じ読み出し回路２１と書き込み回路２２をグローバルビット線ＧＢＬ毎に設ける場合について説明する。
【０１４３】
セット動作及びセットベリファイ動作時には、選択サブワード線ＳＷＬを接地電位ＶＳＳに駆動し、非選択サブワード線ＳＷＬと非選択ローカルビット線ＬＢＬをセット電圧ＶＳＥＴと接地電位ＶＳＳの中間電圧ＶＭＳＥＴに駆動する。中間電圧ＶＭＳＥＴは、例えば、順方向センスアンプ４０の参照電圧ＶＦＲＥＦに、電流制御素子ＣＣＥが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧ＶＴＳＥＴを足した値（ＶＦＲＥＦ＋ＶＴＳＥＴ）とするのが好ましい。また、セット電圧ＶＳＥＴは、第１実施形態の場合より、閾値電圧ＶＴＳＥＴだけ高電圧に設定するのが好ましい。これにより、セット動作時には、信号ＷＤＡＴＡが高レベルの場合に、ライトドライバ４７から、グローバルビット線ＧＢＬ、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥと電流制御素子ＣＣＥ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（電流制御素子ＣＣＥ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化される。セット動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間には、セット電圧ＶＳＥＴと中間電圧ＶＭＳＥＴの差分電圧（ＶＳＥＴ−ＶＭＳＥＴ）が印加されるので、当該印加電圧でも可変抵抗素子ＲＣＥの電気抵抗が変化しないように、セット電圧ＶＳＥＴと参照電圧ＶＦＲＥＦを夫々調整する。
【０１４４】
セットベリファイ動作時には、定電流源回路５２から、ＮＭＯＳトランジスタＱ６、グローバルビット線ＧＢＬ、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。セットベリファイ動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間の電圧差は、可変抵抗素子ＲＣＥの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子ＣＣＥがオンしないように調整することで、選択ローカルビット線ＬＢＬに接続する非選択メモリセルＭＣからの干渉を排除できる。セット動作及びセットベリファイ動作時において、ビット線セレクタ３３から、非選択のローカルビット線ＬＢＬ、非選択メモリセルＭＣの可変抵抗素子ＲＣＥと電流制御素子ＣＣＥ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成されるが、非選択メモリセルＭＣの両端に印加される電圧は高々中間電圧ＶＭＳＥＴであるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４５】
更に、リセット動作及びリセットベリファイ動作時には、選択サブワード線ＳＷＬをリセット電圧ＶＲＳＴに駆動し、非選択サブワード線ＳＷＬと非選択ローカルビット線ＬＢＬをリセット電圧ＶＲＳＴと接地電位ＶＳＳの中間電圧ＶＭＲＳＴに駆動する。中間電圧ＶＭＲＳＴは、例えば、逆方向センスアンプ４１の参照電圧ＶＲＲＥＦから電流制御素子ＣＣＥが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧ＶＴＲＳＴ（絶対値）を引いた値（ＶＲＲＥＦ−ＶＴＲＳＴ）とするのが好ましい。また、リセット電圧ＶＲＳＴ及び参照電圧ＶＲＲＥＦは、第１実施形態の場合より、閾値電圧ＶＴＲＳＴだけ高電圧に設定するのが好ましい。これにより、リセット動作時には、信号ＷＤＡＴＡが低レベルの場合に、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（電流制御素子ＣＣＥ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。リセット動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間に印加される電圧は中間電圧ＶＭＲＳＴとなるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４６】
リセットベリファイ動作時には、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬ、ＰＭＯＳトランジスタＱ１６を経由して、定電流源回路６２に至る電流経路が形成され。可変抵抗素子ＲＣＥに、第１電極（電流制御素子ＣＣＥ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。リセットベリファイ動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間の電圧差は、可変抵抗素子ＲＣＥの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子ＣＣＥがオンしないように調整することで、選択ローカルビット線ＬＢＬに接続する非選択メモリセルＭＣからの干渉を排除できる。リセット動作及びリセットベリファイ動作時において、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、非選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、非選択のローカルビット線ＬＢＬを経由して、ビット線セレクタ３３に至る電流経路が形成されるが、非選択メモリセルＭＣの両端に印加される電圧は高々リセット電圧ＶＲＳＴと中間電圧ＶＭＲＳＴの差分電圧であるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４７】
メモリセルＭＣが２端子構造の場合であっても、読み出し回路２１と書き込み回路２２を第１実施形態と同様に構成することで、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向を同じにできる。その結果、第３実施形態においても、第１実施形態におけるソースプレートＳＰに代わる選択及び非選択のサブワード線ＳＷＬを同じレベルに維持でき、或いは、その電位変化を抑制でき、プログラム動作及び消去動作時の低消費電力化及び高速化が図れることが分かる。
【０１４８】
〈第４実施形態〉
上記各実施形態では、読み出し回路２１に使用した順方向センスアンプ４０，４８、逆方向センスアンプ４１を、メモリセル電流の大小を検出する電流検知型のセンスアンプ（電流センスアンプ）で構成した場合を例に説明したが、各センスアンプの回路構成は、上記実施形態の回路構成に限定されるものではない。
【０１４９】
例えば、上記第１実施形態の変形例として、順方向センスアンプ４０と逆方向センスアンプ４１を、図２７に示すように、グローバルビット線ＧＢＬの電圧レベルの大小を検出する電圧検知型のセンスアンプ（電圧センスアンプ）で構成するようにしても良い。具体的には、順方向センスアンプ４０をラッチ付き比較器５５とプリチャージ用のＰＭＯＳトランジスタＱ８で構成し、逆方向センスアンプ４１をラッチ付き比較器６５とプリチャージ用のＰＭＯＳトランジスタＱ１８で構成し、グローバルビット線ＧＢＬを、２つのラッチ付き比較器５５，６５の反転入力に接続する。ラッチ付き比較器５５は、非反転入力に順方向参照電圧ＶＦＥＱを入力し、非反転出力が、順方向センスアンプ４０の出力ＦＲＯＵＴとして、スイッチＳＷ１に接続する。ラッチ付き比較器６５は、非反転入力に逆方向参照電圧ＶＲＥＱを入力し、非反転出力が、逆方向センスアンプ４１の出力ＲＲＯＵＴとして、スイッチＳＷ２に接続する。
【０１５０】
順方向センスアンプ４０の動作について説明する。先ず、第１実施形態と同じ要領で、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となっており、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位ＶＳＳに駆動している。この状態において、活性化信号ＦＣＣＴＬＢが低レベルに遷移して、ＰＭＯＳトランジスタＱ８をオン状態にして、グローバルビット線ＧＢＬを順方向読み出し電圧ＶＦＲＤに充電する。順方向読み出し電圧ＶＦＲＤは可変抵抗素子ＲＣＥが誤って低抵抗化されない程度に低電圧に設定されている。グローバルビット線ＧＢＬの充電が完了すると、活性化信号ＦＣＣＴＬＢが高レベルに戻り、ＰＭＯＳトランジスタＱ８がオフ状態となると、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行し、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、グローバルビット線ＧＢＬから、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子ＲＣＥが低抵抗のセット状態“１”の場合、高抵抗のリセット状態“０”よりメモリセル電流が大きいため、グローバルビット線ＧＢＬが順方向参照電圧ＶＦＥＱより低い電圧まで放電される時間が短いので、当該タイミングで、活性化信号ＦＬＴＭＧＴを低レベルから高レベルに遷移させると、ラッチ付き比較器５５が活性化して、グローバルビット線ＧＢＬの電圧と定電圧の参照電圧ＶＦＥＱを比較し、その比較結果をラッチして、出力ＦＲＯＵＴとして出力する。従って、可変抵抗素子ＲＣＥがセット状態“１”の場合、高レベル“１”が出力され、リセット状態“０” の場合、低レベル“０”が出力される。
【０１５１】
次に、逆方向センスアンプ４１の動作について簡単に説明する。先ず、第１実施形態と同じ要領で、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となっており、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが低レベルとなって、ソースプレートＳＰをリセット電圧ＶＲＳＴに駆動している。この状態において、活性化信号ＲＣＣＴＬＢが低レベルに遷移して、ＰＭＯＳトランジスタＱ１８をオン状態にして、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴより低電圧の逆方向読み出し電圧ＶＲＲＤに充電する。リセット電圧ＶＲＳＴと逆方向読み出し電圧ＶＲＲＤの電圧差は可変抵抗素子ＲＣＥが誤って高抵抗化されない程度に低電圧に設定されている。グローバルビット線ＧＢＬの充電が完了すると、活性化信号ＲＣＣＴＬＢが高レベルに戻り、ＰＭＯＳトランジスタＱ１８がオフ状態となると、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行し、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３を経由して、グローバルビット線ＧＢＬに至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子ＲＣＥが低抵抗のセット状態“１”の場合、高抵抗のリセット状態“０”よりメモリセル電流が大きいため、グローバルビット線ＧＢＬが逆方向参照電圧ＶＲＥＱより高い電圧まで充電される時間が短いので、当該タイミングで、グローバルビット線ＧＢＬの電圧と定電圧の参照電圧ＶＲＥＱをラッチ付き比較器６５で比較し、その比較結果をラッチして、出力ＲＲＯＵＴとして出力する。従って、可変抵抗素子ＲＣＥがセット状態“１”の場合、低レベル“０”が出力され、リセット状態“０” の場合、高レベル“１”が出力される。
【０１５２】
〈別実施形態〉
以下に別実施形態につき説明する。
【０１５３】
〈１〉 本発明装置は、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向が同じであることを特徴とするもので、それによって、プログラム動作及び消去動作時の夫々におけるソースプレートＳＰ等の寄生容量の大きなノードの電位変化を抑制することで、プログラム動作及び消去動作時の低消費電力化及び高速化が図れる。従って、当該特徴を有する限りにおいて、セットベリファイ動作及びリセットベリファイ動作の方式やそれに利用する回路構成は、上記各実施形態に限定されるものではない。
【０１５４】
〈２〉 上記第４実施形態では、電圧センスアンプを使用した第１実施形態の変形例を説明したが、第３実施形態においても同様の変形例が可能である。また、第１または第３実施形態において、順方向センスアンプ４０と逆方向センスアンプ４１の一方を電流センスアンプで構成し、他方を電圧センスアンプで構成するようにしても良い。更に、第２実施形態の変形例として、読み出し回路２１の２つの順方向センスアンプ４０，４８についても、何れか一方または両方を、電流センスアンプに代えて電圧センスアンプで構成するようにしても良い。
【０１５５】
更に、上記第４実施形態で説明した図２７に示す２つのラッチ付き比較器５５，６５を、図２８に示すように、１つのラッチ付き比較器５５で構成し、反転入力に順方向参照電圧ＶＦＥＱと逆方向参照電圧ＶＲＥＱを、スイッチＳＷ９，ＳＷ１０を介して何れか一方の参照電圧を選択して入力可能に構成しても良い。この場合、ラッチ付き比較器５５の活性化信号ＦＬＴＭＧＴ／ＲＬＴＭＧＴは、第４実施形態における活性化信号ＦＬＴＭＧＴと活性化信号ＲＬＴＭＧＴの論理和となる。
【０１５６】
更に、上記第１実施形態で例示した電流センスアンプ及び第４実施形態で例示した電圧センスアンプの回路構成も一例であって、種々の回路構成のものが使用可能である。
【０１５７】
更に、上記各実施形態で例示した書き込み回路２２も、上記実施形態に限定されるものではなく、種々の回路構成に変更可能であり、また、使用する動作モードに適した回路構成とすることができる。
【０１５８】
更に、上記各実施形態で例示した書き込み回路２２の電源電圧は書き込みとベリファイの繰り返し動作中、一定値である必要は無く、書き込み回数等によって変動させても良い。
【０１５９】
更に、上記各実施形態で例示した、各動作タイミングやパルス幅は書き込みとベリファイの繰り返し動作中で、同じである必要は無く、書き込み回数等によって変動させても良い。
【０１６０】
〈３〉 上記各実施形態では、動作モードとして、ページプログラム動作、セクタ消去動作、ページ読み出し動作について説明したが、プログラム動作、消去動作、及び、読み出し動作は、ページ単位或いはセクタ単位で行うものに限定されるものではない。更に、１ページの大きさや構成、１セクタの大きさや構成も上記実施形態に限定されるものではない。
【０１６１】
例えば、上記第１実施形態において、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）としたが、セット動作及びセットベリファイ動作を同時に選択されるメモリセルＭＣを交替させながら複数回に分けて実行する場合には、当該実行回数倍に拡大することができる。１回の実行を「フェーズ」と称するとして、例えば、図８に示す読み出し回路２１と書き込み回路２２において、データレジスタ４２と判定レジスタ４６のビット数を、当該フェーズ数倍に拡張することで、実現可能となる。具体的には、セット動作及びセットベリファイ動作の夫々を、１本のグローバルビット線ＧＢＬについて、４本のローカルビット線ＬＢＬを順次切り替えて４回のフェーズに分けて順番に選択して、実行する場合では、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）を４倍した値（Ｎ）となる。ここで、第１フェーズのセット動作及びセットベリファイ動作では、データレジスタ４２と判定レジスタ４６の１ビット目のデータを使用し、第２フェーズのセット動作及びセットベリファイ動作では、データレジスタ４２と判定レジスタ４６の２ビット目のデータを使用し、以下同様に、フェーズの順番とデータレジスタ４２と判定レジスタ４６の使用するデータを対応させることで、ページプログラム動作における１ページの大きさを拡張することが可能となる。尚、フェーズを切り替えるためのカウンタ等の追加の回路は、アレイ制御回路２０内に構成すれば良い。
【０１６２】
更に、プログラム動作、消去動作、及び、読み出し動作を、バイト単位或いはワード単位（Ｉ／Ｏ数が８以外の場合）でランダムアクセス動作により実行するようにしても良い。例えば、バイト単位でのみ各動作を実行する場合は、読み出し回路２１と書き込み回路２２は、グローバルビット線ＧＢＬ毎に設ける必要はなく、Ｉ／Ｏ毎に設けて、読み出し回路２１及び書き込み回路２２とグローバルビット線ＧＢＬの間に、グローバルビット線選択回路を設けて、選択されたグローバルビット線ＧＢＬに対して、各動作を実行する回路構成としても良い。
【０１６３】
更に、上記各実施形態では、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）を介して入出力制御回路１１から入力或いは出力される構成となっているが、アドレス入力専用の入力端子を設けるようにしても良い。更に、バイト単位或いはワード単位でランダムアクセス動作だけを行う場合は、必ずしもコマンドコードの入力によって動作モードを決定する構成でなくても良い。一般的なＳＲＡＭのように外部入力の制御信号により動作モードを決定するようにしても良い。
【０１６４】
更に、上記各実施形態では、プログラム動作と消去動作を夫々個別の書き込み動作として扱ったが、これを１つの書き込み動作として処理するようにしても良い。例えば、１ページ分の書き込み動作を、１ページ分の入力データをデータレジスタ４２に書き込んだ後で、予備読み出し動作を行い、一連のページ消去動作を行った後に、引き続いて、ページプログラム動作を行うようにしても良い。また、ページ消去動作とページプログラム動作を逆転させても良い。また、ページ消去動作もセット状態の可変抵抗素子ＲＣＥの全てに対してリセット動作を行うのではなく、データレジスタ４２に書き込まれた入力データ（期待値）が“０”であるセット状態の可変抵抗素子ＲＣＥだけを選択してリセット動作を行うようにしても良い。
【０１６５】
更に、同じグローバルビット線に接続するメモリセルＭＣに接続するソースプレートＳＰを同電位に、しかも、グローバルビット線毎に独立して駆動できるように構成することで、グローバルビット線毎に、データレジスタ４２に書き込まれた入力データ（期待値）に応じて、期待値に対応するプログラム動作または消去動作を、同時に並行して実行するようにしても良い。
【０１６６】
〈４〉 上記各実施形態では、メモリセルアレイ構成として、図２に示すような、ビット線及びワード線が夫々２階層で構成された階層型アレイ構成を例示したが、小規模なメモリセルアレイ構成の場合では、グローバルビット線やメインワード線を設けず、単層のメモリセルアレイ構成としても良い。また、階層型アレイ構成を採用する場合であっても、サブアレイ３１内のメモリセルＭＣの行及び列数、１バンク内のブロック３０の行及び列数、更には、バンク数等も、上記実施形態に限定されるものではなく、適宜変更可能である。
【０１６７】
〈５〉 上記各実施形態において、セット動作、セットベリファイ動作、リセット動作、リセットベリファイ動作、プログラム動作、消去動作等の定義は、便宜的なものであり、上記実施形態の定義に限定されるものではない。例えば、可変抵抗素子ＲＣＥの電気抵抗を高抵抗化する動作をセット動作、低抵抗化する動作をリセット動作と称しても良い。更に、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化した状態に論理値“０”を割り当て、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化した状態に論理値“１”を割り当てるようにしても良い。論理値の割り当てが逆転することで、読み出し回路２１及び書き込み回路２２の回路構成は、必要に応じて変更すれば良い。
【０１６８】
〈６〉 上記各実施形態において、詳細に説明した回路動作のタイミング及び電圧値等は一例であり、所望の動作が実現できる限りにおいて、上記実施形態で例示したものに限定されるものではない。
【０１６９】
〈７〉 上記各実施形態では、本発明装置が、独立した半導体記憶装置である場合を想定したが、本発明装置は、マイクロプロセッサやＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置と同一基板上或いは同一パッケージ内に組み込まれる内蔵型の半導体記憶装置であっても良く、その場合、図１に例示した本発明装置のブロック構成のメモリセルアレイ１０を除く回路部分の一部が、本発明装置の外部の回路によって構成される形態であっても構わない。
【符号の説明】
【０１７０】
１： 半導体記憶装置
１０： メモリセルアレイ
１１： 入出力制御回路
１２： 制御信号入力回路
１３： アドレスレジスタ
１４： 行アドレスバッファ
１５： 列アドレスバッファ
１６： 行デコーダ
１７： 列デコーダ
１８： コマンドレジスタ
１９： 制御ロジック回路
２０： アレイ制御回路
２１： 読み出し回路
２２： 書き込み回路
２３： ステータスレジスタ
２４： 状態信号出力回路
３０： ブロック
３１： メモリセルサブアレイ
３２： サブワード線ドライバ
３３： ビット線セレクタ
３４： ソースプレートドライバ
３５： サブワード線選択信号の反転信号生成回路
４０，４８： 順方向センスアンプ
４１： 逆方向センスアンプ
４２： データレジスタ
４３： 排他的論理和回路
４４： 論理積回路
４５： 論理和回路
４６： 判定レジスタ
４７： ライトドライバ
５０，６０： 差動増幅器
５１，５５，６１，６５： ラッチ付き比較器
５２，６２： 定電流源回路
５３，６３： ＣＭＯＳ転送ゲート
５４，６４： インバータ
ＣＣＥ： 電流制御素子
ＣＳＰ： 容量素子
ＣＴ： セルトランジスタ
ＤＡＴＡＩＮ： 書き込み回路のデータ入力端子
ＤＡＴＡＯＵＴ： 読み出し回路のデータ出力端子
ＤＪＩＮ： 判定レジスタの入力端子
ＤＪＯＵＴ： 判定レジスタの出力端子
ＤＲＩＮ： データレジスタの入力端子
ＤＲＯＵＴ： データレジスタの出力端子
ＦＳＮＦＬ，ＲＳＮＦＬ： 内部ノード
ＧＢＬ： グローバルビット線
ＬＢＬ： ローカルビット線
ＭＣ： メモリセル
ＭＷＬＢ： メインワード線
Ｑ１，Ｑ２，Ｑ３，Ｑ５，Ｑ８： ＰＭＯＳトランジスタ
Ｑ１４，Ｑ１６，Ｑ１７，Ｑ１８： ＰＭＯＳトランジスタ
Ｑ４，Ｑ６，Ｑ７： ＮＭＯＳトランジスタ
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１５： ＮＭＯＳトランジスタ
ＲＣＥ： 可変抵抗素子
ＳＰ： ソースプレート
ＳＷＬ： サブワード線
ＳＷ１〜ＳＷ１０： スイッチ
【技術分野】
【０００１】
本発明は、主として、電気的ストレスの印加により電気抵抗が変化する電気的動作特性に基づき情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し構成されるメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性メモリは、大容量で小型の情報記録媒体として、コンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性メモリに対する需要は非常に大きい。これは、電気的に書き換えが可能であり、しかも電源を切ってもデータが消えない点から、容易に持ち運びの可能なメモリカードや携帯電話等や装置稼動の初期設定として不揮発に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等の理由によるものである。
【０００３】
但し、フラッシュメモリは、データを論理値“０”を書き込むプログラム動作に比べて、データを論理値“１”に消去する消去動作に時間がかかるため、高速動作させることができない。消去動作に関して、消去動作を行うときはブロック単位で行うことで速度の向上を図っているが、消去をブロック単位で行うためランダムアクセスによる書き込みができないという問題がある。
【０００４】
そこで現在、フラッシュメモリに代わる新型の不揮発メモリが広く研究されている。なかでも金属酸化膜に電圧を印加することで抵抗変化が起きる現象を利用した抵抗変化メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また低電圧動作が可能で、高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。
【０００５】
これら金属酸化物を有する可変抵抗素子の書き込み特性（プログラム及び消去特性）として、バイポーラスイッチングと呼ばれる駆動方法の場合、プログラム動作と消去動作において夫々逆極性の電圧パルスを素子に印加することで、その電圧パルスの極性に応じて素子の電気抵抗が増加(高抵抗化)或いは減少(低抵抗化)するため、各電気抵抗状態にデータとして論理値を当て嵌めることで、当該可変抵抗素子をメモリ素子として使用することができる。
【０００６】
上記金属酸化物を有する可変抵抗素子を用いた記憶装置の特徴として、プログラム動作と消去動作の何れもが低電圧で高速に行えることから任意のアドレスに対する高速書き換えが可能な点が挙げられる。このため、従来ＤＲＡＭに展開して使用していたデータを不揮発メモリのまま使用できる、モバイル機器の消費電力の低減や使い勝手の向上に大きく低減できることが期待される。一方で、バイポーラスイッチングに特有の駆動方法に起因する解決すべき課題が存在する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９９１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
可変抵抗素子に記憶情報としての正確な抵抗値を書き込み、メモリ素子としての信頼性を向上させるために、選択されたメモリセル内の可変抵抗素子の電気抵抗を変化させる書き込み動作と書き込まれた抵抗値の検証のための読み出し動作（ベリファイ動作）を繰り返し行うことが望ましい。ベリファイ動作では、選択されたメモリセル内の可変抵抗素子に書き込み動作のための電圧パルスが印加された後に、ベリファイ動作のための電圧パルスを印加し、選択されたメモリセルに流れる電流または当該電流による電圧変化等をセンスアンプで検出することで、書き込み動作によって可変抵抗素子の電気抵抗が所望の抵抗値にまで変化したか否かの検証を行う（例えば、上記特許文献１参照）。ここで、以下の説明の便宜のため、メモリセルは行方向及び列方向に夫々複数配列し、同一列のメモリセルの各一端が共通のビット線に接続し、全てのメモリセルの各他端が共通のソースプレートに接続してなるメモリセルアレイを想定する。尚、以下に説明する問題は、同一行または同一列のメモリセルの各他端が共通のソース線に接続するアレイ構成においても同様である。
【０００９】
従来、既に書き込まれたメモリセルに対する通常の読み出し動作と上記ベリファイ動作は、共に同じセンスアンプを使用して行われるため、夫々同極性の電圧パルスを印加することで実行されていた。従って、バイポーラスイッチング動作により書き込み動作を行う場合、可変抵抗素子の抵抗状態を低抵抗化する書き込み動作（以下、「セット動作」と称す。）と可変抵抗素子の抵抗状態を高抵抗化する書き込み動作（以下、「リセット動作」と称す。）間で可変抵抗素子に印加される電圧パルスの極性が異なっていても、それらの各ベリファイ動作で可変抵抗素子に印加される電圧パルスの極性は同じであった。
【００１０】
セット動作においては、セット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に低抵抗化されていないと判断された場合、再セット動作を実行する。再セット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に低抵抗化されたと判定されるまで、或いは、再セット動作の回数が規定回数に達するまで、再セット動作とそのベリファイ動作が繰り返される。セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性を同じにしておけば、当該繰り返し動作の間、ソースプレートと非選択ビット線の電位は、基準電位のまま変更する必要はない。
【００１１】
リセット動作においても、セット動作と同様に、リセット動作後のベリファイ動作において可変抵抗素子の電気抵抗が十分に高抵抗化されていないと判断された場合、再リセット動作を実行する。再リセット動作に対してもベリファイ動作が実行され、可変抵抗素子の電気抵抗が十分に高抵抗化されたと判定されるまで、或いは、再リセット動作の回数が規定回数に達するまで、再リセット動作とそのベリファイ動作が繰り返される。上述のように、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合、リセット動作とそのベリファイ動作では、可変抵抗素子に印加する電圧パルスの極性が夫々異なる。この結果、リセット動作を行う毎に、ソースプレート及び非選択ビット線を所定のリセット電位にプリチャージし、ベリファイ動作を行う毎に、ソースプレート及び非選択ビット線の電位を基準電位に放電する必要が生じる。上述のように、再リセット動作とそのベリファイ動作が繰り返されると、その都度、ソースプレート及び非選択ビット線に対する上記プリチャージと放電も繰り返される。ソースプレートはアレイサイズに依存するが、総配線長が長く（面で形成した場合には総面積が大きく）、数１００ｐＦの寄生容量を有する場合がある。非選択ビット線についても、ビット線の総数に依存するが、通常、非選択ビット線の数は選択ビット線の数より極めて多いため、総ビット線配線長の相当割合を非選択ビット線が占めることになり、ソースプレートと同様に、数１００ｐＦの寄生容量を有する場合がある。結果として、斯かる大きな寄生容量を充放電することでリセット動作時における消費電力が増大するという問題が生じる。更に、斯かる大きな寄生容量を急速に充電すると電源電位に大きなスパイク状のノイズが発生するため、プリチャージを高速に処理できず、リセット動作期間が長くなるという問題も生じる。特に、上記所定のリセット電位を内蔵の昇圧回路で生成する場合、当該昇圧回路の電流供給能力を超過しないように、リセット電位を駆動するドライバの出力電流を十分に抑制する必要も生じる。これらは、リセット動作における上記繰り返し動作のスループットを低下させる要因となる。
【００１２】
尚、セット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、上述のように、リセット動作において上記消費電力増大及びノイズ発生等の問題が生じるが、逆に、リセット動作とそのベリファイ動作の間で、可変抵抗素子に印加する電圧パルスの極性が同じ場合は、セット動作において上記消費電力増大及びノイズ発生等の問題が生じることになる。
【００１３】
本発明は、上記のバイポーラスイッチングに特有の問題点に鑑み、可変抵抗素子への電圧印加極性が異なる２種類の書き込み動作後の各ベリファイ動作を夫々低消費電力且つ高速に実行可能な半導体記憶装置または半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第１の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第２の制御線に夫々接続して構成されるメモリセルアレイと、書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、
前記書き込み回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、
前記読み出し回路が、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置を提供する。
【００１５】
更に好ましくは、上記特徴の半導体記憶装置は、前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第１読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第２読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うように構成されている。
【００１６】
更に、上記特徴の半導体記憶装置は、前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることが好ましい。
【００１７】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第１読み出し動作と前記第２読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。
【００１８】
更に、上記特徴の半導体記憶装置は、前記読み出し回路の内の前記第１読み出し動作を実行する第１読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、前記読み出し回路の内の前記第２読み出し動作を実行する第２読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の他方の制御線と電気的に接続し、前記第１読み出し回路と前記第２読み出し回路の夫々が、電気的に接続する側の前記第１または第２の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すように構成されているのも好ましい。
【００１９】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している２種類のセンスアンプを備え、前記２種類のセンスアンプの一方を前記第１読み出し動作に使用し、他方を前記第２読み出し動作に使用するように構成されているのも好ましい。
【００２０】
更に、上記特徴の半導体記憶装置は、前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第１読み出し動作と前記第２読み出し動作の内の予め決められた一方の読み出し動作を行うように構成されているのも好ましい。
【発明の効果】
【００２１】
上記特徴の半導体記憶装置によれば、読み出し回路が、可変抵抗素子の抵抗状態を読み出す際に、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流して読み出す第１読み出し動作と、逆にメモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流して読み出す第２読み出し動作の２通りの読み出し動作が可能であるため、メモリセルの一端側から可変抵抗素子を経由して他端側へ電流を流すセット動作後における可変抵抗素子の電気抵抗が適正に低抵抗化しているか否かを判定するセットベリファイ動作には、セット動作と同じ方向に電流を流す第１読み出し動作を用いることができ、更に、メモリセルの他端側から可変抵抗素子を経由して一端側へ電流を流すリセット動作後における可変抵抗素子の電気抵抗が適正に高抵抗化しているか否かを判定するリセットベリファイ動作には、リセット動作と同じ方向に電流を流す第２読み出し動作を用いることができる。この結果、セット動作或いはリセット動作の対象となっている選択メモリセルに印加される電圧の極性はセット動作或いはリセット動作時とそれらのベリファイ動作時で同じであるため、第１または第２の制御線の一方側の電位を固定したまま、他方側の電位を極性を反転せずにレベルを変化させるだけの操作で、セット動作或いはリセット動作からベリファイ動作に移行できる。このことは、電位が固定された側の第１または第２の制御線に接続するセット動作或いはリセット動作の対象となっていない非選択メモリセルに対して、ベリファイ動作に移行する際に、他方側の非選択の制御線の電位を変化させることなく非選択メモリセルの非選択状態を維持できることを意味する。つまり、セット動作とリセット動作の何れの場合にも、大きな寄生容量を有する非選択の制御線の電位変化を伴わずにベリファイ動作に移行できるため、ベリファイ動作を含む書き込み処理全体を、低消費電力且つ高速に処理できるようになる。
【００２２】
更に、メモリセルが可変抵抗素子と電流制御素子を直列に接続して構成されていると、メモリセルの電流制御素子の導通・非導通を制御することで、メモリセルの選択・非選択を明確に分離することができる。つまり、非選択メモリセルではメモリセルの両端間の電流が遮断される。この結果、選択メモリセルに対するセット動作またはリセット動作によって、非選択メモリセルの可変抵抗素子が誤って低抵抗化或いは高抵抗化される誤書き込みが抑制される。更に、第１読み出し動作または第２読み出し動作における選択メモリセルを流れる電流への非選択メモリセルからの干渉電流の混入が排除でき、読み出し動作の動作マージン及び速度が向上する。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る半導体記憶装置の概略のブロック構成を示すブロック図
【図２】図１に示すメモリセルアレイの概略のブロック構成を示すブロック図
【図３】図２に示すブロックの概略のブロック構成及びメモリセルサブアレイの回路構成の一例を示すブロック図
【図４】本発明に係る半導体記憶装置で使用する３端子構造のメモリセルの一例を示す等価回路図
【図５】可変抵抗素子のバイポーラスイッチング動作の測定結果の一例を示す図
【図６】図３に示すサブワード線ドライバの回路構成の一例を示す回路図
【図７】図３に示すビット線セレクタ及びソースプレートドライバの回路構成の一例を示す回路図
【図８】図１及び図２に示す読み出し回路と書き込み回路の第１実施形態における概略のブロック構成を示すブロック図
【図９】図８に示すスイッチＳＷ１〜ＳＷ８のスイッチング条件を示す一覧表
【図１０】図８に示す順方向センスアンプと逆方向センスアンプの回路構成の一例を示す回路図
【図１１】データレジスタに格納されている期待値、可変抵抗素子の抵抗状態、及び、判定レジスタに書き込まれる論理値（信号ＷＤＡＴＡのレベル）の間の関係を示す一覧表
【図１２】図８に示すライトドライバの回路構成の一例を示す回路図
【図１３】ページプログラム動作の処理手順を示すフローチャート
【図１４】セット動作時に選択メモリセルを通過する電流経路を説明する図
【図１５】図１０に示す順方向センスアンプの活性化の手順を示すタイミング図
【図１６】セットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図１７】第１実施形態におけるページプログラム動作の１回目のセット動作、１回目のセットベリファイ動作、２回目のセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【図１８】セクタ消去動作の処理手順を示すフローチャート
【図１９】図１０に示す逆方向センスアンプの活性化の手順を示すタイミング図
【図２０】第１実施形態における予備読み出し動作時及びリセットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図２１】リセット動作時に選択メモリセルを通過する電流経路を説明する図
【図２２】第１実施形態のセクタ消去動作の最初のページにおける１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【図２３】ページ読み出し動作の処理手順を示すフローチャート
【図２４】図１及び図２に示す読み出し回路と書き込み回路の第２実施形態における概略のブロック構成を示すブロック図
【図２５】第２実施形態における予備読み出し動作時及びリセットベリファイ動作時に選択メモリセルを通過する電流経路を説明する図
【図２６】本発明に係る半導体記憶装置で使用する２端子構造のメモリセルの一例を示す等価回路図
【図２７】図８に示す順方向センスアンプと逆方向センスアンプの回路構成の他の一例を示す回路図
【図２８】図２７に示す順方向センスアンプと逆方向センスアンプの回路構成の他の一例を示す回路図
【図２９】従来のセクタ消去動作の最初のページにおける１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作の各期間における主要な信号及び内部ノードの電圧波形図
【発明を実施するための形態】
【００２４】
以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称する。）の実施形態につき、図面を参照して詳細に説明する。
【００２５】
〈第１実施形態〉
図１に、本発明装置の第１実施形態における概略のブロック構成を示す。図１に示すように、本発明装置１は、メモリセルアレイ１０、入出力制御回路１１、制御信号入力回路１２、アドレスレジスタ１３、行アドレスバッファ１４、列アドレスバッファ１５、行デコーダ１６、列デコーダ１７、コマンドレジスタ１８、制御ロジック回路１９、アレイ制御回路２０、読み出し回路２１、書き込み回路２２、ステータスレジスタ２３、及び、状態信号出力回路２４を備えて構成されている。尚、本実施形態では、メモリセルアレイ１０、行デコーダ１６、列デコーダ１７、読み出し回路２１、及び、書き込み回路２２により１つのメモリセルアレイバンク（以下、単に「バンク」と称す。）が構成され、当該バンクを複数組備えた構成となっており、一例として、図１では、バンク数が２の場合を例示している。
【００２６】
メモリセルアレイ１０は、図２に示すように、複数のブロック３０に分割して構成されている。ブロック３０は、行及び列方向に夫々複数、マトリクス状に配置され、同一行の各ブロック３０は、１または複数の行方向に延伸するメインワード線ＭＷＬＢで相互に連結され、同一列の各ブロック３０は、１または複数の列方向に延伸するグローバルビット線ＧＢＬで相互に連結されている。各メインワード線ＭＷＬＢは行デコーダ１６に接続し、各グローバルビット線ＧＢＬは、読み出し回路２１と書き込み回路２２に夫々接続している。尚、本実施形態では、ブロック３０毎に２本のメインワード線ＭＷＬＢと２本のグローバルビット線ＧＢＬを割り当てており、ブロック３０の列方向に配置された数（ブロック行数）をＭ、ブロック３０の行方向に配置された数（ブロック列数）をＮとすると、メインワード線ＭＷＬＢの総数は２Ｍ、グローバルビット線ＧＢＬの総数は２Ｎとなる。
【００２７】
ブロック３０は、図３に示すように、メモリセルサブアレイ（以下、単に「サブアレイ」と称す。）３１、サブワード線ドライバ３２、ビット線セレクタ３３、及び、ソースプレートドライバ３４を備えて構成されている。
【００２８】
サブアレイ３１は、メモリセルＭＣを行及び列方向に夫々複数、マトリクス状に配置して構成されている。メモリセルＭＣは、図４に示すように、可変抵抗素子ＲＣＥの一端とセルトランジスタＣＴのソース及びドレインの一方を接続して構成される３端子構造のメモリセルである。同一行のメモリセルＭＣのセルトランジスタＣＴのゲートが夫々１本の行方向に延伸するサブワード線ＳＷＬに接続し、同一列のメモリセルＭＣの可変抵抗素子ＲＣＥの他端が１本の列方向に延伸するローカルビット線ＬＢＬに接続し、サブアレイ３１内の全てのメモリセルＭＣのセルトランジスタＣＴのソース及びドレインの他方が共通のソースプレートＳＰに接続している。図３では、メモリセルＭＣを８行×８列に配置した構成例を示しており、ブロック３０毎に、サブワード線ＳＷＬとローカルビット線ＬＢＬを夫々８本ずつ設けている。尚、メモリセルＭＣは、可変抵抗素子ＲＣＥとセルトランジスタＣＴの配置を入れ替えても良い。
【００２９】
可変抵抗素子ＲＣＥは、２つの電極間に可変抵抗体を備えた素子構造を有し、当該両電極間の電流電圧特性で規定される電気抵抗状態が、当該両電極間に印加される電気的ストレスによって異なる２以上の抵抗状態間で遷移し、その内の１つ抵抗状態を不揮発的に保持することで情報を記憶する不揮発性記憶素子である。本実施形態では、説明の便宜上、可変抵抗素子ＲＣＥの２つの電極の内、セルトランジスタＣＴと接続する側の一端を第１電極、ローカルビット線ＬＢＬと接続する側の他端を第２電極と称する。
【００３０】
本実施形態では、可変抵抗素子ＲＣＥは、第２電極側から第１電極側に電流を流すことで、電気抵抗が低抵抗化し、逆に、第１電極側から第２電極側に電流を流すことで、電気抵抗が高抵抗化する抵抗スイッチング特性を有する可変抵抗素子を想定している。このように、低抵抗化と高抵抗化で電流の流れる方向が逆転する抵抗スイッチング動作はバイポーラスイッチング動作と呼ばれている。本実施形態では、可変抵抗素子ＲＣＥの電気抵抗を低抵抗化する動作をセット動作、高抵抗化する動作をリセット動作と称し、両者を総称して書き込み動作と称する。更に、本実施形態では、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化した状態（セット状態）に論理値“１”を割り当て、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化した状態（リセット状態）に論理値“０”を割り当て、可変抵抗素子ＲＣＥの電気抵抗状態に応じて１ビットの２値情報を記憶する。尚、本実施形態では、正論理を採用し、信号レベルの高レベルに論理値“１”を割り当て、低レベルに論理値“０”を割り当てる。
【００３１】
斯かるバイポーラスイッチング動作により抵抗変化を起こす可変抵抗素子ＲＣＥとしては、種々の素子構造及び材料構成のものが存在する。例えば、Ａｌ、Ｈｆ、Ｎｉ、Ｃｏ、Ｔａ、Ｚｒ、Ｗ、Ｔｉ、Ｃｕ、Ｖ、Ｚｎ、Ｎｂの少なくとも何れか１つの金属の酸化物或いは酸窒化物からなる可変抵抗体を有する可変抵抗素子を用いることができる。一例として、上部電極と下部電極の間に可変抵抗体を挟持した構造において、上部電極にＴａを、下部電極にＴｉＮを、可変抵抗体に膜厚３ｎｍのＨｆ酸化物膜を夫々用いた可変抵抗素子を作製し、下部電極を基準として、正電圧パルス（１．８Ｖ、５０ｎｓｅｃ）を印加してセット動作を行い、負電圧パルス（−１．６Ｖ、５０ｎｓｅｃ）を印加してリセット動作を行った場合の可変抵抗素子の電気抵抗の変化を、図５に示す。尚、本発明装置１に用いられる可変抵抗素子ＲＣＥは、バイポーラスイッチング動作により抵抗変化を起こすものであれば、上記例示のものに限定されるものではない。
【００３２】
一方、セルトランジスタＣＴとして、ソースとドレインが基板面と平行な方向に配置されたプレーナ型ＭＯＳトランジスタ、或いは、ソースとドレインが基板面と垂直な方向に配置された縦型ＭＯＳトランジスタ等が利用可能である。
【００３３】
ソースプレートＳＰは、セルトランジスタＣＴの構造に応じて種々の形態が考えられる。例えば、セルトランジスタＣＴがプレーナ型ＭＯＳトランジスタの場合には、ソースプレートＳＰが、サブワード線ＳＷＬ及びローカルビット線ＬＢＬ等の他の信号配線と交錯しないように、図３に例示するように、行方向または列方向に延伸する線状或いは格子状に構成するのが好ましい。また、縦型ＭＯＳトランジスタの場合には、線状或いは格子状に構成する他、平板状に構成することが可能となる。
【００３４】
サブワード線ドライバ３２は、図３に示すように、１つのサブアレイ３１の行方向（図３では左右）に１つずつ配置され、一方側のサブワード線ドライバ３２で奇数番目のサブワード線ＳＷＬを駆動し、他方側のサブワード線ドライバ３２で偶数番目のサブワード線ＳＷＬを駆動するように構成されている。各サブワード線ドライバ３２は、図６に示すように、１本のメインワード線ＭＷＬＢを夫々２本のサブワード線ＳＷＬに分岐させて、合計４本のサブワード線ＳＷＬの内の１本をサブワード線選択信号ＷＬＳＥＬ〈０−３〉で選択する回路構成となっている。同一行のブロック３０に接続する２本のメインワード線ＭＷＬＢは何れか一方が低レベルとなって選択されている。選択されていないブロック３０に接続する２本のメインワード線ＭＷＬＢは何れも高レベルである。左右１組のサブワード線ドライバ３２によって、選択されたメインワード線ＭＷＬＢに対応する４本のサブワード線ＳＷＬの内の選択された１本が高レベルに、選択されない３本が低レベルに駆動される。また、非選択のメインワード線ＭＷＬＢに対応する４本のサブワード線ＳＷＬは全てサブワード線選択信号ＷＬＳＥＬ〈０−３〉の反転信号によって全て低レベルに駆動される。当該反転信号を生成する回路３５は、各ブロック３０の４隅に夫々設けられている。
【００３５】
ビット線セレクタ３３は、図３に示すように、１つのサブアレイ３１の列方向（図３では上下）に１つずつ配置され、一方側のビット線セレクタ３３で奇数番目のローカルビット線ＬＢＬを駆動し、他方側のビット線セレクタ３３で偶数番目のローカルビット線ＬＢＬを駆動するように構成されている。各ビット線セレクタ３３は、図７に示すように、１本のグローバルビット線ＧＢＬを夫々２本のローカルビット線ＬＢＬに分岐させて、合計４本のローカルビット線ＬＢＬの内の何れか１本をローカルビット線選択信号ＢＬＳＥＬ〈０−３〉で選択する回路構成となっている。本実施形態では、同一列のブロック３０に接続する２本のグローバルビット線ＧＢＬは夫々その時の動作モード（セット動作、リセット動作、または、読み出し動作）に応じた選択レベルとなっている。上下１組のビット線セレクタ３３によって、各グローバルビット線ＧＢＬに対応する４本のローカルビット線ＬＢＬの内の選択された１本が上記選択レベルに駆動される。ローカルビット線選択信号ＢＬＳＥＬ〈０−３〉で選択されなかったローカルビット線ＬＢＬは、夫々ソースプレートＳＰと同レベルに駆動される。
【００３６】
以上より、本実施形態では、各動作モードにおいて、全てのグローバルビット線ＧＢＬが同時に選択され、１本のメインワード線ＭＷＬＢが選択される。つまり、同一行のＮ個のブロック３０が同時に選択される。更に、選択されたブロック３０毎に、２本のローカルビット線ＬＢＬと１本のサブワード線ＳＷＬが選択され、２つのメモリセルＭＣが選択されるため、メモリセルアレイ１０内で、同時に２Ｎ個のメモリセルＭＣが選択される。
【００３７】
ソースプレートドライバ３４は、図３に示すように、各ブロック３０の４隅に夫々設けられている。尚、１つのサブアレイ３１内のメモリセルＭＣは全て同じソースプレートＳＰに接続しているので、ソースプレートドライバ３４は、各ブロック３０に少なくとも１つ設けられていれば良い。ソースプレートドライバ３４は、図７に示すように、ＣＭＯＳインバータ回路で構成され、入力がソースプレート選択信号ＳＰＳＥＬに、出力がソースプレートＳＰに接続している。ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベル時に、ソースプレートＳＰを接地電位Ｖｓｓに駆動し、低レベル時にリセット電位ＶＲＳＴに駆動する。本実施形態では、ソースプレートＳＰはブロック３０毎に独立して駆動される場合を想定している。ソースプレート選択信号ＳＰＳＥＬは、アレイ制御回路２０と行デコーダ１６によって生成される。本実施形態では、各ブロック３０において、待機状態では、ソースプレート選択信号ＳＰＳＥＬは高レベルで、ソースプレートＳＰは接地電位Ｖｓｓに駆動されているものとする。
【００３８】
以上、本実施形態では、メモリセルアレイ１０は、メモリセルＭＣをマトリクス状に配置したサブアレイ３１を更にマトリクス状に配置した階層アレイ構造を有し、ワード線は、メインワード線ＭＷＬＢとサブワード線ＳＷＬの階層ワード線構造を有し、ビット線は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの階層ビット線構造を有している。
【００３９】
図１のブロック構成は、本発明装置１が大容量のデータストレージに使用される場合を想定した構成となっており、そのため端子数を制限するために、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）を介して入出力制御回路１１から入力或いは出力される構成となっている。
【００４０】
更に、本発明装置１は、データの読み出し及び書き込みをバイト単位でランダムに実行するランダムアクセスではなく、複数バイトからなるページを１動作の基本単位として読み出し及び書き込みを行い、最大で１ページ分の読み出したデータの出力或いは書き込むデータの入力をバイト単位でシリアルに逐次実行するページ読み出し、ページ書き込み方式を採用している。本実施形態では、メモリセルＭＣに１ビット（２値データ）を記憶させる場合を想定しており、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）となる。
【００４１】
本実施形態では、１バンク当たりＭ×Ｎ個のブロック３０を備え、ブロック３０当たり、６４のメモリセルＭＣを備えて構成されるため、１バンクのメモリ容量は、６４ＭＮビット（８ＭＮバイト）であり、その中に含まれるページ数は、３２Ｍとなる。バンク数が２であるので、総ページ数は６４Ｍとなる。
【００４２】
入出力制御回路１１によるアドレス入力、入力データ、出力データ、或いは、ステータスコードの入力または出力の何れを行うかは、制御信号入力回路１２に入力する制御信号によって制御される。本実施形態では、制御信号入力回路１２に入力する制御信号として、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、ライトプロテクト信号ＷＰＢ等を使用する。各信号名の末尾が“Ｂ”の信号は低レベル時に活性化する信号であることを表しているが、活性化レベルが低レベルか高レベルかは本実施形態に限定されるものではない。
【００４３】
コマンドコードは、コマンドラッチイネーブル信号ＣＬＥが高レベル時にライトイネーブル信号ＷＥＢに同期して、１〜数バイトが入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送される。コマンドレジスタ１８に転送されたコマンドコードは、制御ロジック回路１９で解読され、解読されたコマンドコードの内容に応じた動作モードでの処理手順が、制御ロジック回路１９によって制御される。
【００４４】
動作モードは、必要に応じて種々の内容のものを設定できるが、以下の説明では、本発明の内容と関係する３つの動作モード、アドレス入力によって指定されたページに、当該１ページのデータ入力に応じてデータ“１”を書き込むページプログラム動作、アドレス入力によって指定された複数ページで構成されるセクタの全ビットにデータ“０”を書き込むセクタ消去動作、及び、アドレス入力によって指定されたページに記憶されているデータをバイト単位で逐次読み出すページ読み出し動作について説明する。本実施形態では、ページプログラム動作は事前にリセットされたメモリセルに対して行う場合を想定している。更に、本実施形態では、１つのセクタが、同一行のＮ個のブロック３０で構成される場合を想定する。１つのページは、同一行のＮ個のブロック３０内から夫々２個ずつ選択された２Ｎ個のメモリセルＭＣで構成されるため、図３に示すように、１つのブロック３０が６４個のメモリセルＭＣで構成される場合は、１セクタは３２ページで構成されることになる。尚、１つのセクタを構成するページに数は３２に限定されるものではない。
【００４５】
本実施形態では、プログラム動作はセット動作と当該セット動作後のメモリセルＭＣの抵抗状態を確認するための読み出し動作（適宜、「セットベリファイ動作」と称す。）をメモリセルＭＣ単位でセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。ページプログラム動作では、１ページ分のプログラム動作を同時に並行して実行するために、プログラム動作を開始する前に、１ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理を前処理として実行する。１ページ分の入力データのデータ“１”に対応するメモリセルＭＣがプログラム動作の対象となる。更に、本実施形態では、消去動作はリセット動作と当該リセット動作後のメモリセルＭＣの抵抗状態を確認するための読み出し動作（適宜、「リセットベリファイ動作」と称す。）をメモリセルＭＣ単位でリセット動作が完了するまで或いは所定回数繰り返す一連の動作と定義する。セクタ消去動作では、１ページ分の消去動作を当該ページ内の全てのメモリセルＭＣに対して同時に並行して実行するページ消去動作を、消去対象のセクタ内の複数のページに対して順番に繰り返し実行する。このため、セクタ消去動作の各ページ消去動作では、各ページに対して１ページ分のデータ入力をバイト単位で逐次実行するデータ入力処理は不要である。しかし、既にリセット状態のメモリセルＭＣに対してリセット動作を行うと、不必要に電力を消費するとともに、当該メモリセルＭＣに対して過剰な高抵抗化が生じる虞があるため、本実施形態では、各ページ消去動作において、１回目のリセット動作を開始する前に、リセットベリファイ動作と同じ読み出し動作である予備読み出し動作を前処理として実行する。尚、各動作の詳細については後述する。
【００４６】
動作モードとして、上記以外に、本発明装置１の内部の状態を示すステータスコードを読み出すステータス読み出し動作がある。制御ロジック回路１９で逐次更新される内部状態をコード化したステータスコードがステータスレジスタ２３に一時的に格納され、ステータス読み出し動作では、ステータスレジスタ２３の内容が、入出力制御回路１１に転送され、Ｉ／Ｏ端子から出力される。また、状態信号出力回路２４は、ドレインがＲＹ／ＢＹ端子に接続するオープンドレイン回路で、ゲートレベルが制御ロジック回路１９によって制御される。本発明装置１が、ページプログラム動作及びセクタ消去動作等の書き込み動作中等で他のコマンドを受け付けられない状態の場合に、ＲＹ／ＢＹ端子が低レベルに駆動され、それ以外では、ＲＹ／ＢＹ端子は高インピーダンス状態となる。
【００４７】
尚、以下の説明において、単に「読み出し動作」と言う場合は、動作モードを問わず、メモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を読み出し回路２１により検出してメモリセルＭＣの記憶情報を読み出す動作を意味する。つまり、上述のページ読み出し動作、セットベリファイ動作、及び、リセットベリファイ動作における各読み出し動作は、当該読み出し動作に該当する。
【００４８】
アドレス入力は、アドレスラッチイネーブル信号ＡＬＥが高レベル時にライトイネーブル信号ＷＥＢに同期して、入出力制御回路１１に読み込まれる。本発明装置１のメモリ総容量は、ページサイズ（Ｎ／４）×総ページ数（６４Ｍ）であるので、１６ＭＮバイトとなり、仮にＭ＝Ｎ＝６４と仮定した場合、６５５３６バイトとなり、アドレス入力の本数は１６となるため、アドレス入力は２回に分割して読み込まれる。入出力制御回路１１に読み込まれた１６ビットのアドレス入力はアドレスレジスタ１３に格納される。
【００４９】
Ｍ＝６４と仮定した場合、１バンク当たりのメインワード線ＭＷＬＢの本数が１２８で、各ブロック３０においてメインワード線ＭＷＬＢ毎に４本のサブワード線ＳＷＬが存在するので、選択された１ブロック行の６４個のブロック３０内で夫々１本のサブワード線ＳＷＬを選択するために使用される行アドレスの本数は９である。アドレスレジスタ１３に格納されたアドレス入力の内の当該行アドレスは、行アドレスバッファ１４に転送され、行デコーダ１６に提供される。行アドレスによって選択される６４個の選択ブロック内の１本のサブワード線ＳＷＬで規定される１行を、便宜的に「選択行」と称す。
【００５０】
当該選択行内のメモリセルＭＣの総数は８Ｎであるので、４ページがその中に存在する。Ｎ＝６４と仮定した場合、選択行内の４ページの内の１つを選択するのに使用する列アドレス（以下、便宜的に、「第１列アドレス」と称す。）が２本、１ページ内の１バイトデータの格納位置（アドレス）を指定する列アドレス（以下、便宜的に、「第２列アドレス」と称す。）が４本である。尚、１バイトデータの各Ｉ／Ｏと１２８本のグローバルビット線ＧＢＬとの対応関係は予め固定されている。アドレスレジスタ１３に格納されたアドレス入力の内の当該列アドレス（第１列アドレス及び第２列アドレス）は、列アドレスバッファ１５に転送され、列デコーダ１７に提供される。
【００５１】
本実施形態では、バンク数が２であるので、２つのバンクの内の一方を選択するバンクアドレスの本数は１である。本実施形態では、当該バンクアドレスを行アドレス及び列アドレスの各最上位ビットと見做して、行アドレスバッファ１４と列アドレスバッファ１５に転送され、行デコーダ１６と列デコーダ１７に提供される。これにより、一方のバンクの行デコーダ１６が活性化され、他方のバンクの行デコーダ１６が非活性化される。更に、一方のバンクの列デコーダ１７、読み出し回路２１、及び、書き込み回路２２が活性化され、他方のバンクの列デコーダ１７、読み出し回路２１、及び、書き込み回路２２が非活性化される。
【００５２】
行デコーダ１６は、行アドレスバッファ１４から出力される行アドレスの下位の２ビットを除く上位の行アドレスをデコードして、２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動する。また、行デコーダ１６は、下位２ビットの行アドレスをデコードして、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。行デコーダ１６とサブワード線ドライバ３２によって、各ブロック列において８Ｍ本のサブワード線ＳＷＬの内の１本が選択され、高レベルに駆動される。
【００５３】
列デコーダ１７は、列アドレスバッファ１５から出力される第１列アドレスをデコードして、４本のローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する第１列デコーダと、第２列アドレスで指定されるアドレスをページ内の先頭アドレスとし、アレイ制御回路２０からの制御によってページ内アドレスを当該先頭アドレスからカウントアップまたはカウントダウンするページ内アドレスカウンタを備えて構成される。
【００５４】
制御ロジック回路１９は、コマンドレジスタ１８に格納されたコマンドコードによって指定される動作モード毎に予め設定された制御手順に基づいて、例えば、動作モードがページプログラム動作、セクタ消去動作、ページ読み出し動作等のメモリセルアレイ１０に対する書き込みまたは読み出し動作である場合に、指定された動作モードに応じた制御手順で、アレイ制御回路２０に対して必要な制御信号を出力する。アレイ制御回路２０は、制御ロジック回路１９からの制御信号に基づいて、行デコーダ１６、列デコーダ１７、読み出し回路２１、及び、書き込み回路２２の各動作を制御する。
【００５５】
図８に、読み出し或いは書き込みの対象となるデータの１ビット当たりの読み出し回路２１と書き込み回路２２の概略のブロック構成を示す。本実施形態では、図８に示す読み出し回路２１と書き込み回路２２が、グローバルビット線ＧＢＬの数（２Ｎ）だけ存在する。
【００５６】
読み出し回路２１は、順方向センスアンプ４０、逆方向センスアンプ４１、１ビットのデータレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４を備えて構成される。書き込み回路２２は、データレジスタ４２、排他的論理和回路４３、論理積回路４４、論理和回路４５、判定レジスタ４６、ライトドライバ４７、スイッチＳＷ５〜ＳＷ８を備えて構成される。各スイッチＳＷ１〜ＳＷ８は、例えば、ＣＭＯＳ転送ゲートで実現される。尚、各スイッチＳＷ１〜ＳＷ８がオン状態となる場合を、図９に纏めて表示する。図９に示すオン状態となる場合以外では、各スイッチＳＷ１〜ＳＷ８はオフ状態である。
【００５７】
順方向センスアンプ４０、逆方向センスアンプ４１、データレジスタ４２、判定レジスタ４６、ライトドライバ４７、及び、各スイッチＳＷ１〜ＳＷ８の各動作は、本発明装置１内のシステムクロックに同期して、アレイ制御回路２０によって制御される。
【００５８】
図１０に、順方向センスアンプ４０と逆方向センスアンプ４１の回路構成を示す。順方向センスアンプ４０は、差動増幅器５０、ラッチ付き比較器５１、ＰＭＯＳトランジスタＱ１，Ｑ２からなる定電流源回路５２、ＰＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４からなるＣＭＯＳ転送ゲート５３とインバータ５４、差動増幅器５０の高電位側の電源電圧供給を制御するＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６，Ｑ７を備えて構成されている。差動増幅器５０は、非反転入力に０．２Ｖ〜０．３Ｖ程度の定電圧の参照電圧ＶＦＲＥＦが入力し、反転入力がグローバルビット線ＧＢＬとＮＭＯＳトランジスタＱ６のソースに接続し、非反転出力がＮＭＯＳトランジスタＱ６のゲートとＮＭＯＳトランジスタＱ７のドレインに接続している。比較器５１は、非反転入力がＣＭＯＳ転送ゲート５３の他端と接続し、非反転入力に参照電圧ＶＦＲＥＦより高電圧の参照電圧ＶＦＥＱが入力し、反転入力がＮＭＯＳトランジスタＱ６のドレインと定電流源回路５２の出力端とＣＭＯＳ転送ゲート５３の一端を相互に接続してなる内部ノードＦＳＮＦＬと接続し、非反転出力が、順方向センスアンプ４０の出力ＦＲＯＵＴとして、スイッチＳＷ１に接続する。ＰＭＯＳトランジスタＱ５とＮＭＯＳトランジスタＱ７の各ゲートには、差動増幅器５０の活性化信号ＦＳＡＳＬＢが入力している。ＮＭＯＳトランジスタＱ７のソースは接地電位ＶＳＳと接続している。ＰＭＯＳトランジスタＱ１のゲートには、ＰＭＯＳトランジスタＱ１を定電流源として作動させるための中間電圧ＶＦＩＲＥＦが入力し、ＰＭＯＳトランジスタＱ２のゲートには、定電流源回路５２の活性化信号ＦＣＣＴＬＢが入力している。ＮＭＯＳトランジスタＱ４のゲートとインバータ５４の入力には、ＣＭＯＳ転送ゲート５３の活性化信号ＦＥＱＣＴＬＴが入力し、ＰＭＯＳトランジスタＱ３のゲートとインバータ５４の出力が接続している。比較器５１には、比較器５１の活性化信号ＦＬＴＭＧＴが入力している。比較器５１は活性化期間中、出力データをラッチしておくことができる。順方向センスアンプ４０に入力する各種参照電圧及び活性化信号は、アレイ制御回路２０から所定のタイミングで供給される。
【００５９】
図１０に示すように、逆方向センスアンプ４１は、基本的に、順方向センスアンプ４０に対して「上下対称」な回路構成で、つまり、電源電圧ＶＤＤと接地電位ＶＳＳを入れ替え、各トランジスタの導電型（ＰＭＯＳとＮＭＯＳ）を入れ替えた構成となっている。この結果、順方向センスアンプ４０と逆方向センスアンプ４１の間で、対応する回路要素に印加される電圧或いは流れる電流の極性が逆になる。
【００６０】
逆方向センスアンプ４１は、差動増幅器６０、ラッチ付き比較器６１、ＮＭＯＳトランジスタＱ１１，Ｑ１２からなる定電流源回路６２、ＮＭＯＳトランジスタＱ１３とＰＭＯＳトランジスタＱ１４からなるＣＭＯＳ転送ゲート６３とインバータ６４、差動増幅器６０の低電位側の電源電圧供給を制御するＮＭＯＳトランジスタＱ１５、ＰＭＯＳトランジスタＱ１６〜Ｑ１８を備えて構成されている。差動増幅器６０は、非反転入力にリセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ）の参照電圧ＶＲＲＥＦが入力し、反転入力がグローバルビット線ＧＢＬとＰＭＯＳトランジスタＱ１６のソースとＰＭＯＳトランジスタＱ１８のドレインに接続し、非反転出力がＰＭＯＳトランジスタＱ１６のゲートとＰＭＯＳトランジスタＱ１７のドレインに接続している。比較器６１は、非反転入力がＣＭＯＳ転送ゲート６３の他端と接続し、非反転入力に参照電圧ＶＲＲＥＦより低電圧の参照電圧ＶＲＥＱが入力し、反転入力がＰＭＯＳトランジスタＱ１６のドレインと定電流源回路６２の出力端とＣＭＯＳ転送ゲート６３の一端を相互に接続してなる内部ノードＲＳＮＦＬと接続し、非反転出力が、逆方向センスアンプ４１の出力ＲＲＯＵＴとして、スイッチＳＷ２に接続する。ＮＭＯＳトランジスタＱ１５とＰＭＯＳトランジスタＱ１７の各ゲートには、差動増幅器６０の活性化信号ＲＳＡＳＬＴが入力している。ＰＭＯＳトランジスタＱ１７のソースは電源電圧ＶＤＤと接続している。ＮＭＯＳトランジスタＱ１１のゲートには、ＮＭＯＳトランジスタＱ１１を定電流源として作動させるための中間電圧ＶＲＩＲＥＦが入力し、ＮＭＯＳトランジスタＱ１２のゲートには、定電流源回路６２の活性化信号ＲＣＣＴＬＴが入力している。ＰＭＯＳトランジスタＱ１４のゲートとインバータ６４の入力には、ＣＭＯＳ転送ゲート６３の活性化信号ＲＥＱＣＴＬＢが入力し、ＮＭＯＳトランジスタＱ１３のゲートとインバータ６４の出力が接続している。比較器６１には、比較器６１の活性化信号ＲＬＴＭＧＴが入力している。ＰＭＯＳトランジスタＱ１８は、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴにプリチャージするためのトランジスタであり、ソースがリセット電圧ＶＲＳＴに、ドレインがグローバルビット線ＧＢＬに、ゲートがプリチャージ信号ＲＰＲＥＣＨＢに接続している。比較器６１は活性化期間中、出力データをラッチしておくことができる。逆方向センスアンプ４１に入力する各種参照電圧、活性化信号及びプリチャージ信号は、アレイ制御回路２０から所定のタイミングで供給される。
【００６１】
比較器５１，６１の活性化信号を除き、順方向センスアンプ４０と逆方向センスアンプ４１に入力する対応する活性化信号の活性化レベルは互いに逆転している。尚、ＣＭＯＳ転送ゲート６３については、上述の入れ替えは必ずしも必要ではないのでＣＭＯＳ転送ゲート５３と同じ回路構成としても良い。また、逆方向センスアンプ４１が順方向センスアンプ４０に対して「上下対称」な回路構成であるため、メモリセルＭＣの抵抗状態が同じである場合、比較器５１，６１の非反転出力ＦＲＯＵＴ，ＲＲＯＵＴの出力レベルが互いに逆転する。本実施形態では、セット状態に論理値“１”を、リセット状態に論理値“０”を夫々割り当てているが、比較器６１の場合、当該論理値の割り当てが、非反転出力ＦＲＯＵＴにおいて反転し、読み出しの対象となったメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態がセット状態の場合に、論理値“０”が、リセット状態の場合に、論理値“１”が出力される。
【００６２】
データレジスタ４２は、読み出し回路２１と書き込み回路２２の双方で兼用される１ビットレジスタで、ページ読み出し動作では、つまり、セットベリファイ動作及びリセットベリファイ動作でない読み出し動作では、順方向センスアンプ４０で読み出された出力データを格納し、ページプログラム動作及びセクタ消去動作では、セット動作及びリセット動作における入力データが格納される。当該入力データは、セット動作或いはリセット動作が完了した後にメモリセルＭＣに格納されるべき「期待値」データである。
【００６３】
排他的論理和回路４３は、セットベリファイ動作において、順方向センスアンプ４０から読み出されたセット動作の行われたメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態が示す論理値と、データレジスタ４２に格納された期待値との対比を行い、リセットベリファイ動作において、逆方向センスアンプ４１から読み出されたリセット動作の行われたメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態が示す論理値と、データレジスタ４２に格納された期待値との対比を行う。
【００６４】
論理積回路４４は、セットベリファイ動作において、排他的論理和回路４３の出力（対比結果）とデータレジスタ４２に格納された期待値との論理積を求め、スイッチＳＷ６を介して、その結果を判定レジスタ４６に書き込む。論理和回路４５は、予備読み出し動作とリセットベリファイ動作において、排他的論理和回路４３の出力（対比結果）とデータレジスタ４２に格納された期待値との論理和を求め、スイッチＳＷ７を介して、その結果を判定レジスタ４６に書き込む。図１１に、データレジスタ４２に格納されている期待値、可変抵抗素子ＲＣＥの抵抗状態、及び、判定レジスタ４６に書き込まれる論理値（信号ＷＤＡＴＡのレベル）の間の関係を表に纏めて示す。
【００６５】
尚、本実施形態のセクタ消去動作の処理手順では、予備読み出し動作とリセットベリファイ動作の前に、データレジスタ４２はリセットされ、期待値は“０”に固定されるので、図１１において、期待値が“１”となることはない。しかし、後述する別実施形態〈３〉で示すように、データレジスタ４２に書き込まれた入力データ（期待値）が“０”であるセット状態の可変抵抗素子ＲＣＥだけを選択してリセット動作を行う場合、期待値が“１”となることはある。
【００６６】
判定レジスタ４６は、図１１に示すように、セットベリファイ動作において、データレジスタ４２の期待値が“１”であり、セット動作の対象となるメモリセルＭＣにおいてセット動作が完了していない場合（抵抗状態がリセット状態：論理値“０”）に、期待値と同じ論理値“１”が格納され、予備読み出し動作とリセットベリファイ動作において、データレジスタ４２の期待値が“０” であり、リセット動作の対象となるメモリセルＭＣにおいてリセット動作が完了していない場合（抵抗状態がセット状態：論理値“１”）に、期待値と同じ論理値“０”が格納される。各書き込み回路２２の判定レジスタ４６に格納された論理値は、アレイ制御回路２０においてページプログラム動作及びセクタ消去動作の制御に使用される。
【００６７】
ライトドライバ４７は、セット動作時及びリセット動作時にグローバルビット線ＧＢＬを所定の電圧レベルに駆動する回路で、出力がグローバルビット線ＧＢＬに接続している。図１２に、ライトドライバ４７の回路構成例を示す。入力信号として、アレイ制御回路２０から制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴ，ＲＳＴＳＬＴ、及び、判定レジスタ４６からの出力信号ＷＤＡＴＡを受け付ける。図１２において、信号ＲＥＡＤＢは、読み出し動作時に低レベルとなり、セット動作及びリセット動作時に高レベルとなる信号である。信号ＳＥＴＳＬＴは、セット動作時に高レベルとなりライトドライバ４７を活性化させる信号であり、信号ＲＳＴＳＬＴは、リセット動作時に高レベルとなりライトドライバ４７を活性化させる信号である。セット動作時及びリセット動作時においてライトドライバ４７が活性化すると、グローバルビット線ＧＢＬは、出力信号ＷＤＡＴＡと同相の出力レベルに駆動される。具体的には、グローバルビット線ＧＢＬは、信号ＷＤＡＴＡが高レベルの場合、セット動作時にはセット電圧ＶＳＥＴに、リセット動作時にはリセット電圧ＶＲＳＴに駆動され、信号ＷＤＡＴＡが低レベルの場合、セット動作時及びリセット動作時には接地電位ＶＳＳに駆動される。信号ＲＥＡＤＢが低レベルの場合（読み出し動作時）にはライトドライバ４７は高インピーダンス状態となる。従って、出力信号ＷＤＡＴＡが高レベル“１”の場合、セット動作は活性化され、リセット動作は非活性化（マスク）される。逆に、出力信号ＷＤＡＴＡが低レベル“０”の場合、リセット動作は活性化され、セット動作は非活性化（マスク）される。
【００６８】
本発明装置１は、読み出し回路２１が順方向センスアンプ４０と逆方向センスアンプ４１の２つのセンスアンプを備え、セットベリファイ動作で順方向センスアンプ４０を使用し、リセットベリファイ動作で逆方向センスアンプ４１を使用して、２つの書き込み動作で、２つのセンスアンプを使い分ける点に特徴がある。以下、２つのセンスアンプを使い分けて行う、ページプログラム動作とセクタ消去動作について、図面を参照しながら詳細に説明する。
【００６９】
先ず、ページプログラム動作について説明する。図１３にページプログラム動作のフローチャートを示す。コマンド入力シーケンスで、ページプログラム動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてページプログラム動作の命令が認識されると（ステップ＃Ｐ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、プログラム動作の対象となるページを指定するページアドレス（バンクアドレス、行アドレス、第１列アドレスの組み合わせ）とページ内の先頭アドレスを指定する第２列アドレスの全部が、２回以上に分割して入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｐ２）。ここで、全ての読み出し回路２１は非活性化され、スイッチＳＷ１〜ＳＷ４はオフ状態となる。
【００７０】
引き続き、最大で１ページ分の入力データが、ライトイネーブル信号ＷＥＢに同期して、１バイト単位で入出力制御回路１１に読み込まれ、先ず、第２列アドレスで指定されるページ内のアドレスに対応する８つの書き込み回路２２の各データレジスタ４２に転送される。ここで、１ページ分全てを書き込む場合は、第２列アドレスはその先頭アドレスが指定される。転送対象となるデータレジスタ４２は、指定アドレスに対応する８つの書き込み回路２２のスイッチＳＷ５が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。入力データが１バイト単位で入出力制御回路１１に読み込まれる毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する８つの書き込み回路２２が選択され、当該書き込み回路２２の各データレジスタ４２に入力データが転送される（ステップ＃Ｐ３）。当該入力データのデータレジスタ４２への転送処理が、最大でページサイズのバイト値に相当する回数、書き込み回路２２を８個ずつ順番に選択して繰り返され、データ入力処理が完了する。尚、ページの途中でデータ入力が途切れた場合は、最後に入力されたデータまで上記転送処理がクリアされる。尚、データ入力処理が開始される前に、各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、出力端子ＤＲＯＵＴは低レベルとなる。本実施形態では、パーシャル動作（ページ内の一部分のみへの書き込み）が可能で、当該パーシャル動作でのデータの取り込みは、指定アドレスから始まって、データの入力が終了するところまでとなる（最大で第２列アドレスの最終アドレスまで）。
【００７１】
データ入力処理が完了すると１回目のセット動作を開始する前に、スイッチＳＷ６，ＳＷ７をオフ状態に維持したまま、スイッチＳＷ８をオン状態にして、データレジスタ４２に転送された入力データをそのまま判定レジスタ４６に書き込む（ステップ＃Ｐ４）。判定レジスタ４６への書き込みが終了すると、スイッチＳＷ８をオフ状態に戻して、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｐ５）。全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっているかを判定する。全てのＷＤＡＴＡの出力を一度に判定する方法として、ワイヤードＯＲ構成を取ることもできる。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが高レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが高レベルとなっている書き込み回路２２においてのみ、１回目のセット動作（ステップ＃Ｐ６）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが低レベルの場合は（“ＹＥＳ”の分岐）、セット動作を実行する必要がないため、１回目のセット動作（ステップ＃Ｐ６）を実行せずに、ページプログラム動作を正常終了させる。
【００７２】
１回目のセット動作（ステップ＃Ｐ６）を開始すると、ライトドライバ４７が活性化する前に、行デコーダ１６が２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。これにより、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。尚、ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベルを維持しているので、継続してソースプレートＳＰを接地電位Ｖｓｓに駆動する。選択されたメインワード線ＭＷＬＢ及びサブワード線ＳＷＬとソースプレートＳＰの駆動状態は、ページプログラム動作期間中、セット動作及びセットベリファイ動作を通して、変化せずに同じ状態に維持される。
【００７３】
引き続いて、制御信号ＳＥＴＳＬＴが高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にセット電圧ＶＳＥＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。更に、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが高レベル時には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由してセット電圧ＶＳＥＴに駆動される。
【００７４】
従って、図１４に示すように、信号ＷＤＡＴＡが高レベルの場合に、ライトドライバ４７から、グローバルビット線ＧＢＬ、ビット線セレクタ３３、ローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化される。尚、図１４では、ライトドライバ４７の最終段のオン状態のＰＭＯＳトランジスタのみを図示している。また、図１４中の容量素子ＣＳＰは、ソースプレートＳＰの寄生容量を模式的に示している。後述する図１６、図２０及び図２１中の容量素子ＣＳＰについても同様である。
【００７５】
図１４において、可変抵抗素子ＲＣＥを通過する電流経路は、ライトドライバ４７、ビット線セレクタ３３、サブワード線ドライバ３２、ソースプレートドライバ３４が夫々同時に活性化している期間中、継続して形成される。セット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、接地電位ＶＳＳに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となるのと同時またはそれ以降に、制御信号ＳＥＴＳＬＴが低レベルに戻り、ライトドライバ４７を非活性化して、セット動作が終了する。セット動作が終了した時点で、グローバルビット線ＧＢＬは、ライトドライバ４７によって、一旦接地電位ＶＳＳに駆動される。非選択状態の全てのローカルビット線ＬＢＬも、ソースプレートＳＰと同電位の接地電位ＶＳＳに駆動される。
【００７６】
１回目のセット動作が終了すると、１回目のセットベリファイ動作（ステップ＃Ｐ７）に移行して、読み出し回路２１の順方向センスアンプ４０が活性化する。以下、順方向センスアンプ４０による読み出し動作について説明する。
【００７７】
先ず、順方向センスアンプ４０の活性化の手順を、図１５のタイミング図を参照して説明する。時刻ｔ０で、活性化信号ＦＳＡＳＬＢが高レベルから低レベルに遷移し、差動増幅器５０が活性化され、時刻ｔ１で、活性化信号ＦＥＱＣＴＬＴが低レベルから高レベルに遷移し、ＣＭＯＳ転送ゲート５３がオン状態となり、比較器５１の非反転入力と反転入力の両方に参照電圧ＶＦＥＱが入力した状態となる。尚、時刻ｔ０と時刻ｔ１の間において、制御信号ＲＥＡＤＢが低レベルに遷移することにより、ライトドライバ４７が非活性化して、出力が高インピーダンス状態となり、グローバルビット線ＧＢＬの接地電位ＶＳＳへの駆動が解除される。グローバルビット線ＧＢＬのレベルが、セットベリファイ動作の開始直前に、接地電位ＶＳＳに初期化されているため、差動増幅器５０の非反転出力は高レベルとなり、ＮＭＯＳトランジスタＱ６がオン状態となり、グローバルビット線ＧＢＬは、ＣＭＯＳ転送ゲート５３とＮＭＯＳトランジスタＱ６を介して、参照電圧ＶＦＲＥＦと略同レベルまで充電される。参照電圧ＶＦＲＥＦは可変抵抗素子ＲＣＥが誤って低抵抗化されない程度に低電圧に設定されている。
【００７８】
引き続き、時刻ｔ２で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、ローカルビット線ＬＢＬはＶＦＲＥＦレベルにまで充電される。ここで、選択メモリセルＭＣの可変抵抗素子ＲＣＥが低抵抗状態の場合、ローカルビット線ＬＢＬから選択メモリセルＭＣを介してソースプレートに電流が流れることになるが、この引き抜き電流を相殺する電流が、センスアンプ４０内のトランジスタＱ６を介して供給されるため、ローカルビット線ＬＢＬの電位は、ＶＦＲＥＦレベルに維持される。
【００７９】
引き続き、時刻ｔ３で、活性化信号ＦＥＱＣＴＬＴと活性化信号ＦＣＣＴＬＢが高レベルから低レベルに遷移し、ＣＭＯＳ転送ゲート５３がオフ状態になるとともに、定電流源回路５２が活性化する。これにより、参照電圧ＶＦＥＱからの内部ノードＦＳＮＦ及びトランジスタＱ６を介したグローバルビット線ＧＢＬ、ローカルビット線ＬＢＬへの電圧印加は終了し、図１６に示すように、定電流源回路５２から、ＮＭＯＳトランジスタＱ６、グローバルビット線ＧＢＬ、ビット線セレクタ３３、ローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成される。この際、可変抵抗素子ＲＣＥには、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。定電流源回路５２から内部ノードＦＳＮＦＬに向けて流れる参照電流ＩＲＥＦと、選択メモリセルＭＣに流れるメモリセル電流ＩＭＣの大小関係に応じて、内部ノードＦＳＮＦＬの電圧レベルが初期化レベルの参照電圧ＶＦＥＱから変化する。具体的には、参照電流よりメモリセル電流が大きい場合（ＩＲＥＦ＜ＩＭＣ）は、内部ノードＦＳＮＦの電位が参照電圧ＶＦＥＱから徐々に低下する。この際、内部ノードＦＳＮＦの電位がＶＦＲＥＦレベルに達するまで低下した場合は、グローバルビット線ＧＢＬのレベルもそれに応じて参照電圧ＶＦＲＥＦより低下する。逆に、参照電流よりメモリセル電流が小さい場合（ＩＲＥＦ＞ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＦＲＥＦを維持し、内部ノードＦＳＮＦＬの電圧レベルが参照電圧ＶＦＥＱより上昇する。以上の結果、比較器５１の非反転入力と反転入力の間に、可変抵抗素子ＲＣＥの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子ＲＣＥの抵抗状態が十分に低抵抗化していない場合、つまり、リセット状態（“０”）が維持されている場合は、非反転入力（参照電圧ＶＦＥＱ）より反転入力の方が高電位となる。逆に、可変抵抗素子ＲＣＥの抵抗状態が十分に低抵抗化している場合、つまり、セット状態（“１”）に遷移している場合は、非反転入力（参照電圧ＶＦＥＱ）より反転入力の方が低電位となる。
【００８０】
引き続き、時刻ｔ４で、活性化信号ＦＬＴＭＧＴが低レベルから高レベルに遷移すると、比較器５１が活性化し、非反転入力と反転入力の間の電位差を増幅して、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルを出力ＦＲＯＵＴから、スイッチＳＷ１を介して、排他的論理和回路４３に出力する。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）のままで、セット動作が完了していない場合は、低レベル（“０”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）に遷移し、セット動作が完了している場合は、高レベル（“１”）が出力される。出力状態は、活性化信号ＦＬＴＭＧＴが高レベルの期間中ラッチされる。
【００８１】
引き続き、時刻ｔ５で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルから低レベルに、活性化信号ＦＣＣＴＬＢが低レベルから高レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻ｔ６で、活性化信号ＦＬＴＭＧＴが高レベルから低レベルに、活性化信号ＦＳＡＳＬＢと制御信号ＲＥＡＤＢが低レベルから高レベルに遷移し、差動増幅器５０と比較器５１が夫々非活性化され、内部ノードＦＳＮＦＬはフローティング状態となる。尚、時刻ｔ５での各信号の遷移は時刻ｔ６と同時またはそれ以降に行っても良い。
【００８２】
セットベリファイ動作時は、スイッチＳＷ７，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ６がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理積の値が、論理積回路４４からスイッチＳＷ６を介して判定レジスタ４６に出力され、時刻ｔ４と時刻ｔ６の間に、判定レジスタ４６に書き込まれ保持される。これにより、１回目のセットベリファイ動作（ステップ＃Ｐ７）が終了する。
【００８３】
１回目のセット動作開始時に信号ＷＤＡＴＡが高レベルとなっていた書き込み回路２２では、データレジスタ４２に格納されている期待値は“１”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）のままで、セット動作が完了していない場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルが維持され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）に遷移し、セット動作が完了している場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルに遷移する。
【００８４】
一方、１回目のセット動作開始時に信号ＷＤＡＴＡが低レベルとなっていた書き込み回路２２では、データレジスタ４２に格納されている期待値は“０”であり、また、実質的には、セット動作が行われておらず、可変抵抗素子ＲＣＥの抵抗状態は、ページプログラム動作開始前の初期状態と同じである。期待値が“０”であるので、順方向センスアンプ４０からの出力レベルに関係なく、論理積回路４４からは、スイッチＳＷ６を介して論理値“０”が判定レジスタ４６に出力され、時刻ｔ５で、判定レジスタ４６に書き込まれ保持されるため、信号ＷＤＡＴＡのレベルは低レベルのまま変化しない。
【００８５】
次に、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっているかを判定する（ステップ＃Ｐ８）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが高レベルの場合（“ＮＯ”の分岐）には、既に実行されたセット動作の回数Ｎｓｅｔが所定の限度値Ｎｓｘに至っているかを判定し（ステップ＃Ｐ９）、当該限度値Ｎｓｘに至っている場合（“ＹＥＳ”の分岐）は、ページプログラム動作を異常終了する。セット動作の回数Ｎｓｅｔが当該限度値Ｎｓｘに至っていない場合（“ＮＯ”の分岐）には、ステップ＃Ｐ６に戻って、２回目のセット動作を開始する。信号ＷＤＡＴＡが低レベルの書き込み回路２２では、実質的なセット動作は行われない。以降、ステップ＃Ｐ６のセット動作とステップ＃Ｐ７のセットベリファイ動作とステップ＃Ｐ８及びステップ＃Ｐ９の判定処理が、ステップ＃Ｐ８において、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっていると判定されるか、ステップ＃Ｐ９でセット動作の回数Ｎｓｅｔが当該限度値Ｎｓｘに至っていると判定されるまで繰り返される。ステップ＃Ｐ８において、全ての書き込み回路２２において信号ＷＤＡＴＡが低レベルとなっている判定されると（“ＹＥＳ”の分岐）、ページプログラム動作が正常終了する。
【００８６】
尚、ページプログラム動作が正常終了或いは異常終了すると、当該終了状態に応じたステータスコードがステータスレジスタ２３に書き込まれ、ＲＹ／ＢＹ端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、セット動作及びセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ２３に書き込まれる。
【００８７】
図１７に、ページプログラム動作の１回目のセット動作、１回目のセットベリファイ動作、２回目のセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。セットベリファイ動作では、１回目のセット動作での低抵抗化が十分でなく、リセット状態が検出された様子を示している。図中の選択ＧＢＬと非選択ＧＢＬは、夫々、セット動作時に信号ＷＤＡＴＡが高レベルと低レベルになっているグローバルビット線ＧＢＬを示している。また、ステータスコードは、１回目のセット動作開始以降のページプログラム動作中の内部状態（進捗状況）を示しており、ステータスレジスタ２３から入出力制御回路１１を介してＩ／Ｏ端子から読み出すことができる。
【００８８】
次に、セクタ消去動作について説明する。図１８にセクタ消去動作のフローチャートを示す。コマンド入力シーケンスで、セクタ消去動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてセクタ消去動作の命令が認識されると（ステップ＃Ｅ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、消去動作の対象となるセクタを指定するセクタアドレス（バンクアドレスと行アドレスの一部との組み合わせ）が、必要な場合は２回以上に分割して、入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｅ２）。ここで、全ての読み出し回路２１は非活性化され、スイッチＳＷ１〜ＳＷ４はオフ状態となる。
【００８９】
セクタアドレスの読み込みが終了すると、ページアドレスを当該セクタアドレスで指定されるセクタ内の先頭ページのアドレスに設定して（ステップ＃Ｅ３）、ページ消去動作を開始する。ページ消去動作は、１つのページ消去動作が終了すると、同じセクタ内の次のページアドレスに移動して、次のページ消去動作を順次実行し、同じセクタ内の全てのページに対してページ消去動作が終了するまで、逐次繰り返し実行する。
【００９０】
ページ消去動作が開始すると（ステップ＃Ｅ４）、全ての書き込み回路２２の各データレジスタ４２をリセットする。各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、出力端子ＤＲＯＵＴは低レベルとなる。引き続き、ソースプレート選択信号ＳＰＳＥＬが低レベルとなって、ソースプレートドライバ３４がソースプレートＳＰをリセット電圧ＶＲＳＴに駆動する。これにより、非選択状態の全てのローカルビット線ＬＢＬはリセット電圧ＶＲＳＴに駆動される。更に、行デコーダ１６が、現在ページ消去動作の対象となっている選択ページに対応する２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、同選択ページに対応する４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動する。これにより、選択ページのサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。各データレジスタ４２のリセット状態、選択されたメインワード線ＭＷＬＢ及びサブワード線ＳＷＬとソースプレートＳＰの駆動状態は、ページ消去動作期間中、リセット動作及びリセットベリファイ動作を通して、変化せずに同じ状態に維持される。更に、ソースプレートＳＰの駆動状態は、セクタ消去動作期間中、同じ状態に維持される。
【００９１】
各ページ消去動作における１回目のリセット動作を開始する前に、読み出し回路２１の逆方向センスアンプ４１を活性化して、現在ページ消去動作の対象となっているページに対して予備読み出し動作を実行する（ステップ＃Ｅ５）。以下、逆方向センスアンプ４１による読み出し動作について説明する。
【００９２】
先ず、逆方向センスアンプ４１の活性化の手順を、図１９のタイミング図を参照して説明する。時刻ｔ１０で、活性化信号ＲＳＡＳＬＴが低レベルから高レベルに遷移し、差動増幅器６０が活性化される。時刻ｔ１１で、制御信号ＲＥＡＤＢが低レベルに遷移することにより、ライトドライバ４７が非活性化して、出力が高インピーダンス状態となり、グローバルビット線ＧＢＬの接地電位ＶＳＳへの駆動が解除される。更に、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、グローバルビット線ＧＢＬを参照電圧ＶＲＲＥＦより高電圧のリセット電圧ＶＲＳＴまで充電するプリチャージが開始する。
尚、時刻ｔ１１での各動作と時刻ｔ１０での差動増幅器６０の活性化を同時に行っても構わない。引き続き、時刻ｔ１２で、プリチャージ信号ＲＰＲＥＣＨＢが低レベルから高レベルに戻り、グローバルビット線ＧＢＬのプリチャージが終了し、活性化信号ＲＥＱＣＴＬＢが高レベルから低レベルに遷移し、ＣＭＯＳ転送ゲート６３がオン状態となり、比較器６１の非反転入力と反転入力の両方に参照電圧ＶＲＥＱが入力した状態となる。尚、上記プリチャージは、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦ以上であれば、時刻ｔ１２より前に終了しても構わない。グローバルビット線ＧＢＬのレベルが、上記プリチャージにより、参照電圧ＶＲＲＥＦより高いレベルまで初期化されているため、差動増幅器６０の非反転出力は低レベルとなり、ＰＭＯＳトランジスタＱ１６がオン状態となり、グローバルビット線ＧＢＬのレベルは、ＣＭＯＳ転送ゲート６３とＰＭＯＳトランジスタＱ１６を介して、参照電圧ＶＲＲＥＦと略同レベルまで引き下げられる。リセット電圧ＶＲＳＴと参照電圧ＶＲＲＥＦの電圧差は可変抵抗素子ＲＣＥが誤って高抵抗化されない程度に低電圧に設定されている。
【００９３】
引き続き、時刻ｔ１３で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。グローバルビット線ＧＢＬと導通する前のローカルビット線ＬＢＬは、全て非選択状態にあるため、ソースプレートＳＰと同様にリセット電圧ＶＲＳＴに駆動されている。ローカルビット線ＬＢＬのレベルは、グローバルビット線ＧＢＬとの導通によって、参照電圧ＶＲＲＥＦまで放電される。ここで、ローカルビット線ＬＢＬはメモリセルを介して電荷供給を受けるが、トランジスタＱ１６からの電荷引き抜きによって相殺され、参照電圧ＶＲＲＥＦに維持される。
【００９４】
引き続き、時刻ｔ１４で、活性化信号ＲＥＱＣＴＬＢと活性化信号ＲＣＣＴＬＴが低レベルから高レベルに遷移し、ＣＭＯＳ転送ゲート６３がオフ状態になるとともに、定電流源回路６２が活性化する。これにより、図２０に示すように、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬ、ＰＭＯＳトランジスタＱ１６を経由して、定電流源回路６２に至る電流経路が形成され。可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。内部ノードＲＳＮＦＬから定電流源回路６２に向けて流れる参照電流ＩＲＥＦと、選択メモリセルＭＣに流れるメモリセル電流ＩＭＣの大小関係に応じて、内部ノードＲＳＮＦＬの電圧レベルが初期化レベルの参照電圧ＶＲＥＱから変化する。具体的には、参照電流よりメモリセル電流が大きい場合（ＩＲＥＦ＜ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦより上昇して、内部ノードＲＳＮＦＬの電圧レベルが参照電圧ＶＲＥＱより上昇する。逆に、参照電流よりメモリセル電流が小さい場合（ＩＲＥＦ＞ＩＭＣ）は、グローバルビット線ＧＢＬのレベルが参照電圧ＶＲＲＥＦまで低下し、内部ノードＲＳＮＦＬの電圧レベルが参照電圧ＶＲＥＱより低下する。以上の結果、比較器６１の非反転入力と反転入力の間に、可変抵抗素子ＲＣＥの抵抗状態に応じた電位差が生じる。具体的には、可変抵抗素子ＲＣＥの抵抗状態が高抵抗のリセット状態（“０”）である場合は、非反転入力（参照電圧ＶＲＥＱ）より反転入力の方が低電位となる。逆に、可変抵抗素子ＲＣＥの抵抗状態が低抵抗のセット状態（“１”）である場合は、非反転入力（参照電圧ＶＲＥＱ）より反転入力の方が高電位となる。
【００９５】
引き続き、時刻ｔ１５で、活性化信号ＲＬＴＭＧＴが低レベルから高レベルに遷移すると、比較器６１が活性化し、非反転入力と反転入力の間の電位差を増幅し、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルを、上述のように、論理値のレベルが反転した状態で、スイッチＳＷ２を介して、排他的論理和回路４３に出力する。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が出力される。出力状態は、活性化信号ＲＬＴＭＧＴが高レベルの期間中ラッチされる。
【００９６】
引き続き、時刻ｔ１６で、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つと活性化信号ＲＣＣＴＬＴが高レベルから低レベルに遷移し、参照電流とメモリセル電流の電流経路が夫々遮断される。引き続き、時刻ｔ１７で、活性化信号ＲＬＴＭＧＴと活性化信号ＲＳＡＳＬＴが高レベルから低レベルに遷移し、差動増幅器６０と比較器６１が夫々非活性化され、内部ノードＲＳＮＦＬがフローティング状態となる。尚、時刻ｔ１６での各信号の遷移は時刻ｔ１７と同時またはそれ以降に行っても良い。更に、時刻ｔ１７に前後して、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴに充電する。
【００９７】
予備読み出し動作時は、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、時刻ｔ１５と時刻ｔ１７の間に、判定レジスタ４６に書き込まれ保持される。これにより、予備読み出し動作（ステップ＃Ｅ５）が終了する。
【００９８】
データレジスタ４２は、ステップ＃Ｅ４でリセットされており、期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルとなり、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルとなる。
【００９９】
予備読み出し動作が終了すると、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｅ６）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが低レベルとなっている書き込み回路２２においてのみ、１回目のリセット動作（ステップ＃Ｅ７）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが高レベルの場合は（“ＹＥＳ”の分岐）、リセット動作を実行する必要がないため、１回目のリセット動作（ステップ＃Ｅ７）を実行せずに、ページ消去動作を正常終了させる。
【０１００】
１回目のリセット動作（ステップ＃Ｅ７）を開始すると、プリチャージ信号ＲＰＲＥＣＨＢが低レベルから高レベルに遷移し、グローバルビット線ＧＢＬの充電を停止し、更に、制御信号ＲＥＡＤＢ，ＲＳＴＳＬＴが夫々高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にリセット電圧ＶＲＳＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。引き続き、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが低レベルの場合には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由して接地電位ＶＳＳに駆動される。
【０１０１】
従って、図２１に示すように、信号ＷＤＡＴＡが低レベルの場合に、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。尚、図２１では、ライトドライバ４７の最終段のオン状態のＮＭＯＳトランジスタのみを図示している。
【０１０２】
図２１において、可変抵抗素子ＲＣＥを通過する電流経路は、ライトドライバ４７、ビット線セレクタ３３、サブワード線ドライバ３２、ソースプレートドライバ３４が夫々同時に活性化している期間中、継続して形成される。リセット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、接地電位ＶＳＳに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となるのと同時またはそれ以降に、制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴが夫々低レベルに戻り、ライトドライバ４７を非活性化して、リセット動作（ステップ＃Ｅ７）が終了する。リセット動作が終了した時点で、プリチャージ信号ＲＰＲＥＣＨＢが高レベルから低レベルに遷移し、選択されていたグローバルビット線ＧＢＬをリセット電圧ＶＲＳＴに充電する。
【０１０３】
１回目のリセット動作（ステップ＃Ｅ７）が終了すると、１回目のリセットベリファイ動作（ステップ＃Ｅ８）に移行して、読み出し回路２１の逆方向センスアンプ４１が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した予備読み出し動作における逆方向センスアンプ４１の活性化の手順と全く同じであるので、重複する説明は割愛する。
【０１０４】
リセットベリファイ動作時は、予備読み出し動作時と同様に、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、時刻ｔ１５と時刻ｔ１７の間に、判定レジスタ４６に書き込まれ保持される。これにより、リセットベリファイ動作（ステップ＃Ｅ８）が終了する。
【０１０５】
データレジスタ４２は、ステップ＃Ｅ４でリセットされており、期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）に遷移し、リセット動作が完了している場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルに遷移し、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）のままで、リセット動作が完了していない場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルが維持される。
【０１０６】
一方、１回目のリセット動作開始時に信号ＷＤＡＴＡが高レベルとなっていた書き込み回路２２では、実質的にはリセット動作が行われておらず、また、可変抵抗素子ＲＣＥの抵抗状態は、予備読み出し動作でリセット状態と判定されている。データレジスタ４２に格納されている期待値が“０”で、逆方向センスアンプ４１からの出力レベルが“１”（論理値が反転している）であるため、論理和回路４５からは、スイッチＳＷ７を介して論理値“１”が判定レジスタ４６に出力され、時刻ｔ１６で、判定レジスタ４６に書き込まれ保持されるため、信号ＷＤＡＴＡのレベルは高レベルのまま変化しない。
【０１０７】
次に、１回目のリセットベリファイ動作（ステップ＃Ｅ８）が終了すると、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっているかを判定する（ステップ＃Ｅ９）。ここで、全てのＷＤＡＴＡの出力を一度に判定する方法として、ワイヤードＯＲ構成をとることもできる。何れか１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合（“ＮＯ”の分岐）には、既に実行されたリセット動作の回数Ｎｒｓｔが所定の限度値Ｎｒｘに至っているかを判定し（ステップ＃Ｅ１０）、当該限度値Ｎｒｘに至っている場合（“ＹＥＳ”の分岐）は、ページ消去動作を異常終了する。セット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていない場合（“ＮＯ”の分岐）には、ステップ＃Ｅ７に戻って、２回目のリセット動作を開始する。信号ＷＤＡＴＡが高レベルの書き込み回路２２では、実質的なリセット動作は行われない。以降、ステップ＃Ｅ７のリセット動作とステップ＃Ｅ８のリセットベリファイ動作とステップ＃Ｅ９及びステップ＃Ｅ１０の判定処理が、ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっていると判定されるか、ステップ＃Ｅ１０でリセット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていると判定されるまで繰り返される。ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっている判定されると（“ＹＥＳ”の分岐）、ページ消去動作が正常終了する。
【０１０８】
上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、当該ページ消去動作の対象となっていたページが、セクタ消去動作の対象となっているセクタ内の最終ページか否かを判定する（ステップ＃Ｅ１１）。直近のページ消去動作の対象となっていたページが最終ページでない場合（“ＮＯ”の分岐）は、ページ消去動作の対象となるページを次のページに変更するために、ページアドレスを１ページ分繰り上げる処理を行い（ステップ＃Ｅ１２）、ステップ＃Ｅ４に戻り、一連のページ消去動作を繰り返し実行する。ステップ＃Ｅ１１の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合（“ＹＥＳ”の分岐）は、セクタ消去動作が終了する。
【０１０９】
尚、セクタ消去動作が終了すると、ソースプレートドライバ３４は、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位ＶＳＳに駆動する。更に、複数のページ消去動作の終了状態に応じたステータスコードがステータスレジスタ２３に書き込まれ、ＲＹ／ＢＹ端子はオープン状態となり、次の動作モードが開始可能な状態となる。尚、本実施形態では、リセット動作及びリセットベリファイ動作が夫々開始すると、夫々の動作状態に応じたステータスコードがステータスレジスタ２３に書き込まれる。
【０１１０】
図２２に、セクタ消去動作の最初のページにおける予備読み出し動作、１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。１回目のリセットベリファイ動作では、１回目のリセット動作での高抵抗化が十分でなく、セット状態が検出された様子を示している。図中の選択ＧＢＬと非選択ＧＢＬは、夫々、リセット動作時に信号ＷＤＡＴＡが低レベルと高レベルになっているグローバルビット線ＧＢＬを示している。また、ステータスコードは、１回目のリセット動作開始以降のセクタ消去動作中の内部状態（進捗状況）を示しており、ステータスレジスタ２３から入出力制御回路１１を介してＩ／Ｏ端子から読み出すことができる。
【０１１１】
次に、本実施形態のセクタ消去動作と従来のセクタ消去動作との相違点につき、両消去動作を対比しながら説明する。図２９に、従来のセクタ消去動作の最初のページにおける予備読み出し動作、１回目のリセット動作、１回目のリセットベリファイ動作、２回目のリセット動作（１回目の再セット動作）の各期間における主要な信号及び内部ノードの電圧波形図を示す。従来のセクタ消去動作では、リセットベリファイ動作及び予備読み出し動作を、逆方向センスアンプ４１を用いずに、ページプログラム動作のセットベリファイ動作と同様に順方向センスアンプ４０を用いて実行する。具体的には、図８に示す本実施形態における読み出し回路２１において、逆方向センスアンプ４１を設けず、順方向センスアンプ４０の出力ＦＲＯＵＴをインバータでレベル反転させた信号を逆方向センスアンプ４１の出力ＲＲＯＵＴの代用とする場合を想定する。つまり、全ての読み出し動作を順方向センスアンプ４０だけで賄う構成となる。以下、従来のセクタ消去動作につき、図２２に示す本実施形態のセクタ消去動作との相違点に着目しつつ説明する。
【０１１２】
従来のセクタ消去動作の処理の流れ自体は、図１８に示す本実施形態のセクタ消去動作と同じである。以下、図１８と図２９を参照して説明する。図１８のステップ＃Ｅ１〜＃Ｅ３までの処理内容の詳細は、本実施形態のセクタ消去動作と同じである。ステップ＃Ｅ４での処理内容は、ソースプレートＳＰ及び非選択状態の全てのローカルビット線ＬＢＬの駆動状態を除き、本実施形態のセクタ消去動作と同じである。具体的には、ソースプレート選択信号ＳＰＳＥＬが低レベルに遷移せずに高レベルを維持するため、ソースプレートドライバ３４によりソースプレートＳＰが接地電位ＶＳＳに駆動され、更に、非選択状態の全てのローカルビット線ＬＢＬも接地電位ＶＳＳに駆動される。後述するように、当該ソースプレートＳＰの駆動状態が、ページ消去動作期間中、同じ状態に維持されない点で、本実施形態のセクタ消去動作と大きく相違する。
【０１１３】
引き続き、ステップ＃Ｅ５において、予備読み出し動作を実行する。予備読み出し動作における順方向センスアンプ４０の活性化手順は、既に図１５のタイミング図を参照して説明したセットベリファイ動作時の手順と同じであるので、重複する説明は割愛する。順方向センスアンプ４０の出力ＦＲＯＵＴからは、可変抵抗素子ＲＣＥの抵抗状態に応じた電圧レベルが出力される。具体的には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、低レベル（“０”）が出力され、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、高レベル（“１”）が出力される。従って、信号ＲＲＯＵＴのレベルは、出力ＦＲＯＵＴの反転レベルとなり、スイッチＳＷ２を介して、排他的論理和回路４３に入力する。尚、図２９に示す例では、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合を想定している。
【０１１４】
予備読み出し動作時は、スイッチＳＷ６，ＳＷ８をオフ状態に維持したまま、スイッチＳＷ７がオン状態となっており、排他的論理和回路４３の出力とデータレジスタ４２に格納されている期待値との論理和の値が、論理和回路４５からスイッチＳＷ７を介して判定レジスタ４６に出力され、判定レジスタ４６に書き込まれ保持される。これにより、予備読み出し動作（ステップ＃Ｅ５）が終了する。
【０１１５】
予備読み出し動作が終了すると、判定レジスタ４６から出力される信号ＷＤＡＴＡの信号レベルの判定を行う（ステップ＃Ｅ６）。少なくとも１つの書き込み回路２２において信号ＷＤＡＴＡが低レベルの場合は（“ＮＯ”の分岐）、信号ＷＤＡＴＡが低レベルとなっている書き込み回路２２においてのみ、１回目のリセット動作（ステップ＃Ｅ７）を実行する。全ての書き込み回路２２において、信号ＷＤＡＴＡが高レベルの場合は（“ＹＥＳ”の分岐）、リセット動作を実行する必要がないため、１回目のリセット動作（ステップ＃Ｅ７）を実行せずに、ページ消去動作を正常終了させる。
【０１１６】
１回目のリセット動作（ステップ＃Ｅ７）が開始すると、ソースプレート選択信号ＳＰＳＥＬが低レベルに遷移し、ソースプレートドライバ３４がソースプレートＳＰをリセット電圧ＶＲＳＴに駆動する。これにより、全てのローカルビット線ＬＢＬは一旦リセット電圧ＶＲＳＴに駆動される。引き続き、既に制御信号ＲＥＡＤＢが高レベルに遷移している状態で、制御信号ＲＳＴＳＬＴが高レベルに遷移することによりライトドライバ４７が活性化して、グローバルビット線ＧＢＬを、信号ＷＤＡＴＡが高レベル時にリセット電圧ＶＲＳＴに駆動し、低レベル時に接地電位ＶＳＳに駆動する。引き続き、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行すると、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。信号ＷＤＡＴＡが低レベルの場合には、選択されたローカルビット線ＬＢＬは、グローバルビット線ＧＢＬを経由して接地電位ＶＳＳに駆動される。
【０１１７】
従って、従来のセクタ消去動作のリセット動作においても、本実施形態のセクタ消去動作と同様に、図２１に示すように、信号ＷＤＡＴＡが低レベルの場合に、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。
【０１１８】
リセット動作期間中において、ライトドライバ４７が活性化し、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行して、所定の時間、上記電流経路が形成された後、選択されていたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが低レベルに戻り、選択されていたローカルビット線ＬＢＬがグローバルビット線ＧＢＬと分離され、リセット電圧ＶＲＳＴに駆動され非選択状態となる。これにより、上記電流経路が遮断され、実質的なリセット動作状態が終了し、選択されていたローカルビット線ＬＢＬが非選択状態となる。引き続き、制御信号ＲＳＴＳＬＴが低レベルに遷移することによりライトドライバ４７が非活性化して、非選択グローバルビット線ＧＢＬを接地電位ＶＳＳに駆動する。更に、ソースプレート選択信号ＳＰＳＥＬが高レベルに遷移し、ソースプレートドライバ３４がソースプレートＳＰを接地電位ＶＳＳに駆動する。これにより、全てのローカルビット線ＬＢＬは接地電位ＶＳＳに駆動される。更に、制御信号ＲＥＡＤＢ，ＳＥＴＳＬＴが夫々低レベルに戻り、ライトドライバ４７を非活性化して、リセット動作（ステップ＃Ｅ７）が終了する。
【０１１９】
１回目のリセット動作（ステップ＃Ｅ７）が終了すると、１回目のリセットベリファイ動作（ステップ＃Ｅ８）に移行して、読み出し回路２１の順方向センスアンプ４０が活性化し、リセット動作の対象となったページに対して読み出し動作を実行する。リセットベリファイ動作の読み出し動作の手順は、上述した従来のセクタ消去動作の予備読み出し動作における順方向センスアンプ４０の活性化及び判定レジスタ４６への書き込みの手順と全く同じであるので、重複する説明は割愛する。
【０１２０】
１回目のリセットベリファイ動作（ステップ＃Ｅ８）が終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップ＃Ｅ９からステップ＃Ｅ１０までの判定処理を行い、ステップ＃Ｅ７のリセット動作とステップ＃Ｅ８のリセットベリファイ動作とステップ＃Ｅ９及びステップ＃Ｅ１０の判定処理が、ステップ＃Ｅ９において、全ての書き込み回路２２において信号ＷＤＡＴＡが高レベルとなっていると判定されるか、ステップ＃Ｅ１０でリセット動作の回数Ｎｒｓｔが当該限度値Ｎｒｘに至っていると判定されるまで繰り返す。
【０１２１】
上記要領で、一連のページ消去動作が正常終了或いは異常終了すると、本実施形態のセクタ消去動作と同じ要領で、ステップ＃Ｅ１１及びステップ＃Ｅ１２の処理を経て、一連のページ消去動作を繰り返し実行する。ステップ＃Ｅ１１の判定において、直近のページ消去動作の対象となっていたページが最終ページであった場合（“ＹＥＳ”の分岐）は、セクタ消去動作が終了する。
【０１２２】
次に、上記要領で処理される従来のセクタ消去動作における図２９に示す主要な信号及び内部ノードの電圧波形図と、図２２に示す本実施形態のセクタ消去動作における主要な信号及び内部ノードの電圧波形図との対比を行う。ソースプレートＳＰ、非選択のグローバルビット線ＧＢＬ、非選択のローカルビット線ＬＢＬの各電圧波形を見ると、図２２及び図２９より明らかなように、本実施形態のセクタ消去動作では、これらの信号電圧は、一連のページ消去動作を通して、リセット電圧ＶＲＳＴに維持され変化しないのに対して、従来のセクタ消去動作では、１回目及び２回目以降のリセット動作の開示時及び終了時において、これらの信号電圧は、読み出し動作時の接地電位ＶＳＳとリセット動作時のリセット電圧ＶＲＳＴの間で大きく変化している。ソースプレートＳＰ及び非選択のローカルビット線ＬＢＬは比較的大きな寄生容量を有するため、従来のセクタ消去動作では、当該充放電に時間を要するとともに、当該充放電に伴う消費電力が増大することが分かる。これに対して、本実施形態のセクタ消去動作では、予備読み出し動作とリセット動作間、及びリセット動作とリセットベリファイ動作間において、寄生容量の大きいソースプレートＳＰ及び非選択のローカルビット線ＬＢＬに電圧変化が生じないため、当該動作間の遷移が低消費電力且つ高速に実行可能となる。
【０１２３】
以上、ページプログラム動作及びセクタ消去動作について詳細に説明したが、本実施形態の読み出し回路２１の回路構成によれば、ページプログラム動作のセット動作とセットベリファイ動作において、メモリセルＭＣを流れる電流の方向が同じであり、セット動作とセットベリファイ動作を通して、寄生容量の大きいソースプレートＳＰ及び非選択のローカルビット線ＬＢＬの電圧レベルを一定に維持できる。一方、セクタ消去動作のリセット動作とリセットベリファイ動作においても、メモリセルＭＣを流れる電流の方向が同じであり、リセット動作とリセットベリファイ動作を通して、寄生容量の大きいソースプレートＳＰの電圧レベルを一定に維持できる。従って、ページプログラム動作及びセクタ消去動作の何れにおいても、低消費電力化及び高速化が可能となる。
【０１２４】
次に、ページ読み出し動作について説明する。図２３にページ読み出し動作のフローチャートを示す。コマンド入力シーケンスで、ページ読み出し動作に対応したコマンドコードが、入出力制御回路１１に読み込まれ、コマンドレジスタ１８に転送され、制御ロジック回路１９においてページ読み出し動作の命令が認識されると（ステップ＃Ｒ１）、引き続き、ライトイネーブル信号ＷＥＢに同期して、ページ読み出し動作の対象となるページを指定するページアドレス（バンクアドレス、行アドレス、第１列アドレスの組み合わせ）とページ内の先頭アドレスを指定する第２列アドレスの全部が、２回以上に分割して入出力制御回路１１に読み込まれ、アドレスレジスタ１３に格納される（ステップ＃Ｒ２）。ここで、全ての書き込み回路２２は非活性化され、各データレジスタ４２はリセット信号ＤＲＲＳＴによって、保持データが“０”にリセットされ、スイッチＳＷ２，ＳＷ５〜ＳＷ８はオフ状態となり、スイッチＳＷ１，ＳＷ３がオン状態となる。
【０１２５】
引き続き、行デコーダ１６が２Ｍ本のメインワード線ＭＷＬＢの１本を活性化して低レベルに駆動するとともに、４本のサブワード線選択信号ＷＬＳＥＬ〈０−３〉の内の１本を選択して高レベルに駆動し、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位Ｖｓｓに駆動する（ステップ＃Ｒ３）。これにより、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となる。
【０１２６】
引き続き、読み出し回路２１の順方向センスアンプ４０が活性化して、選択されたページ内の全てのメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を読み出す（ステップ＃Ｒ４）。ページ読み出し動作の読み出し動作の手順は、上述したセットベリファイ動作の順方向センスアンプ４０が活性化の手順と全く同じであるので、重複する説明は割愛する。
【０１２７】
各読み出し回路２１の順方向センスアンプ４０から読み出された出力データは、スイッチＳＷ１，ＳＷ３を介して、データレジスタ４２に書き込まれる（ステップ＃Ｒ５）。引き続き、ページ内の指定アドレスに対応する８つの読み出し回路２１のスイッチＳＷ４が、ページ内アドレスカウンタのカウント値に応じてオン状態となることで選択される。当該８つの読み出し回路２１のデータレジスタ４２に格納されている出力データが、リードイネーブル信号ＲＥＢの２つの信号レベル間での遷移（トグル）に同期して、１バイト単位で入出力制御回路１１に転送され、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）から出力される。出力データが１バイト単位で入出力制御回路１１に転送される毎に、ページ内アドレスカウンタのカウント値がカウントアップして、逐次更新されたカウント値に対応する８つの読み出し回路２１が選択され、当該読み出し回路２１の各データレジスタ４２から出力データが入出力制御回路１１に転送され、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）から出力される（ステップ＃Ｒ６）。当該出力データのデータレジスタ４２から入出力制御回路１１への転送処理及び８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）からの出力処理が、最大でページサイズのバイト値に相当する回数、読み出し回路２１を８個ずつ順番に選択して繰り返され、上記リードイネーブル信号ＲＥＢの上記トグルが終了した時点で、ページ読み出し動作が完了する。
【０１２８】
尚、本実施形態では、ページ読み出し動作に順方向センスアンプ４０を使用したが、順方向センスアンプ４０に代えて、逆方向センスアンプ４１を使用することも可能であるが、逆方向センスアンプ４１を使用する場合は、比較器６１の出力ＲＲＯＵＴの出力レベルを反転させてから、データレジスタ４２に格納に出力データを格納するように、読み出し回路２１を変更する必要がある。
【０１２９】
〈第２実施形態〉
第１実施形態では、図９に示すように、読み出し回路２１を順方向センスアンプ４０と逆方向センスアンプ４１の２つのセンスアンプを備え、図８に示すように、グローバルビット線ＧＢＬ毎に、読み出し回路２１と書き込み回路２２が同じグローバルビット線ＧＢＬに対して動作し、更に、データレジスタ４２を共用できるように構成した。しかし、読み出し回路２１をリセットベリファイ動作とそれ以外で回路構成を分離し、１つの順方向センスアンプ４０をグローバルビット線ＧＢＬ毎に設け、逆方向センスアンプ４１を順方向センスアンプ４０に代えてソースプレートＳＰ側に設ける構成も可能である。以下、２つの順方向センスアンプの一方をグローバルビット線ＧＢＬ側に、他方をソースプレートＳＰ側に設けた本発明装置の第２実施形態について説明する。
【０１３０】
図２４に、読み出し或いは書き込みの対象となるデータの２ビット当たりの読み出し回路２１と書き込み回路２２の概略のブロック構成を示す。読み出し回路２１は、セットベリファイ動作とページ読み出し動作時に使用する第１の順方向センスアンプ４０と、リセットベルファイ動作時に使用する第２の順方向センスアンプ４８と、１ビットのデータレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４を備えて構成される。本実施形態では、同一列のＭ個のブロック３０の各ソースプレートＳＰが相互に接続され、第２の順方向センスアンプ４８と接続している。１ブロック列毎に、２本のグローバルビット線ＧＢＬと１つのソースプレートＳＰが設けられている。
【０１３１】
第１の順方向センスアンプ４０、データレジスタ４２、及び、スイッチＳＷ１〜ＳＷ４は、グローバルビット線ＧＢＬ毎に夫々設けられており、第２の順方向センスアンプ４８は、ソースプレートＳＰ毎に設けられている。即ち、第２の順方向センスアンプ４８は同じブロック列の２本のグローバルビット線ＧＢＬで共用される構成となっている。第１及び第２の順方向センスアンプ４０，４８の回路構成は全く同じであるが、第２の順方向センスアンプ４８の出力ＦＲＯＵＴＢは、第１実施形態の逆方向センスアンプ４１の出力ＲＲＯＵＴと同様に、第１の順方向センスアンプ４０の出力ＦＲＯＵＴと出力レベルの逆転した読み出しデータを出力するために、比較器５１の反転出力が、順方向センスアンプ４８の出力ＦＲＯＵＴＢとして、２つのスイッチＳＷ２に夫々接続する。以下、便宜的に、ページ消去動作に入力する電圧名の末尾に“２”を付して、第１の順方向センスアンプ４０のものと区別する。
【０１３２】
尚、本実施形態では、セクタ消去動作における一連のページ消去動作を通してソースプレートＳＰの駆動状態を、リセット電圧ＶＲＳＴ近傍に維持するために、第２の順方向センスアンプ４８のバイアス状態を、第１の順方向センスアンプ４０より高電圧側にシフトさせている。具体的には、順方向センスアンプ４８に入力する参照電圧ＶＦＲＥＦ２の電圧をリセット電圧ＶＲＳＴと同電圧に設定し、それに応じて、他の参照電圧ＶＦＥＱ２、中間電圧ＶＦＩＲＥＦ２、電源電圧ＶＤＤ２も、同じ電圧差を維持して高電圧側にシフトさせる。
【０１３３】
ページプログラム動作及びページ読み出し動作は、使用する読み出し回路２１と書き込み回路２２の回路が、第１実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。セクタ消去動作も、リセット動作は、使用する書き込み回路２２の回路が、第１実施形態の場合と全く同じであり、同じ手順で行われるので、重複する説明は割愛する。
【０１３４】
セクタ消去動作において、第１実施形態と異なる点は、予備読み出し動作とリセットベルファイ動作が、逆方向センスアンプ４１に代えて第２の順方向センスアンプ４８を使用し、２本のグローバルビット線ＧＢＬを交互に選択して、選択された側のグローバルビット線ＧＢＬに接続するメモリセルＭＣの可変抵抗素子ＲＣＥの抵抗状態を、ソースプレートＳＰ側から読み出す点である。また、第１実施形態では、予備読み出し動作とリセット動作とリセットベルファイ動作を通して、ソースプレートドライバ３４はソースプレートＳＰをリセット電圧ＶＲＳＴに駆動していたが、第２実施形態では、ソースプレートドライバ３４はソースプレートＳＰを、リセット動作時にはリセット電圧ＶＲＳＴに駆動し、予備読み出し動作とリセットベルファイ動作時には高インピーダンス状態とする。一方、２本のグローバルビット線ＧＢＬは、ライトドライバ４７によって、リセット動作時には接地電位ＶＳＳに駆動され、予備読み出し動作とリセットベルファイ動作時には、選択された方のグローバルビット線ＧＢＬがリセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ、第１実施形態における参照電圧ＶＲＲＥＦと同電圧）に駆動され、選択されていない方のグローバルビット線ＧＢＬはリセット電圧ＶＲＳＴに駆動されるか、或いは、高インピーダンス状態となる。従って、第２実施形態のソースプレートドライバ３４及びライトドライバ４７の回路構成は、図７及び図１２に示す回路構成とは異なる。第２の順方向センスアンプ４８の動作は、セットベリファイ動作時の順方向センスアンプ４０と同じであるので、重複する説明は割愛する。
【０１３５】
図２５に、予備読み出し動作とリセットベルファイ動作時における電流経路を示す。図２５に示すように、順方向センスアンプ４８の定電流源回路５２から、ＮＭＯＳトランジスタＱ６、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、ローカルビット線ＬＢＬ、ビット線セレクタ３３、選択されたグローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。予備読み出し動作とリセットベルファイ動作時におけるライトドライバ４７は、メモリセル電流より大きな電流駆動能力を有し、且つ、選択されたグローバルビット線ＧＢＬの電位を、リセット電圧ＶＲＳＴより０．２Ｖ〜０．３Ｖ程度の低い定電圧（≒ＶＲＳＴ−０．２Ｖ〜０．３Ｖ）に維持する。ライトドライバ４７の予備読み出し動作とリセットベルファイ動作時に活性化される箇所の回路構成としては、例えば、図１０に示す逆方向センスアンプ４１の差動増幅器６０、ＮＭＯＳトランジスタＱ１１，Ｑ１２からなる定電流源回路６２、ＰＭＯＳトランジスタＱ１６，Ｑ１７、ＮＭＯＳトランジスタＱ１５からなる回路部分と同じ回路構成が利用できる。ここで、非選択のローカルビット線ＬＢＬはソースプレートＳＰと同電位であるため、非選択のローカルビット線ＬＢＬに接続するメモリセルＭＣには電流が流れない。
【０１３６】
順方向センスアンプ４８からの出力ＦＲＯＵＴＢは、選択されたグローバルビット線ＧＢＬ側の書き込み回路２２に対して、スイッチＳＷ２、排他的論理和回路４３、論理和回路４５、スイッチＳＷ７を介して判定レジスタ４６に出力され、論理和回路４５の出力値が判定レジスタ４６に書き込まれ保持される。データレジスタ４２内の期待値は“０”であるので、判定レジスタ４６には、可変抵抗素子ＲＣＥの抵抗状態がリセット状態（“０”）の場合は、高レベル（“１”）が書き込まれ、信号ＷＤＡＴＡは高レベルとなり、逆に、可変抵抗素子ＲＣＥの抵抗状態がセット状態（“１”）の場合は、低レベル（“０”）が書き込まれ、信号ＷＤＡＴＡは低レベルとなる。
【０１３７】
以上の動作を、グローバルビット線ＧＢＬを入れ替えて繰り返し、２回実行することで、予備読み出し動作或いはリセットベルファイ動作が１回終了する。
【０１３８】
第２実施形態における予備読み出し動作とリセットベルファイ動作は、寄生容量の大きなソースプレートＳＰ側から実行するため、大規模なメモリセルアレイには必ずしも好適とは言えないが、小規模なメモリセルアレイには使用できる。
【０１３９】
以上の説明では、予備読み出し動作とリセットベルファイ動作を、グローバルビット線ＧＢＬを入れ替えて繰り返し実行する場合を説明したが、ブロック列毎のグローバルビット線ＧＢＬの数を１本にするか、或いは、１つのブロック３０内のソースプレートＳＰをグローバルビット線ＧＢＬの本数（本実施形態では２本）と同数に分割して、グローバルビット線ＧＢＬとソースプレートＳＰを１対１に対応付けることで、グローバルビット線ＧＢＬを入れ替えて繰り返し実行する必要がなくなる。
【０１４０】
〈第３実施形態〉
上記各実施形態において、メモリセルＭＣは、図４に示すように、可変抵抗素子ＲＣＥの一端とセルトランジスタＣＴのソース及びドレインの一方を接続して構成される３端子構造のものを使用する場合を説明した。セルトランジスタＣＴはゲート電位を制御することで、ソース・ドレイン間を流れる電流量を制御する３端子型の電流制御素子であったが、３端子型の電流制御素子としては、バイポーラトランジスタも使用できる。しかし、メモリセルＭＣは、図２６に示すように、可変抵抗素子ＲＣＥの一端と２端子構造の電流制御素子ＣＣＥの一端を接続して構成される２端子構造のもの、或いは、可変抵抗素子ＲＣＥだけで構成される２端子構造のものを使用しても、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向を同じにすることができる。尚、２端子型の電流制御素子ＣＣＥは、バリスタ等の、印加極性に応じた所定の閾値電圧以上の電圧を印加した場合に双方向に電流を流すことができる素子の使用が好ましい。また、図２６に示すメモリセルＭＣは、可変抵抗素子ＲＣＥと電流制御素子ＣＣＥの配置を入れ替えても良い。
【０１４１】
メモリセルＭＣが２端子構造の場合は、図２６に示すように、一端はローカルビット線ＬＢＬに接続されるが、他端はソースプレートＳＰではなく、サブワード線ＳＷＬに接続される。従って、各ブロック３０には、ソースプレートＳＰ及びそれを駆動するソースプレートドライバ３４は不要となる。メモリセルＭＣを通過する電流経路は、ソースプレートＳＰ及びソースプレートドライバ３４に代わり、サブワード線ＳＷＬとサブワード線ドライバ３２を通過する。また、各動作時の選択及び非選択のサブワード線ＳＷＬ、非選択のローカルビット線ＬＢＬに印加される電圧も、第１実施形態とは異なる。このため、サブワード線ドライバ３２及びビット線セレクタ３３は、第１実施形態とは異なる回路構成となる。
【０１４２】
以下、本発明装置の第３実施形態を、メモリセルＭＣが２端子構造であって、第１実施形態と同じメモリセルアレイ構成で、同じ読み出し回路２１と書き込み回路２２をグローバルビット線ＧＢＬ毎に設ける場合について説明する。
【０１４３】
セット動作及びセットベリファイ動作時には、選択サブワード線ＳＷＬを接地電位ＶＳＳに駆動し、非選択サブワード線ＳＷＬと非選択ローカルビット線ＬＢＬをセット電圧ＶＳＥＴと接地電位ＶＳＳの中間電圧ＶＭＳＥＴに駆動する。中間電圧ＶＭＳＥＴは、例えば、順方向センスアンプ４０の参照電圧ＶＦＲＥＦに、電流制御素子ＣＣＥが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧ＶＴＳＥＴを足した値（ＶＦＲＥＦ＋ＶＴＳＥＴ）とするのが好ましい。また、セット電圧ＶＳＥＴは、第１実施形態の場合より、閾値電圧ＶＴＳＥＴだけ高電圧に設定するのが好ましい。これにより、セット動作時には、信号ＷＤＡＴＡが高レベルの場合に、ライトドライバ４７から、グローバルビット線ＧＢＬ、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥと電流制御素子ＣＣＥ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（電流制御素子ＣＣＥ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化される。セット動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間には、セット電圧ＶＳＥＴと中間電圧ＶＭＳＥＴの差分電圧（ＶＳＥＴ−ＶＭＳＥＴ）が印加されるので、当該印加電圧でも可変抵抗素子ＲＣＥの電気抵抗が変化しないように、セット電圧ＶＳＥＴと参照電圧ＶＦＲＥＦを夫々調整する。
【０１４４】
セットベリファイ動作時には、定電流源回路５２から、ＮＭＯＳトランジスタＱ６、グローバルビット線ＧＢＬ、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。セットベリファイ動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間の電圧差は、可変抵抗素子ＲＣＥの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子ＣＣＥがオンしないように調整することで、選択ローカルビット線ＬＢＬに接続する非選択メモリセルＭＣからの干渉を排除できる。セット動作及びセットベリファイ動作時において、ビット線セレクタ３３から、非選択のローカルビット線ＬＢＬ、非選択メモリセルＭＣの可変抵抗素子ＲＣＥと電流制御素子ＣＣＥ、選択されたサブワード線ＳＷＬを経由して、サブワード線ドライバ３２に至る電流経路が形成されるが、非選択メモリセルＭＣの両端に印加される電圧は高々中間電圧ＶＭＳＥＴであるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４５】
更に、リセット動作及びリセットベリファイ動作時には、選択サブワード線ＳＷＬをリセット電圧ＶＲＳＴに駆動し、非選択サブワード線ＳＷＬと非選択ローカルビット線ＬＢＬをリセット電圧ＶＲＳＴと接地電位ＶＳＳの中間電圧ＶＭＲＳＴに駆動する。中間電圧ＶＭＲＳＴは、例えば、逆方向センスアンプ４１の参照電圧ＶＲＲＥＦから電流制御素子ＣＣＥが当該動作時にメモリセル電流が流れる方向に電流を流すオン状態となる閾値電圧ＶＴＲＳＴ（絶対値）を引いた値（ＶＲＲＥＦ−ＶＴＲＳＴ）とするのが好ましい。また、リセット電圧ＶＲＳＴ及び参照電圧ＶＲＲＥＦは、第１実施形態の場合より、閾値電圧ＶＴＲＳＴだけ高電圧に設定するのが好ましい。これにより、リセット動作時には、信号ＷＤＡＴＡが低レベルの場合に、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬを経由して、ライトドライバ４７に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（電流制御素子ＣＣＥ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて電流が流れ、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化される。リセット動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間に印加される電圧は中間電圧ＶＭＲＳＴとなるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４６】
リセットベリファイ動作時には、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３、グローバルビット線ＧＢＬ、ＰＭＯＳトランジスタＱ１６を経由して、定電流源回路６２に至る電流経路が形成され。可変抵抗素子ＲＣＥに、第１電極（電流制御素子ＣＣＥ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。リセットベリファイ動作時には、選択ローカルビット線ＬＢＬと非選択サブワード線ＳＷＬ間の電圧差は、可変抵抗素子ＲＣＥの抵抗状態に応じて変化するが、当該変動範囲内で、電流制御素子ＣＣＥがオンしないように調整することで、選択ローカルビット線ＬＢＬに接続する非選択メモリセルＭＣからの干渉を排除できる。リセット動作及びリセットベリファイ動作時において、サブワード線ドライバ３２から、選択されたサブワード線ＳＷＬ、非選択メモリセルＭＣの電流制御素子ＣＣＥと可変抵抗素子ＲＣＥ、非選択のローカルビット線ＬＢＬを経由して、ビット線セレクタ３３に至る電流経路が形成されるが、非選択メモリセルＭＣの両端に印加される電圧は高々リセット電圧ＶＲＳＴと中間電圧ＶＭＲＳＴの差分電圧であるので、可変抵抗素子ＲＣＥの電気抵抗が変化することはない。
【０１４７】
メモリセルＭＣが２端子構造の場合であっても、読み出し回路２１と書き込み回路２２を第１実施形態と同様に構成することで、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向を同じにできる。その結果、第３実施形態においても、第１実施形態におけるソースプレートＳＰに代わる選択及び非選択のサブワード線ＳＷＬを同じレベルに維持でき、或いは、その電位変化を抑制でき、プログラム動作及び消去動作時の低消費電力化及び高速化が図れることが分かる。
【０１４８】
〈第４実施形態〉
上記各実施形態では、読み出し回路２１に使用した順方向センスアンプ４０，４８、逆方向センスアンプ４１を、メモリセル電流の大小を検出する電流検知型のセンスアンプ（電流センスアンプ）で構成した場合を例に説明したが、各センスアンプの回路構成は、上記実施形態の回路構成に限定されるものではない。
【０１４９】
例えば、上記第１実施形態の変形例として、順方向センスアンプ４０と逆方向センスアンプ４１を、図２７に示すように、グローバルビット線ＧＢＬの電圧レベルの大小を検出する電圧検知型のセンスアンプ（電圧センスアンプ）で構成するようにしても良い。具体的には、順方向センスアンプ４０をラッチ付き比較器５５とプリチャージ用のＰＭＯＳトランジスタＱ８で構成し、逆方向センスアンプ４１をラッチ付き比較器６５とプリチャージ用のＰＭＯＳトランジスタＱ１８で構成し、グローバルビット線ＧＢＬを、２つのラッチ付き比較器５５，６５の反転入力に接続する。ラッチ付き比較器５５は、非反転入力に順方向参照電圧ＶＦＥＱを入力し、非反転出力が、順方向センスアンプ４０の出力ＦＲＯＵＴとして、スイッチＳＷ１に接続する。ラッチ付き比較器６５は、非反転入力に逆方向参照電圧ＶＲＥＱを入力し、非反転出力が、逆方向センスアンプ４１の出力ＲＲＯＵＴとして、スイッチＳＷ２に接続する。
【０１５０】
順方向センスアンプ４０の動作について説明する。先ず、第１実施形態と同じ要領で、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となっており、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが高レベルとなって、ソースプレートＳＰを接地電位ＶＳＳに駆動している。この状態において、活性化信号ＦＣＣＴＬＢが低レベルに遷移して、ＰＭＯＳトランジスタＱ８をオン状態にして、グローバルビット線ＧＢＬを順方向読み出し電圧ＶＦＲＤに充電する。順方向読み出し電圧ＶＦＲＤは可変抵抗素子ＲＣＥが誤って低抵抗化されない程度に低電圧に設定されている。グローバルビット線ＧＢＬの充電が完了すると、活性化信号ＦＣＣＴＬＢが高レベルに戻り、ＰＭＯＳトランジスタＱ８がオフ状態となると、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行し、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、グローバルビット線ＧＢＬから、ビット線セレクタ３３、選択されたローカルビット線ＬＢＬ、選択メモリセルＭＣの可変抵抗素子ＲＣＥとセルトランジスタＣＴ、ソースプレートＳＰを経由して、ソースプレートドライバ３４に至る電流経路が形成され、可変抵抗素子ＲＣＥに、第２電極（ローカルビット線ＬＢＬ）側から第１電極（セルトランジスタＣＴ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子ＲＣＥが低抵抗のセット状態“１”の場合、高抵抗のリセット状態“０”よりメモリセル電流が大きいため、グローバルビット線ＧＢＬが順方向参照電圧ＶＦＥＱより低い電圧まで放電される時間が短いので、当該タイミングで、活性化信号ＦＬＴＭＧＴを低レベルから高レベルに遷移させると、ラッチ付き比較器５５が活性化して、グローバルビット線ＧＢＬの電圧と定電圧の参照電圧ＶＦＥＱを比較し、その比較結果をラッチして、出力ＦＲＯＵＴとして出力する。従って、可変抵抗素子ＲＣＥがセット状態“１”の場合、高レベル“１”が出力され、リセット状態“０” の場合、低レベル“０”が出力される。
【０１５１】
次に、逆方向センスアンプ４１の動作について簡単に説明する。先ず、第１実施形態と同じ要領で、選択されたサブワード線ＳＷＬが高レベルに遷移して、選択メモリセルＭＣのセルトランジスタＣＴがオン状態となっており、ソースプレートドライバ３４が、ソースプレート選択信号ＳＰＳＥＬが低レベルとなって、ソースプレートＳＰをリセット電圧ＶＲＳＴに駆動している。この状態において、活性化信号ＲＣＣＴＬＢが低レベルに遷移して、ＰＭＯＳトランジスタＱ１８をオン状態にして、グローバルビット線ＧＢＬをリセット電圧ＶＲＳＴより低電圧の逆方向読み出し電圧ＶＲＲＤに充電する。リセット電圧ＶＲＳＴと逆方向読み出し電圧ＶＲＲＤの電圧差は可変抵抗素子ＲＣＥが誤って高抵抗化されない程度に低電圧に設定されている。グローバルビット線ＧＢＬの充電が完了すると、活性化信号ＲＣＣＴＬＢが高レベルに戻り、ＰＭＯＳトランジスタＱ１８がオフ状態となると、選択されたローカルビット線選択信号ＢＬＳＥＬ〈０−３〉の１つが高レベルに移行し、選択されたローカルビット線ＬＢＬが、ビット線セレクタ３３を介して、グローバルビット線ＧＢＬと導通する。これにより、ソースプレートドライバ３４から、ソースプレートＳＰ、選択メモリセルＭＣのセルトランジスタＣＴと可変抵抗素子ＲＣＥ、選択されたローカルビット線ＬＢＬ、ビット線セレクタ３３を経由して、グローバルビット線ＧＢＬに至る電流経路が形成され、可変抵抗素子ＲＣＥに、第１電極（セルトランジスタＣＴ）側から第２電極（ローカルビット線ＬＢＬ）側に向けて可変抵抗素子ＲＣＥの抵抗状態に応じたメモリセル電流が流れる。可変抵抗素子ＲＣＥが低抵抗のセット状態“１”の場合、高抵抗のリセット状態“０”よりメモリセル電流が大きいため、グローバルビット線ＧＢＬが逆方向参照電圧ＶＲＥＱより高い電圧まで充電される時間が短いので、当該タイミングで、グローバルビット線ＧＢＬの電圧と定電圧の参照電圧ＶＲＥＱをラッチ付き比較器６５で比較し、その比較結果をラッチして、出力ＲＲＯＵＴとして出力する。従って、可変抵抗素子ＲＣＥがセット状態“１”の場合、低レベル“０”が出力され、リセット状態“０” の場合、高レベル“１”が出力される。
【０１５２】
〈別実施形態〉
以下に別実施形態につき説明する。
【０１５３】
〈１〉 本発明装置は、セット動作とセットベリファイ動作の間で、更に、リセット動作とリセットベリファイ動作の間で、夫々のメモリセルＭＣの可変抵抗素子ＲＣＥに流れる電流の方向が同じであることを特徴とするもので、それによって、プログラム動作及び消去動作時の夫々におけるソースプレートＳＰ等の寄生容量の大きなノードの電位変化を抑制することで、プログラム動作及び消去動作時の低消費電力化及び高速化が図れる。従って、当該特徴を有する限りにおいて、セットベリファイ動作及びリセットベリファイ動作の方式やそれに利用する回路構成は、上記各実施形態に限定されるものではない。
【０１５４】
〈２〉 上記第４実施形態では、電圧センスアンプを使用した第１実施形態の変形例を説明したが、第３実施形態においても同様の変形例が可能である。また、第１または第３実施形態において、順方向センスアンプ４０と逆方向センスアンプ４１の一方を電流センスアンプで構成し、他方を電圧センスアンプで構成するようにしても良い。更に、第２実施形態の変形例として、読み出し回路２１の２つの順方向センスアンプ４０，４８についても、何れか一方または両方を、電流センスアンプに代えて電圧センスアンプで構成するようにしても良い。
【０１５５】
更に、上記第４実施形態で説明した図２７に示す２つのラッチ付き比較器５５，６５を、図２８に示すように、１つのラッチ付き比較器５５で構成し、反転入力に順方向参照電圧ＶＦＥＱと逆方向参照電圧ＶＲＥＱを、スイッチＳＷ９，ＳＷ１０を介して何れか一方の参照電圧を選択して入力可能に構成しても良い。この場合、ラッチ付き比較器５５の活性化信号ＦＬＴＭＧＴ／ＲＬＴＭＧＴは、第４実施形態における活性化信号ＦＬＴＭＧＴと活性化信号ＲＬＴＭＧＴの論理和となる。
【０１５６】
更に、上記第１実施形態で例示した電流センスアンプ及び第４実施形態で例示した電圧センスアンプの回路構成も一例であって、種々の回路構成のものが使用可能である。
【０１５７】
更に、上記各実施形態で例示した書き込み回路２２も、上記実施形態に限定されるものではなく、種々の回路構成に変更可能であり、また、使用する動作モードに適した回路構成とすることができる。
【０１５８】
更に、上記各実施形態で例示した書き込み回路２２の電源電圧は書き込みとベリファイの繰り返し動作中、一定値である必要は無く、書き込み回数等によって変動させても良い。
【０１５９】
更に、上記各実施形態で例示した、各動作タイミングやパルス幅は書き込みとベリファイの繰り返し動作中で、同じである必要は無く、書き込み回数等によって変動させても良い。
【０１６０】
〈３〉 上記各実施形態では、動作モードとして、ページプログラム動作、セクタ消去動作、ページ読み出し動作について説明したが、プログラム動作、消去動作、及び、読み出し動作は、ページ単位或いはセクタ単位で行うものに限定されるものではない。更に、１ページの大きさや構成、１セクタの大きさや構成も上記実施形態に限定されるものではない。
【０１６１】
例えば、上記第１実施形態において、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）としたが、セット動作及びセットベリファイ動作を同時に選択されるメモリセルＭＣを交替させながら複数回に分けて実行する場合には、当該実行回数倍に拡大することができる。１回の実行を「フェーズ」と称するとして、例えば、図８に示す読み出し回路２１と書き込み回路２２において、データレジスタ４２と判定レジスタ４６のビット数を、当該フェーズ数倍に拡張することで、実現可能となる。具体的には、セット動作及びセットベリファイ動作の夫々を、１本のグローバルビット線ＧＢＬについて、４本のローカルビット線ＬＢＬを順次切り替えて４回のフェーズに分けて順番に選択して、実行する場合では、１ページのサイズ（単位：バイト）は、同時に選択されるメモリセルＭＣの数（２Ｎ）をＩ／Ｏ数（８）で除した値（Ｎ／４）を４倍した値（Ｎ）となる。ここで、第１フェーズのセット動作及びセットベリファイ動作では、データレジスタ４２と判定レジスタ４６の１ビット目のデータを使用し、第２フェーズのセット動作及びセットベリファイ動作では、データレジスタ４２と判定レジスタ４６の２ビット目のデータを使用し、以下同様に、フェーズの順番とデータレジスタ４２と判定レジスタ４６の使用するデータを対応させることで、ページプログラム動作における１ページの大きさを拡張することが可能となる。尚、フェーズを切り替えるためのカウンタ等の追加の回路は、アレイ制御回路２０内に構成すれば良い。
【０１６２】
更に、プログラム動作、消去動作、及び、読み出し動作を、バイト単位或いはワード単位（Ｉ／Ｏ数が８以外の場合）でランダムアクセス動作により実行するようにしても良い。例えば、バイト単位でのみ各動作を実行する場合は、読み出し回路２１と書き込み回路２２は、グローバルビット線ＧＢＬ毎に設ける必要はなく、Ｉ／Ｏ毎に設けて、読み出し回路２１及び書き込み回路２２とグローバルビット線ＧＢＬの間に、グローバルビット線選択回路を設けて、選択されたグローバルビット線ＧＢＬに対して、各動作を実行する回路構成としても良い。
【０１６３】
更に、上記各実施形態では、コマンドコード、アドレス入力、入力データ、出力データ、及び、ステータスコードの夫々が、８本のＩ／Ｏ端子（Ｉ／Ｏ１〜８）を介して入出力制御回路１１から入力或いは出力される構成となっているが、アドレス入力専用の入力端子を設けるようにしても良い。更に、バイト単位或いはワード単位でランダムアクセス動作だけを行う場合は、必ずしもコマンドコードの入力によって動作モードを決定する構成でなくても良い。一般的なＳＲＡＭのように外部入力の制御信号により動作モードを決定するようにしても良い。
【０１６４】
更に、上記各実施形態では、プログラム動作と消去動作を夫々個別の書き込み動作として扱ったが、これを１つの書き込み動作として処理するようにしても良い。例えば、１ページ分の書き込み動作を、１ページ分の入力データをデータレジスタ４２に書き込んだ後で、予備読み出し動作を行い、一連のページ消去動作を行った後に、引き続いて、ページプログラム動作を行うようにしても良い。また、ページ消去動作とページプログラム動作を逆転させても良い。また、ページ消去動作もセット状態の可変抵抗素子ＲＣＥの全てに対してリセット動作を行うのではなく、データレジスタ４２に書き込まれた入力データ（期待値）が“０”であるセット状態の可変抵抗素子ＲＣＥだけを選択してリセット動作を行うようにしても良い。
【０１６５】
更に、同じグローバルビット線に接続するメモリセルＭＣに接続するソースプレートＳＰを同電位に、しかも、グローバルビット線毎に独立して駆動できるように構成することで、グローバルビット線毎に、データレジスタ４２に書き込まれた入力データ（期待値）に応じて、期待値に対応するプログラム動作または消去動作を、同時に並行して実行するようにしても良い。
【０１６６】
〈４〉 上記各実施形態では、メモリセルアレイ構成として、図２に示すような、ビット線及びワード線が夫々２階層で構成された階層型アレイ構成を例示したが、小規模なメモリセルアレイ構成の場合では、グローバルビット線やメインワード線を設けず、単層のメモリセルアレイ構成としても良い。また、階層型アレイ構成を採用する場合であっても、サブアレイ３１内のメモリセルＭＣの行及び列数、１バンク内のブロック３０の行及び列数、更には、バンク数等も、上記実施形態に限定されるものではなく、適宜変更可能である。
【０１６７】
〈５〉 上記各実施形態において、セット動作、セットベリファイ動作、リセット動作、リセットベリファイ動作、プログラム動作、消去動作等の定義は、便宜的なものであり、上記実施形態の定義に限定されるものではない。例えば、可変抵抗素子ＲＣＥの電気抵抗を高抵抗化する動作をセット動作、低抵抗化する動作をリセット動作と称しても良い。更に、可変抵抗素子ＲＣＥの電気抵抗が低抵抗化した状態に論理値“０”を割り当て、可変抵抗素子ＲＣＥの電気抵抗が高抵抗化した状態に論理値“１”を割り当てるようにしても良い。論理値の割り当てが逆転することで、読み出し回路２１及び書き込み回路２２の回路構成は、必要に応じて変更すれば良い。
【０１６８】
〈６〉 上記各実施形態において、詳細に説明した回路動作のタイミング及び電圧値等は一例であり、所望の動作が実現できる限りにおいて、上記実施形態で例示したものに限定されるものではない。
【０１６９】
〈７〉 上記各実施形態では、本発明装置が、独立した半導体記憶装置である場合を想定したが、本発明装置は、マイクロプロセッサやＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置と同一基板上或いは同一パッケージ内に組み込まれる内蔵型の半導体記憶装置であっても良く、その場合、図１に例示した本発明装置のブロック構成のメモリセルアレイ１０を除く回路部分の一部が、本発明装置の外部の回路によって構成される形態であっても構わない。
【符号の説明】
【０１７０】
１： 半導体記憶装置
１０： メモリセルアレイ
１１： 入出力制御回路
１２： 制御信号入力回路
１３： アドレスレジスタ
１４： 行アドレスバッファ
１５： 列アドレスバッファ
１６： 行デコーダ
１７： 列デコーダ
１８： コマンドレジスタ
１９： 制御ロジック回路
２０： アレイ制御回路
２１： 読み出し回路
２２： 書き込み回路
２３： ステータスレジスタ
２４： 状態信号出力回路
３０： ブロック
３１： メモリセルサブアレイ
３２： サブワード線ドライバ
３３： ビット線セレクタ
３４： ソースプレートドライバ
３５： サブワード線選択信号の反転信号生成回路
４０，４８： 順方向センスアンプ
４１： 逆方向センスアンプ
４２： データレジスタ
４３： 排他的論理和回路
４４： 論理積回路
４５： 論理和回路
４６： 判定レジスタ
４７： ライトドライバ
５０，６０： 差動増幅器
５１，５５，６１，６５： ラッチ付き比較器
５２，６２： 定電流源回路
５３，６３： ＣＭＯＳ転送ゲート
５４，６４： インバータ
ＣＣＥ： 電流制御素子
ＣＳＰ： 容量素子
ＣＴ： セルトランジスタ
ＤＡＴＡＩＮ： 書き込み回路のデータ入力端子
ＤＡＴＡＯＵＴ： 読み出し回路のデータ出力端子
ＤＪＩＮ： 判定レジスタの入力端子
ＤＪＯＵＴ： 判定レジスタの出力端子
ＤＲＩＮ： データレジスタの入力端子
ＤＲＯＵＴ： データレジスタの出力端子
ＦＳＮＦＬ，ＲＳＮＦＬ： 内部ノード
ＧＢＬ： グローバルビット線
ＬＢＬ： ローカルビット線
ＭＣ： メモリセル
ＭＷＬＢ： メインワード線
Ｑ１，Ｑ２，Ｑ３，Ｑ５，Ｑ８： ＰＭＯＳトランジスタ
Ｑ１４，Ｑ１６，Ｑ１７，Ｑ１８： ＰＭＯＳトランジスタ
Ｑ４，Ｑ６，Ｑ７： ＮＭＯＳトランジスタ
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１５： ＮＭＯＳトランジスタ
ＲＣＥ： 可変抵抗素子
ＳＰ： ソースプレート
ＳＷＬ： サブワード線
ＳＷ１〜ＳＷ１０： スイッチ
【特許請求の範囲】
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第１の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第２の制御線に夫々接続して構成されるメモリセルアレイと、
書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、
選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、
選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、
前記書き込み回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、
前記読み出し回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第１読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、
前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第２読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第１読み出し動作と前記第２読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記読み出し回路の内の前記第１読み出し動作を実行する第１読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、
前記読み出し回路の内の前記第２読み出し動作を実行する第２読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の他方の制御線と電気的に接続し、
前記第１読み出し回路と前記第２読み出し回路の夫々が、電気的に接続する側の前記第１または第２の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項６】
前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している２種類のセンスアンプを備え、前記２種類のセンスアンプの一方を前記第１読み出し動作に使用し、他方を前記第２読み出し動作に使用することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項７】
前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第１読み出し動作と前記第２読み出し動作の内の予め決められた一方の読み出し動作を行うことを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
第１及び第２の制御線と、
一端及び他端が夫々前記第１及び第２の制御線と接続され、前記一端から前記他端に所定の電流を流すことで第１の抵抗状態にセットされ、前記他端から前記一端に他の所定の電流を流すことで第２の抵抗状態にリセットされる第１の可変抵抗素子を備える第１のメモリセルと、
前記第１の制御線と接続される第１の読み出し回路と、を備える半導体装置であって、
前記第１の読み出し回路は、前記第１のメモリセルの前記一端側から前記第１の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第１の可変抵抗素子の抵抗状態を読み出す第１の制御部と、前記第１のメモリセルの前記他端側から前記第１の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第１の可変抵抗素子の抵抗状態を読み出す第２の制御部を備えることを特徴とする半導体装置。
【請求項９】
前記第１の読み出し回路の前記第１の制御部は、前記第１のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第２の制御部は前記第１のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第３の制御線と、
一端及び他端が夫々前記第３及び第２の制御線と接続され、前記一端から前記他端に前記所定の電流を流すことで前記第１の抵抗状態にセットされ、前記他端から前記一端に前記他の所定の電流を流すことで前記第２の抵抗状態にリセットされる第２の可変抵抗素子を備える第２のメモリセルと、
前記第３の制御線と接続される第２の読み出し回路と、を更に備え、
前記第２の読み出し回路は、前記第２のメモリセルの前記一端側から前記第２の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第２の可変抵抗素子の抵抗状態を読み出す第３の制御部と、前記第２のメモリセルの前記他端側から前記第２の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第２の可変抵抗素子の抵抗状態を読み出す第４の制御部を備えることを特徴とする請求項８または９に記載の半導体装置。
【請求項１１】
前記第２の読み出し回路の前記第３の制御部は、前記第２のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第４の制御部は前記第２のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項１０に記載の半導体装置。
【請求項１】
電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列し、同一列の前記メモリセルの各一端を共通の第１の制御線に、少なくとも同一行または同一列の前記メモリセルの各他端を共通の第２の制御線に夫々接続して構成されるメモリセルアレイと、
書き込みまたは読み出しの対象となる前記メモリセルを選択する選択回路と、
選択された前記メモリセルの前記可変抵抗素子の電気抵抗を変化させる書き込み回路と、
選択された前記メモリセルの前記可変抵抗素子の抵抗状態を読み出す読み出し回路と、を備える半導体記憶装置であって、
前記書き込み回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の電気抵抗を低抵抗化させるセット動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の電気抵抗を高抵抗化させるリセット動作を夫々実行可能に構成され、
前記読み出し回路は、前記メモリセルの前記一端側から前記可変抵抗素子を経由して前記他端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第１読み出し動作と、前記メモリセルの前記他端側から前記可変抵抗素子を経由して前記一端側へ電流を流すことで前記可変抵抗素子の抵抗状態を読み出す第２読み出し動作を夫々実行可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記書き込み回路が前記セット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記セット動作の対象である前記メモリセルの抵抗状態を前記第１読み出し動作により読み出すことで、前記セット動作が終了しているか否かを判定するセットベリファイ動作を行い、
前記書き込み回路が前記リセット動作を行う場合に、前記読み出し回路が、所定のタイミングで活性化され、前記リセット動作の対象である前記メモリセルの抵抗状態を前記第２読み出し動作により読み出すことで、前記リセット動作が終了しているか否かを判定するリセットベリファイ動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルが前記可変抵抗素子と電流制御素子を直列に接続して構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、当該何れか一方の制御線に流れる電流または生じる電圧変化を検知することで、前記第１読み出し動作と前記第２読み出し動作の内の活性化された何れか一方の読み出し動作により、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記読み出し回路の内の前記第１読み出し動作を実行する第１読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の何れか一方の制御線と電気的に接続し、
前記読み出し回路の内の前記第２読み出し動作を実行する第２読み出し回路が、選択された前記メモリセルが接続する前記第１の制御線と前記第２の制御線の他方の制御線と電気的に接続し、
前記第１読み出し回路と前記第２読み出し回路の夫々が、電気的に接続する側の前記第１または第２の制御線に流れる電流または生じる電圧の大小或いは変化を検知することで、選択された前記メモリセルの抵抗状態を読み出すことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項６】
前記読み出し回路が、互いに対称な回路構成で、使用する能動素子の導電型及び電界方向が互いに逆転している２種類のセンスアンプを備え、前記２種類のセンスアンプの一方を前記第１読み出し動作に使用し、他方を前記第２読み出し動作に使用することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項７】
前記読み出し回路が、前記セット動作または前記リセット動作の終了している既書き込み状態の前記メモリセルの抵抗状態を読み出す読み出し動作であって、前記セット動作と前記リセット動作の何れにも付随しない独立した読み出し動作を行う場合、前記第１読み出し動作と前記第２読み出し動作の内の予め決められた一方の読み出し動作を行うことを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
第１及び第２の制御線と、
一端及び他端が夫々前記第１及び第２の制御線と接続され、前記一端から前記他端に所定の電流を流すことで第１の抵抗状態にセットされ、前記他端から前記一端に他の所定の電流を流すことで第２の抵抗状態にリセットされる第１の可変抵抗素子を備える第１のメモリセルと、
前記第１の制御線と接続される第１の読み出し回路と、を備える半導体装置であって、
前記第１の読み出し回路は、前記第１のメモリセルの前記一端側から前記第１の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第１の可変抵抗素子の抵抗状態を読み出す第１の制御部と、前記第１のメモリセルの前記他端側から前記第１の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第１の可変抵抗素子の抵抗状態を読み出す第２の制御部を備えることを特徴とする半導体装置。
【請求項９】
前記第１の読み出し回路の前記第１の制御部は、前記第１のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第２の制御部は前記第１のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第３の制御線と、
一端及び他端が夫々前記第３及び第２の制御線と接続され、前記一端から前記他端に前記所定の電流を流すことで前記第１の抵抗状態にセットされ、前記他端から前記一端に前記他の所定の電流を流すことで前記第２の抵抗状態にリセットされる第２の可変抵抗素子を備える第２のメモリセルと、
前記第３の制御線と接続される第２の読み出し回路と、を更に備え、
前記第２の読み出し回路は、前記第２のメモリセルの前記一端側から前記第２の可変抵抗素子を経由して前記他端側へ電流を流すことで前記第２の可変抵抗素子の抵抗状態を読み出す第３の制御部と、前記第２のメモリセルの前記他端側から前記第２の可変抵抗素子を経由して前記一端側へ電流を流すことで前記第２の可変抵抗素子の抵抗状態を読み出す第４の制御部を備えることを特徴とする請求項８または９に記載の半導体装置。
【請求項１１】
前記第２の読み出し回路の前記第３の制御部は、前記第２のメモリセルの前記一端から前記他端に前記所定の電流が流されたことに応答して動作し、前記第４の制御部は前記第２のメモリセルの前記他端から前記一端に前記他の所定の電流が流されたことに応答して動作することを特徴とする請求項１０に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１３−８４３２４（Ｐ２０１３−８４３２４Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２３０８７（Ｐ２０１１−２２３０８７）
【出願日】平成２３年１０月７日（２０１１．１０．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／高速不揮発メモリの開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月７日（２０１１．１０．７）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度独立行政法人新エネルギー・産業技術総合開発機構「高速不揮発メモリ機能技術開発／高速不揮発メモリの開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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