キャリア上の基板をクリーニングする装置であって、キャリアは、その内部において、互いに平行に延び、開口によってキャリアの下側で外に接続する複数の縦方向の通路を有し、装置は、互いに平行に延び、パイプホルダに配置されて液体供給源に対して液体を導くように接続された複数の細長いパイプを有している。センタリングプレートが、パイプの周囲に設けられ、パイプホルダから離れたパイプの端部領域にある取付け位置と、取付け位置及びパイプホルダ間の作用位置との間でパイプの長手方向にパイプに対して移動可能である。センタリングプレートがキャリアに支持され、パイプが縦方向の通路に対して正確に配列される。
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【課題】簡便に製造でき、且つ回路素子領域でのクラックの発生が高度に抑制された半導体装置、及びこれを使用して得られる、回路素子領域でのクラックの発生が高度に抑制された半導体チップの提供。
【解決手段】半導体基板１１と、半導体基板１１の表面１１ａに設けられた複数の回路素子とを備え、半導体基板１１の表面１１ａは、回路素子が設けられた複数の回路素子領域１２と、回路素子領域１２を包囲するスクライブライン１３とを有し、スクライブライン１３内に回路素子領域１２に沿って、複数の貫通孔１４が穿設されている半導体装置１；かかる半導体装置１を、スクライブライン１３内で分割して得られた半導体チップ。 （もっと読む）

【課題】自動化された半導体生産ラインにおいて、半導体製造装置を効率的に運用することができる半導体製造システムを提供する。
【解決手段】予測部４６１は、複数のキャリアが半導体生産ラインに属する一の半導体製造装置５に到着した際に、当該キャリアに収容されたウェーハに対する当該半導体製造装置における処理の予想処理時間を、段取り処理に要する時間を含めて算出する。処理順序入れ替え制御部４６は、算出された予想処理時間に基づいて、複数のキャリアに収容されたウェーハの半導体製造装置５における処理が最短時間で完了する状態に複数のキャリアの処理順序を決定する。ロードポート制御部４１、ハンドラ制御部４２およびプロセス制御部４３は、決定された処理順序にしたがって、複数のキャリアに収容されたウェーハの処理を半導体製造装置５に実行させる。 （もっと読む）

【課題】ウェハ上の回路実装密度が益々向上するに伴い、位置合わせに求められる精度が格段に厳しくなっている。
【解決手段】ウェハ上の特定位置座標を検出する位置検出装置は、対物レンズを含む光学系と、少なくとも対物レンズを透過する照射光を発する照明系と、光学系を介して被検査対象の観察画像を取得する撮像素子と、光学系及び照明系の設計値に基づいて予め作成された収差情報を格納する格納部と、撮像素子により取得された観察画像から特定の位置座標を検出し、収差情報を用いて位置座標を修正して出力する座標出力部とを備える。 （もっと読む）

【課題】半導体製造装置における所定のロットの処理に要する処理時間を高精度に予測することができる生産管理システムを提供する。
【解決手段】前記半導体製造装置が所定のロットの処理を完了すると、所定のデータタグに、当該ロットの処理に要した実測処理時間を関連付けて、データ格納部４に記憶させるデータ収集部３と、予定ロットの処理時間を推定する際に、所定の予定データタグに一致する、前記データ格納部４のデータタグに関連付けられた実測処理時間を用いることによって、当該予定ロットの処理時間を推定する処理時間推定部８とを備えることを特徴とする生産管理システムを提供する。 （もっと読む）

【課題】ウエハ面内の複数のチップに対し、チップ毎に異なる内容の電気的な操作（チップＩＤの書き込み等）を、チップ毎ではなく複数チップ単位で一括して行えるようにする。
【解決手段】半導体チップ１０は、対向する左辺Ｓ１及び右辺Ｓ２を有する矩形の主面１０８を有する。主面１０８上には、半導体素子１０４Ａ及びＢと、配線Ｌ１１及びＬ１２が形成されている。配線Ｌ１１は、左辺Ｓ１から右辺Ｓ２に到達するように形成されるとともに、半導体素子１０４Ａに結合されている。配線Ｌ１２は、少なくとも左辺Ｓ１に接するように形成されるとともに、半導体素子１０４Ｂに結合されている。さらに、右辺Ｓ２上における配線Ｌ１１の端部（ＴＲ０）と左辺Ｓ１上における配線Ｌ１２の端部（ＴＬ０）は、辺Ｓ１及びＳ２に垂直な同一直線上に実質的に位置するように配置されている。 （もっと読む）

【課題】基板抵抗率によらず基板上にエピタキシャル層が形成され、エピタキシャル層形成後に研磨されたエピタキシャル層の厚さを測定することができる手段および上記手段により製品ウェーハのエピタキシャル層厚を保証したエピタキシャルウェーハを提供する。
【解決手段】半導体ウェーハをエピタキシャル成長工程に付すことにより、該半導体ウェーハの表面にエピタキシャル層を形成することを含むエピタキシャルウェーハの製造工程におけるエピタキシャル層の膜厚測定方法。エピタキシャル成長工程前に半導体ウェーハの厚みＡを測定すること、エピタキシャル成長工程後に半導体ウェーハの表面に形成したエピタキシャル層を研磨すること、研磨後に得られたエピタキシャルウェーハの厚みＢを測定すること、前記厚みＢと厚みＡとの差分（Ｂ−Ａ）として、エピタキシャル層の厚みを算出することを含む。前記厚みＡおよび厚みＢを、非接触変位測定計により測定する。 （もっと読む）

本発明の実施形態は、２つかまたはそれ以上の要素（１０２、１１４）をお互いに接着するための少なくとも１つの結合層（１０６）を含む半導体構造を加工するための方法および構造に関する。少なくとも１つの結合層は、少なくとも実質的に、亜鉛、シリコン、および、酸素からなってもよい。 （もっと読む）

【課題】イメージセンサ特性の劣化を防止できる、反射防止膜などを予め形成したＳＯＩ基板とその製造方法およびそれを用いた固体撮像装置の製造方法を提供することを目的とする。
【解決手段】シリコン基板１０１と、シリコン基板１０１上に形成された第１絶縁膜１０２と、第１絶縁膜１０２上に形成された第２絶縁膜１０３と、第２絶縁膜１０３上に形成された第３絶縁膜１０４と、第３絶縁膜１０４上に形成されたシリコン層１０６とからなるＳＯＩ基板１００の構成を有する。 （もっと読む）

【課題】装置に発生する異常を精度よく検出する異常検出システムを提供する。
【解決手段】プラズマ処理装置２に発生する異常を検出する異常検出システム１００は、異常の発生に起因するＡＥを検出する複数の超音波センサ４１と、超音波センサ４１の各出力信号をそれぞれ第１信号と第２信号に分配する分配器６５と、第１信号を例えば１０ｋＨｚでサンプリングし、所定の特徴を検出したときにトリガ信号を発生させるトリガ５２と、トリガ信号を受信してトリガ発生時刻を決定するトリガ発生時刻カウンタ５４と、第２信号を例えば１ＭＨｚでサンプリングしたサンプリングデータを作成するデータロガーボード５５と、サンプリングデータのうちトリガ発生時刻カウンタ５４より決定されたトリガ発生時刻を基準とした一定期間に相当するデータの波形解析を行うことによってプラズマ処理装置２に発生した異常を解析するＰＣ５０とを備える。 （もっと読む）