【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供する。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ_２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。 （もっと読む）

【課題】トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供する。
【解決手段】半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板上に配置された窒化物半導体層２０と、上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞４０を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜３０とを備える。 （もっと読む）

【課題】コンタクトホールの形成領域が素子分離領域と重複しても、素子特性の劣化を抑制できるＳＯＩ基板とこのＳＯＩ基板を用いた半導体装置とを提供する。
【解決手段】半導体装置１は、半導体基材１１と埋め込み絶縁膜１２と半導体層１６とを有するＳＯＩ基板と、このＳＯＩ基板上に形成された半導体素子構造とを備える。埋め込み絶縁膜１２は、半導体基材１１から半導体層１６を電気的に絶縁分離する機能を有し、窒化膜１４を有する。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）