化合物半導体装置及び化合物半導体装置の製造方法
【課題】トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供する。
【解決手段】半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板上に配置された窒化物半導体層２０と、上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞４０を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜３０とを備える。
【解決手段】半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板上に配置された窒化物半導体層２０と、上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞４０を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜３０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチを用いて素子分離された化合物半導体装置及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧パワー素子を含む半導体集積回路（ＩＣ）の製造において、トレンチに埋め込まれた素子分離絶縁膜によって素子を分離する方法が用いられている。窒化物半導体層を含む、例えば高電子移動度トランジスタ（ＨＥＭＴ）素子などのパワー素子を含む化合物半導体装置においても、素子分離するために窒化物半導体層を分断するトレンチを形成する方法が採用されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２２２８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＣチップに含まれる化合物半導体装置が正常に動作するためには、隣接素子の動作によって受ける影響をできる限り排除する必要がある。しかし、トレンチに埋め込まれた素子分離絶縁膜によって素子分離する場合は、隣接素子、特にパワー素子の発熱や漏れ電流などによって化合物半導体装置の特性が影響を受けるという問題があった。
【０００５】
上記問題点に鑑み、本発明は、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体基板と、（ロ）キャリア走行層とキャリア供給層を有し、半導体基板上に配置された窒化物半導体層と、（ハ）上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜とを備える化合物半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（イ）キャリア走行層とキャリア供給層を有する窒化物半導体層を半導体基板上に形成するステップと、（ロ）窒化物半導体層の一部を厚さ方向にエッチング除去して、トレンチを形成するステップと、（ハ）上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞が内部に形成されるように、トレンチ内に素子分離絶縁膜を形成するステップとを含む化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る化合物半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その４）。
【図６】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図であり（その５）、図６（ａ）はトレンチに分離絶縁膜を形成する第１の工程を示し、図６（ｂ）はトレンチに分離絶縁膜を形成する第２の工程を示す。
【図７】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その６）。
【図８】本発明の実施形態に係る化合物半導体装置に形成されるトレンチの形状例を示す模式的な断面図であり、図８（ａ）は逆テーパ形状のトレンチを示し、図８（ｂ）はバレル形状のトレンチを示す。
【図９】本発明のその他の実施形態に係る化合物半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施形態に係る化合物半導体装置１は、図１に示すように、半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板１０上に配置された窒化物半導体層２０と、窒化物半導体層２０の周囲を囲んで配置された素子分離絶縁膜３０とを備える。窒化物半導体層２０は窒化物半導体からなり、代表的な窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表され、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）等である。
【００１３】
素子分離絶縁膜３０は、窒化物半導体層２０に形成したトレンチ内部に、例えばシリコン酸化（ＳｉＯ2）膜などの絶縁膜を形成した構造である。図１に示すように、空洞４０が素子分離絶縁膜３０の内部に形成されている。空洞４０の上端部は、キャリア走行層２１とキャリア供給層２２との界面よりも上方に位置する。また、素子分離絶縁膜３０の上面は、窒化物半導体層２０の上面よりも上方に位置する。
【００１４】
なお、パワー素子を含む化合物半導体装置１を含むＩＣの集積化を実現するために、空洞４０の上方には素子分離絶縁膜３０が形成されている。これにより、空洞４０の上方に配線などを配置することが可能である。
【００１５】
素子分離絶縁膜３０によって周囲を囲まれて、化合物半導体装置１の素子活性領域５０が定義されている。図１に示す化合物半導体装置１は、バンドギャップエネルギーが互いに異なる窒化物半導体からなるキャリア走行層２１とキャリア供給層２２との間の界面にヘテロ接合面が形成されるＨＥＭＴ素子である。ヘテロ接合面近傍のキャリア走行層２１に、電流通路（チャネル）としての二次元キャリアガス層２３が形成される。ＨＥＭＴ素子の詳細については後述する。
【００１６】
化合物半導体装置１の素子分離のためには、二次元キャリアガス層２３を分断する必要がある。このため、素子分離絶縁膜３０は、二次元キャリアガス層２３を含めた窒化物半導体層２０を分断するトレンチを用いて形成されている。
【００１７】
素子分離絶縁膜３０の内部に空洞４０を形成することにより、隣接素子の動作による影響、例えば隣接素子の発熱や漏れ電流などによって化合物半導体装置１の特性が受ける影響を抑制することができる。
【００１８】
隣接素子の発熱による影響を抑制する点について、トレンチが素子分離絶縁膜３０によって完全に埋め込まれた場合と素子分離絶縁膜３０に空洞４０が形成された場合との影響の差は、素子分離絶縁膜３０の熱伝導率と空気の熱伝導率との差の大きさに起因する。シリコン（Ｓｉ）の熱伝導率は１５０［Ｗ／ｍ・ｄｅｇ］程度であり、シリコン酸化（Ｓｉ０2）膜の熱伝導率は、Ｃ面に平行な方向で１４［Ｗ／ｍ・ｄｅｇ］程度、Ｃ面に垂直な方向で７．２［Ｗ／ｍ・ｄｅｇ］程度である。また、石英ガラスの熱伝導率は１．４［Ｗ／ｍ・ｄｅｇ］程度である。これらに対し、空気の熱伝導率は、０．０２６［Ｗ／ｍ・ｄｅｇ］程度である。つまり、空洞４０の熱伝導率は、空洞４０周囲の素子分離絶縁膜３０の熱伝導率に比べて非常に小さい。したがって、素子分離絶縁膜３０の内部に空洞４０を形成することにより、隣接素子の発熱によって化合物半導体装置１が受ける影響が低減される。
【００１９】
特に、空洞４０の上端部は、動作時において発熱の中心となる二次元キャリアガス層２３よりも上方にある。このため、内部に空洞４０が形成された素子分離絶縁膜３０によって、隣接素子から化合物半導体装置１への熱伝導を効果的に抑制することができる。
【００２０】
図１に示した例では、並行して配置された３本の素子分離絶縁膜３０によって窒化物半導体層２０を分断することにより、化合物半導体装置１が隣接素子から絶縁分離されている。しかし、並行配置される素子分離絶縁膜３０の本数は３本に限られるものではなく、或いは、１本の素子分離絶縁膜３０によって化合物半導体装置１を分離してもよい。
【００２１】
素子分離絶縁膜３０の本数は、分離される素子間にかかる電圧などに応じて設定される。素子分離絶縁膜３０に高電圧がかかる場合、例えば数百Ｖ〜１０００Ｖ程度の電圧が素子間にかかる場合には、素子分離絶縁膜３０に高耐圧が要求される。この場合には、並行配置される素子分離絶縁膜３０の本数を多くする。一方、隣接する素子間にかかる電圧が小さい場合には、素子分離絶縁膜３０は１本でもよい。また、素子間にかかる電圧が小さいほど、素子分離絶縁膜３０の幅を小さくできる。これにより、化合物半導体装置１の面積を小さくできる。
【００２２】
以下に、図１に示した化合物半導体装置１の構成について説明する。半導体基板１０には、シリコン基板などを採用可能である。
【００２３】
キャリア走行層２１は、例えば不純物が添加されていないノンドープＧａＮを０．３〜１０μｍ程度の厚みに、有機金属気相成長（ＭＯＣＶＤ）法等によりエピタキシャル成長させて形成する。ここで、ノンドープとは、不純物が意図的に添加されないことを意味する。
【００２４】
キャリア走行層２１上に配置されたキャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つキャリア走行層２１と格子定数の異なる窒化物半導体からなる。キャリア供給層２２は、例えばＡｌxＭyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ≦１、Ｍはインジウム（Ｉｎ）或いはボロン（Ｂ）等）で表される窒化物半導体である。また、キャリア供給層２２としてノンドープのＡｌxＧａ1-xＮも採用可能である。更に、ｎ型不純物を添加したＡｌxＧａ1-xＮからなる窒化物半導体もキャリア供給層２２に採用可能である。
【００２５】
キャリア供給層２２は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層２１上に形成される。キャリア供給層２２とキャリア走行層２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２２の結晶が有する自発分極によりヘテロ接合付近に高密度のキャリアが生じ、二次元キャリアガス層２３が形成される。キャリア供給層２２の膜厚はキャリア走行層２１よりも薄く、１０〜５０ｎｍ程度、例えば２５ｎｍ程度である。
【００２６】
キャリア供給層２２上には、ソース電極６１、ドレイン電極６２及びゲート電極６３が配置されている。
【００２７】
ソース電極６１及びドレイン電極６２は、窒化物半導体層２０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体等として、ソース電極６１及びドレイン電極６２は形成される。キャリア供給層２２の膜厚は薄いため、ソース電極６１及びドレイン電極６２は、二次元キャリアガス層２３にオーミック接続している。或いは、ソース電極６１及びドレイン電極６２をキャリア走行層２１上に配置してもよい。
【００２８】
ゲート電極６３は、ソース電極６１とドレイン電極６２間に配置されている。二次元キャリアガス層２３がソース電極６１とドレイン電極６２間の電流通路（チャネル）として機能するが、チャネルを流れる電流はゲート電極６３に印加されるゲート制御電圧によって制御される。ゲート電極６３は、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層構造からなる。
【００２９】
ソース電極６１、ドレイン電極６２及びゲート電極６３を覆うように、キャリア供給層２２上に絶縁膜からなる層間絶縁膜７０が配置されている。層間絶縁膜７０上に金属膜などからなる多層配線８０が配置され、ソース電極６１、ドレイン電極６２及びゲート電極６３と多層配線８０とは、層間絶縁膜７０に形成された開口部を介して電気的に接続される。
【００３０】
多層配線８０を覆って、層間絶縁膜７０上に保護膜９０が配置されている。保護膜９０には、数μｍ程度の膜厚のＳｉＯ2膜、窒化シリコン（ＳｉＮ）膜、若しくはこれらの膜を積層した構造が採用可能である。例えば、膜厚５μｍ程度のＳｉＯ2膜と、膜厚３μｍ程度のＳｉＮ膜若しくポリイミド（ＰＩ）膜とを積層して保護膜９０が形成される。
【００３１】
なお、半導体基板１０とキャリア走行層２１との間にバッファ層を形成してもよい。バッファ層は、例えばＡｌＮ膜からなる第１のサブレイヤー（第１の副層）とＧａＮ膜からなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造を採用可能である。バッファ層の材料として、ＡｌＮ、ＧａＮ以外の窒化物半導体を採用してもよい。バッファ層はＨＥＭＴ素子の動作に直接には関係しないため、バッファ層を省いてもよい。なお、半導体基板１０上にバッファ層を形成する場合には、素子分離絶縁膜３０によってバッファ層も分離される。
【００３２】
本発明の実施形態に係る化合物半導体装置１では、空洞４０を有する素子分離絶縁膜３０によって素子分離がなされる。このため、隣接素子の発熱や漏れ電流の影響が抑制される。したがって、図１に示した化合物半導体装置１によれば、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置１を提供することができる。
【００３３】
また、素子分離絶縁膜３０の内部に空洞４０を形成することにより、ダイシング工程やボンディング工程において化合物半導体装置１にかかる応力が緩和される。なお、窒化物半導体層２０にかかる応力を緩和するために、素子分離絶縁膜３０の下面が半導体基板１０に接していることが好ましい。
【００３４】
以下に、図２〜図７を参照して、本発明の実施形態に係る化合物半導体装置１の製造方法を説明する。なお、以下に述べる化合物半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３５】
先ず、図２に示すように、半導体基板１０上に窒化物半導体層２０を形成する。窒化物半導体層２０は、キャリア走行層２１として膜厚３．２μｍ程度のＧａＮ膜と、キャリア供給層２２として膜厚２５ｎｍ程度のＡｌＧａＮ膜とを積層した構造を採用可能である。このとき、半導体基板１０上に膜厚２μｍ程度のバッファ層を形成し、バッファ層上にキャリア走行層２１を形成してもよい。なお、必要に応じて、キャリア供給層２２上にキャップ層として膜厚５ｎｍ程度のノンドープのＧａＮ層を形成してもよい。
【００３６】
次いで、図３に示すように、素子活性領域５０の外側に、例えば幅２μｍ程度のトレンチ１００を形成する。素子間に形成されるトレンチ１００の本数は、既に述べたように、素子間にかかる電圧などに応じて設定される。トレンチ１００は、例えばフォトリソグラフィ技術及びエッチング技術を用いてパターニングした酸化シリコン（ＳｉＯX）膜１１０をエッチング用ハードマスクにして、異方性エッチングにより形成される。このとき、半導体基板１０の表面が露出するまで窒化物半導体層２０をエッチングして、トレンチ１００を形成することが好ましい。なお、トレンチ１００の底面に窒化物半導体層２０の一部が残らないことを確実にするために、オーバーエッチングによって半導体基板１０の上部の一部をエッチングしてもよい。その後、図４に示すように、酸化シリコン（ＳｉＯX）膜１１０を除去する。
【００３７】
図５に示すように、トレンチ１００の内部に空洞４０が形成されるように素子分離絶縁膜３０を形成する。素子分離絶縁膜３０の目標膜厚は、トレンチ１００の幅などに応じて設定される。例えばトレンチ１００の幅が２μｍの場合に、素子分離絶縁膜３０の目標膜厚は０．５μｍ以上１．０μｍ未満程度に設定される。
【００３８】
素子分離絶縁膜３０は、例えばテトラエトキシシラン（ＴＥＯＳ）膜とプラズマＣＶＤ法による絶縁膜とを組み合わせて形成される。図６（ａ）に示すように、トレンチ１００の側壁面及び底面に、比較的カバレッジ良くＴＥＯＳ膜３１を形成する。その後、プラズマＣＶＤ法によってＳｉＯ2膜３２を形成すると、トレンチ１００の内部の成膜速度よりもトレンチ１００の開口部における成膜速度の方が速いために、トレンチ１００の内部が素子分離絶縁膜３０で埋め込まれる前に、トレンチ１００の開口部が素子分離絶縁膜３０によって塞がれる。その結果、図６（ｂ）に示すように、内部に略三角形の空洞４０が形成された素子分離絶縁膜３０が形成される。例えば、トレンチ１００の幅が２μｍの場合、空洞４０の幅は最も広い所で０．１〜１．０μｍ程度に設定される。上記の素子分離絶縁膜３０の形成方法により、素子分離絶縁膜３０の上面は、窒化物半導体層２０の上面よりも上方に位置する。
【００３９】
素子分離絶縁膜３０の形成後、図７に示すように、素子活性領域５０上に形成された素子分離絶縁膜３０を除去する。このとき、空洞４０上方の素子分離絶縁膜３０上にエッチング保護膜１２０を形成しておくことにより、空洞４０上方にのみ素子分離絶縁膜３０を残すことができる。これにより、空洞４０上方に配線などを配置可能になり、集積化を向上できる。エッチング保護膜１２０は、例えばフォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜などを採用可能である。素子活性領域５０上の素子分離絶縁膜３０を除去した後、エッチング保護膜１２０を除去する。
【００４０】
その後、周知のスパッタ工程及びパターニング工程を施し、ソース電極６１、ドレイン電極６２及びゲート電極６３を、窒化物半導体層２０の所定の位置に形成する。ソース電極６１、ドレイン電極６２及びゲート電極６３の各電極を覆うように層間絶縁膜７０が配置された後、各電極の上面の少なくとも一部が露出するように層間絶縁膜７０に開口部が設けられる。この開口部で各電極と接触するように、層間絶縁膜７０上に多層配線８０が形成される。更に、多層配線８０を覆うように、層間絶縁膜７０上に保護膜９０が形成される。以上により、図１に示した化合物半導体装置１が完成する。
【００４１】
上記の化合物半導体装置１の製造方法によれば、トレンチ１００の内部と開口部における素子分離絶縁膜３０の成長速度の差を利用して、素子分離絶縁膜３０の内部に幅０．５μｍ程度の空洞４０を形成することができる。
【００４２】
上記では、トレンチ１００の膜厚方向に沿った断面形状が矩形である場合を示したが、図８（ａ）に示すような底部が広く上部が狭い逆テーパ形状になるようにトレンチ１００を形成してもよい。或いは、トレンチ１００の断面形状を、図８（ｂ）に示すような中央付近が最も幅広であるバレル形状にしてもよい。逆テーパ形状或いはバレル形状にすることにより、トレンチ１００の内部に空洞が形成されやすい。エッチング条件などのトレンチ１００を形成するプロセス条件を適宜設定することにより、逆テーパ形状或いはバレル形状にトレンチ１００を形成することができる。
【００４３】
また、ＴＥＯＳ膜３１を形成した後にＳｉＯ2膜３２を形成して、空洞４０を有する素子分離絶縁膜３０を実現する例を説明したが、トレンチ１００の形状などに応じて、素子分離絶縁膜３０の形成方法が選択される。例えば、ＳｉＯ2膜を形成した後にＴＥＯＳ膜を形成してもよい。なお、素子分離絶縁膜３０には、ＳｉＮ膜、ボロンリン珪酸ガラス（ＢＰＳＧ）膜、リン珪酸ガラス（ＰＳＧ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜なども採用可能である。
【００４４】
上記に説明した製造方法によれば、空洞４０の上方に素子分離絶縁膜３０が残る。このため、素子分離絶縁膜３０の上方付近における平坦性が損なわれる。しかし、素子動作に重要な素子活性領域５０の平坦性は保たれ、且つ、空洞４０からのエッチングダメージを抑制した上で、空洞４０を有する素子分離絶縁膜３０を形成することができる。また、窒化物半導体層２０上に各電極を形成する前に空洞４０を有する素子分離絶縁膜３０を形成するため、上記スパッタ工程で生じる半導体基板１０の反りや応力を緩和でき、化合物半導体装置１の特性劣化を抑制できる。
【００４５】
上記では、図７に示したように素子活性領域５０上の素子分離絶縁膜３０を除去する例を示したが、素子分離絶縁膜３０を除去せずに層間絶縁膜７０として使用してもよい。即ち、素子活性領域５０上に形成された素子分離絶縁膜３０の所定の位置に開口部を形成し、この開口部でキャリア供給層２２と接するようにソース電極６１、ドレイン電極６２及びゲート電極６３を形成してもよい。
【００４６】
以上に説明したように、本発明の実施形態に係る化合物半導体装置の製造方法によれば、空洞４０を有する素子分離絶縁膜３０を形成することができる。その結果、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置１を実現することができる。
【００４７】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４８】
例えば、図９に示すように、半導体基板１０とキャリア供給層２２との間に、緩衝層としてバッファ層１５を配置してもよい。素子分離絶縁膜３０によってバッファ層１５も分離される。
【００４９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５０】
１…化合物半導体装置
１０…半導体基板
１５…バッファ層
２０…窒化物半導体層
２１…キャリア走行層
２２…キャリア供給層
２３…二次元キャリアガス層
３０…素子分離絶縁膜
３１…ＴＥＯＳ膜
３２…酸化シリコン膜
４０…空洞
５０…素子活性領域
６１…ソース電極
６２…ドレイン電極
６３…ゲート電極
７０…層間絶縁膜
８０…多層配線
９０…保護膜
１００…トレンチ
【技術分野】
【０００１】
本発明は、トレンチを用いて素子分離された化合物半導体装置及び化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧パワー素子を含む半導体集積回路（ＩＣ）の製造において、トレンチに埋め込まれた素子分離絶縁膜によって素子を分離する方法が用いられている。窒化物半導体層を含む、例えば高電子移動度トランジスタ（ＨＥＭＴ）素子などのパワー素子を含む化合物半導体装置においても、素子分離するために窒化物半導体層を分断するトレンチを形成する方法が採用されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２２２８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＣチップに含まれる化合物半導体装置が正常に動作するためには、隣接素子の動作によって受ける影響をできる限り排除する必要がある。しかし、トレンチに埋め込まれた素子分離絶縁膜によって素子分離する場合は、隣接素子、特にパワー素子の発熱や漏れ電流などによって化合物半導体装置の特性が影響を受けるという問題があった。
【０００５】
上記問題点に鑑み、本発明は、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体基板と、（ロ）キャリア走行層とキャリア供給層を有し、半導体基板上に配置された窒化物半導体層と、（ハ）上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞を内部に有する、窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜とを備える化合物半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（イ）キャリア走行層とキャリア供給層を有する窒化物半導体層を半導体基板上に形成するステップと、（ロ）窒化物半導体層の一部を厚さ方向にエッチング除去して、トレンチを形成するステップと、（ハ）上端部がキャリア走行層とキャリア供給層との界面よりも上方に位置する空洞が内部に形成されるように、トレンチ内に素子分離絶縁膜を形成するステップとを含む化合物半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置及び化合物半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る化合物半導体装置の構成を示す模式的な断面図である。
【図２】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その４）。
【図６】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図であり（その５）、図６（ａ）はトレンチに分離絶縁膜を形成する第１の工程を示し、図６（ｂ）はトレンチに分離絶縁膜を形成する第２の工程を示す。
【図７】本発明の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その６）。
【図８】本発明の実施形態に係る化合物半導体装置に形成されるトレンチの形状例を示す模式的な断面図であり、図８（ａ）は逆テーパ形状のトレンチを示し、図８（ｂ）はバレル形状のトレンチを示す。
【図９】本発明のその他の実施形態に係る化合物半導体装置の構成を示す模式的な断面図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施形態に係る化合物半導体装置１は、図１に示すように、半導体基板１０と、キャリア走行層２１とキャリア供給層２２を有し、半導体基板１０上に配置された窒化物半導体層２０と、窒化物半導体層２０の周囲を囲んで配置された素子分離絶縁膜３０とを備える。窒化物半導体層２０は窒化物半導体からなり、代表的な窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表され、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）等である。
【００１３】
素子分離絶縁膜３０は、窒化物半導体層２０に形成したトレンチ内部に、例えばシリコン酸化（ＳｉＯ2）膜などの絶縁膜を形成した構造である。図１に示すように、空洞４０が素子分離絶縁膜３０の内部に形成されている。空洞４０の上端部は、キャリア走行層２１とキャリア供給層２２との界面よりも上方に位置する。また、素子分離絶縁膜３０の上面は、窒化物半導体層２０の上面よりも上方に位置する。
【００１４】
なお、パワー素子を含む化合物半導体装置１を含むＩＣの集積化を実現するために、空洞４０の上方には素子分離絶縁膜３０が形成されている。これにより、空洞４０の上方に配線などを配置することが可能である。
【００１５】
素子分離絶縁膜３０によって周囲を囲まれて、化合物半導体装置１の素子活性領域５０が定義されている。図１に示す化合物半導体装置１は、バンドギャップエネルギーが互いに異なる窒化物半導体からなるキャリア走行層２１とキャリア供給層２２との間の界面にヘテロ接合面が形成されるＨＥＭＴ素子である。ヘテロ接合面近傍のキャリア走行層２１に、電流通路（チャネル）としての二次元キャリアガス層２３が形成される。ＨＥＭＴ素子の詳細については後述する。
【００１６】
化合物半導体装置１の素子分離のためには、二次元キャリアガス層２３を分断する必要がある。このため、素子分離絶縁膜３０は、二次元キャリアガス層２３を含めた窒化物半導体層２０を分断するトレンチを用いて形成されている。
【００１７】
素子分離絶縁膜３０の内部に空洞４０を形成することにより、隣接素子の動作による影響、例えば隣接素子の発熱や漏れ電流などによって化合物半導体装置１の特性が受ける影響を抑制することができる。
【００１８】
隣接素子の発熱による影響を抑制する点について、トレンチが素子分離絶縁膜３０によって完全に埋め込まれた場合と素子分離絶縁膜３０に空洞４０が形成された場合との影響の差は、素子分離絶縁膜３０の熱伝導率と空気の熱伝導率との差の大きさに起因する。シリコン（Ｓｉ）の熱伝導率は１５０［Ｗ／ｍ・ｄｅｇ］程度であり、シリコン酸化（Ｓｉ０2）膜の熱伝導率は、Ｃ面に平行な方向で１４［Ｗ／ｍ・ｄｅｇ］程度、Ｃ面に垂直な方向で７．２［Ｗ／ｍ・ｄｅｇ］程度である。また、石英ガラスの熱伝導率は１．４［Ｗ／ｍ・ｄｅｇ］程度である。これらに対し、空気の熱伝導率は、０．０２６［Ｗ／ｍ・ｄｅｇ］程度である。つまり、空洞４０の熱伝導率は、空洞４０周囲の素子分離絶縁膜３０の熱伝導率に比べて非常に小さい。したがって、素子分離絶縁膜３０の内部に空洞４０を形成することにより、隣接素子の発熱によって化合物半導体装置１が受ける影響が低減される。
【００１９】
特に、空洞４０の上端部は、動作時において発熱の中心となる二次元キャリアガス層２３よりも上方にある。このため、内部に空洞４０が形成された素子分離絶縁膜３０によって、隣接素子から化合物半導体装置１への熱伝導を効果的に抑制することができる。
【００２０】
図１に示した例では、並行して配置された３本の素子分離絶縁膜３０によって窒化物半導体層２０を分断することにより、化合物半導体装置１が隣接素子から絶縁分離されている。しかし、並行配置される素子分離絶縁膜３０の本数は３本に限られるものではなく、或いは、１本の素子分離絶縁膜３０によって化合物半導体装置１を分離してもよい。
【００２１】
素子分離絶縁膜３０の本数は、分離される素子間にかかる電圧などに応じて設定される。素子分離絶縁膜３０に高電圧がかかる場合、例えば数百Ｖ〜１０００Ｖ程度の電圧が素子間にかかる場合には、素子分離絶縁膜３０に高耐圧が要求される。この場合には、並行配置される素子分離絶縁膜３０の本数を多くする。一方、隣接する素子間にかかる電圧が小さい場合には、素子分離絶縁膜３０は１本でもよい。また、素子間にかかる電圧が小さいほど、素子分離絶縁膜３０の幅を小さくできる。これにより、化合物半導体装置１の面積を小さくできる。
【００２２】
以下に、図１に示した化合物半導体装置１の構成について説明する。半導体基板１０には、シリコン基板などを採用可能である。
【００２３】
キャリア走行層２１は、例えば不純物が添加されていないノンドープＧａＮを０．３〜１０μｍ程度の厚みに、有機金属気相成長（ＭＯＣＶＤ）法等によりエピタキシャル成長させて形成する。ここで、ノンドープとは、不純物が意図的に添加されないことを意味する。
【００２４】
キャリア走行層２１上に配置されたキャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つキャリア走行層２１と格子定数の異なる窒化物半導体からなる。キャリア供給層２２は、例えばＡｌxＭyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ≦１、Ｍはインジウム（Ｉｎ）或いはボロン（Ｂ）等）で表される窒化物半導体である。また、キャリア供給層２２としてノンドープのＡｌxＧａ1-xＮも採用可能である。更に、ｎ型不純物を添加したＡｌxＧａ1-xＮからなる窒化物半導体もキャリア供給層２２に採用可能である。
【００２５】
キャリア供給層２２は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層２１上に形成される。キャリア供給層２２とキャリア走行層２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２２の結晶が有する自発分極によりヘテロ接合付近に高密度のキャリアが生じ、二次元キャリアガス層２３が形成される。キャリア供給層２２の膜厚はキャリア走行層２１よりも薄く、１０〜５０ｎｍ程度、例えば２５ｎｍ程度である。
【００２６】
キャリア供給層２２上には、ソース電極６１、ドレイン電極６２及びゲート電極６３が配置されている。
【００２７】
ソース電極６１及びドレイン電極６２は、窒化物半導体層２０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体等として、ソース電極６１及びドレイン電極６２は形成される。キャリア供給層２２の膜厚は薄いため、ソース電極６１及びドレイン電極６２は、二次元キャリアガス層２３にオーミック接続している。或いは、ソース電極６１及びドレイン電極６２をキャリア走行層２１上に配置してもよい。
【００２８】
ゲート電極６３は、ソース電極６１とドレイン電極６２間に配置されている。二次元キャリアガス層２３がソース電極６１とドレイン電極６２間の電流通路（チャネル）として機能するが、チャネルを流れる電流はゲート電極６３に印加されるゲート制御電圧によって制御される。ゲート電極６３は、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層構造からなる。
【００２９】
ソース電極６１、ドレイン電極６２及びゲート電極６３を覆うように、キャリア供給層２２上に絶縁膜からなる層間絶縁膜７０が配置されている。層間絶縁膜７０上に金属膜などからなる多層配線８０が配置され、ソース電極６１、ドレイン電極６２及びゲート電極６３と多層配線８０とは、層間絶縁膜７０に形成された開口部を介して電気的に接続される。
【００３０】
多層配線８０を覆って、層間絶縁膜７０上に保護膜９０が配置されている。保護膜９０には、数μｍ程度の膜厚のＳｉＯ2膜、窒化シリコン（ＳｉＮ）膜、若しくはこれらの膜を積層した構造が採用可能である。例えば、膜厚５μｍ程度のＳｉＯ2膜と、膜厚３μｍ程度のＳｉＮ膜若しくポリイミド（ＰＩ）膜とを積層して保護膜９０が形成される。
【００３１】
なお、半導体基板１０とキャリア走行層２１との間にバッファ層を形成してもよい。バッファ層は、例えばＡｌＮ膜からなる第１のサブレイヤー（第１の副層）とＧａＮ膜からなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造を採用可能である。バッファ層の材料として、ＡｌＮ、ＧａＮ以外の窒化物半導体を採用してもよい。バッファ層はＨＥＭＴ素子の動作に直接には関係しないため、バッファ層を省いてもよい。なお、半導体基板１０上にバッファ層を形成する場合には、素子分離絶縁膜３０によってバッファ層も分離される。
【００３２】
本発明の実施形態に係る化合物半導体装置１では、空洞４０を有する素子分離絶縁膜３０によって素子分離がなされる。このため、隣接素子の発熱や漏れ電流の影響が抑制される。したがって、図１に示した化合物半導体装置１によれば、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置１を提供することができる。
【００３３】
また、素子分離絶縁膜３０の内部に空洞４０を形成することにより、ダイシング工程やボンディング工程において化合物半導体装置１にかかる応力が緩和される。なお、窒化物半導体層２０にかかる応力を緩和するために、素子分離絶縁膜３０の下面が半導体基板１０に接していることが好ましい。
【００３４】
以下に、図２〜図７を参照して、本発明の実施形態に係る化合物半導体装置１の製造方法を説明する。なお、以下に述べる化合物半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３５】
先ず、図２に示すように、半導体基板１０上に窒化物半導体層２０を形成する。窒化物半導体層２０は、キャリア走行層２１として膜厚３．２μｍ程度のＧａＮ膜と、キャリア供給層２２として膜厚２５ｎｍ程度のＡｌＧａＮ膜とを積層した構造を採用可能である。このとき、半導体基板１０上に膜厚２μｍ程度のバッファ層を形成し、バッファ層上にキャリア走行層２１を形成してもよい。なお、必要に応じて、キャリア供給層２２上にキャップ層として膜厚５ｎｍ程度のノンドープのＧａＮ層を形成してもよい。
【００３６】
次いで、図３に示すように、素子活性領域５０の外側に、例えば幅２μｍ程度のトレンチ１００を形成する。素子間に形成されるトレンチ１００の本数は、既に述べたように、素子間にかかる電圧などに応じて設定される。トレンチ１００は、例えばフォトリソグラフィ技術及びエッチング技術を用いてパターニングした酸化シリコン（ＳｉＯX）膜１１０をエッチング用ハードマスクにして、異方性エッチングにより形成される。このとき、半導体基板１０の表面が露出するまで窒化物半導体層２０をエッチングして、トレンチ１００を形成することが好ましい。なお、トレンチ１００の底面に窒化物半導体層２０の一部が残らないことを確実にするために、オーバーエッチングによって半導体基板１０の上部の一部をエッチングしてもよい。その後、図４に示すように、酸化シリコン（ＳｉＯX）膜１１０を除去する。
【００３７】
図５に示すように、トレンチ１００の内部に空洞４０が形成されるように素子分離絶縁膜３０を形成する。素子分離絶縁膜３０の目標膜厚は、トレンチ１００の幅などに応じて設定される。例えばトレンチ１００の幅が２μｍの場合に、素子分離絶縁膜３０の目標膜厚は０．５μｍ以上１．０μｍ未満程度に設定される。
【００３８】
素子分離絶縁膜３０は、例えばテトラエトキシシラン（ＴＥＯＳ）膜とプラズマＣＶＤ法による絶縁膜とを組み合わせて形成される。図６（ａ）に示すように、トレンチ１００の側壁面及び底面に、比較的カバレッジ良くＴＥＯＳ膜３１を形成する。その後、プラズマＣＶＤ法によってＳｉＯ2膜３２を形成すると、トレンチ１００の内部の成膜速度よりもトレンチ１００の開口部における成膜速度の方が速いために、トレンチ１００の内部が素子分離絶縁膜３０で埋め込まれる前に、トレンチ１００の開口部が素子分離絶縁膜３０によって塞がれる。その結果、図６（ｂ）に示すように、内部に略三角形の空洞４０が形成された素子分離絶縁膜３０が形成される。例えば、トレンチ１００の幅が２μｍの場合、空洞４０の幅は最も広い所で０．１〜１．０μｍ程度に設定される。上記の素子分離絶縁膜３０の形成方法により、素子分離絶縁膜３０の上面は、窒化物半導体層２０の上面よりも上方に位置する。
【００３９】
素子分離絶縁膜３０の形成後、図７に示すように、素子活性領域５０上に形成された素子分離絶縁膜３０を除去する。このとき、空洞４０上方の素子分離絶縁膜３０上にエッチング保護膜１２０を形成しておくことにより、空洞４０上方にのみ素子分離絶縁膜３０を残すことができる。これにより、空洞４０上方に配線などを配置可能になり、集積化を向上できる。エッチング保護膜１２０は、例えばフォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜などを採用可能である。素子活性領域５０上の素子分離絶縁膜３０を除去した後、エッチング保護膜１２０を除去する。
【００４０】
その後、周知のスパッタ工程及びパターニング工程を施し、ソース電極６１、ドレイン電極６２及びゲート電極６３を、窒化物半導体層２０の所定の位置に形成する。ソース電極６１、ドレイン電極６２及びゲート電極６３の各電極を覆うように層間絶縁膜７０が配置された後、各電極の上面の少なくとも一部が露出するように層間絶縁膜７０に開口部が設けられる。この開口部で各電極と接触するように、層間絶縁膜７０上に多層配線８０が形成される。更に、多層配線８０を覆うように、層間絶縁膜７０上に保護膜９０が形成される。以上により、図１に示した化合物半導体装置１が完成する。
【００４１】
上記の化合物半導体装置１の製造方法によれば、トレンチ１００の内部と開口部における素子分離絶縁膜３０の成長速度の差を利用して、素子分離絶縁膜３０の内部に幅０．５μｍ程度の空洞４０を形成することができる。
【００４２】
上記では、トレンチ１００の膜厚方向に沿った断面形状が矩形である場合を示したが、図８（ａ）に示すような底部が広く上部が狭い逆テーパ形状になるようにトレンチ１００を形成してもよい。或いは、トレンチ１００の断面形状を、図８（ｂ）に示すような中央付近が最も幅広であるバレル形状にしてもよい。逆テーパ形状或いはバレル形状にすることにより、トレンチ１００の内部に空洞が形成されやすい。エッチング条件などのトレンチ１００を形成するプロセス条件を適宜設定することにより、逆テーパ形状或いはバレル形状にトレンチ１００を形成することができる。
【００４３】
また、ＴＥＯＳ膜３１を形成した後にＳｉＯ2膜３２を形成して、空洞４０を有する素子分離絶縁膜３０を実現する例を説明したが、トレンチ１００の形状などに応じて、素子分離絶縁膜３０の形成方法が選択される。例えば、ＳｉＯ2膜を形成した後にＴＥＯＳ膜を形成してもよい。なお、素子分離絶縁膜３０には、ＳｉＮ膜、ボロンリン珪酸ガラス（ＢＰＳＧ）膜、リン珪酸ガラス（ＰＳＧ）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜なども採用可能である。
【００４４】
上記に説明した製造方法によれば、空洞４０の上方に素子分離絶縁膜３０が残る。このため、素子分離絶縁膜３０の上方付近における平坦性が損なわれる。しかし、素子動作に重要な素子活性領域５０の平坦性は保たれ、且つ、空洞４０からのエッチングダメージを抑制した上で、空洞４０を有する素子分離絶縁膜３０を形成することができる。また、窒化物半導体層２０上に各電極を形成する前に空洞４０を有する素子分離絶縁膜３０を形成するため、上記スパッタ工程で生じる半導体基板１０の反りや応力を緩和でき、化合物半導体装置１の特性劣化を抑制できる。
【００４５】
上記では、図７に示したように素子活性領域５０上の素子分離絶縁膜３０を除去する例を示したが、素子分離絶縁膜３０を除去せずに層間絶縁膜７０として使用してもよい。即ち、素子活性領域５０上に形成された素子分離絶縁膜３０の所定の位置に開口部を形成し、この開口部でキャリア供給層２２と接するようにソース電極６１、ドレイン電極６２及びゲート電極６３を形成してもよい。
【００４６】
以上に説明したように、本発明の実施形態に係る化合物半導体装置の製造方法によれば、空洞４０を有する素子分離絶縁膜３０を形成することができる。その結果、トレンチを用いて素子分離され、且つ、隣接素子の動作による影響が抑制された化合物半導体装置１を実現することができる。
【００４７】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００４８】
例えば、図９に示すように、半導体基板１０とキャリア供給層２２との間に、緩衝層としてバッファ層１５を配置してもよい。素子分離絶縁膜３０によってバッファ層１５も分離される。
【００４９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００５０】
１…化合物半導体装置
１０…半導体基板
１５…バッファ層
２０…窒化物半導体層
２１…キャリア走行層
２２…キャリア供給層
２３…二次元キャリアガス層
３０…素子分離絶縁膜
３１…ＴＥＯＳ膜
３２…酸化シリコン膜
４０…空洞
５０…素子活性領域
６１…ソース電極
６２…ドレイン電極
６３…ゲート電極
７０…層間絶縁膜
８０…多層配線
９０…保護膜
１００…トレンチ
【特許請求の範囲】
【請求項１】
半導体基板と、
キャリア走行層とキャリア供給層を有し、前記半導体基板上に配置された窒化物半導体層と、
上端部が前記キャリア走行層と前記キャリア供給層との界面よりも上方に位置する空洞を内部に有する、前記窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜と
を備えることを特徴とする化合物半導体装置。
【請求項２】
前記素子分離絶縁膜の上面が前記窒化物半導体層の上面よりも上方に位置することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記素子分離絶縁膜の下面が前記半導体基板に接することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
キャリア走行層とキャリア供給層を有する窒化物半導体層を、半導体基板上に形成するステップと、
前記窒化物半導体層の一部を厚さ方向にエッチング除去して、トレンチを形成するステップと、
上端部が前記キャリア走行層と前記キャリア供給層との界面よりも上方に位置する空洞が内部に形成されるように、前記トレンチ内に素子分離絶縁膜を形成するステップと
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記素子分離絶縁膜がＴＥＯＳ膜とプラズマＣＶＤ法による絶縁膜とを組み合わせて形成されることを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項１】
半導体基板と、
キャリア走行層とキャリア供給層を有し、前記半導体基板上に配置された窒化物半導体層と、
上端部が前記キャリア走行層と前記キャリア供給層との界面よりも上方に位置する空洞を内部に有する、前記窒化物半導体層の周囲を囲んで配置された素子分離絶縁膜と
を備えることを特徴とする化合物半導体装置。
【請求項２】
前記素子分離絶縁膜の上面が前記窒化物半導体層の上面よりも上方に位置することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記素子分離絶縁膜の下面が前記半導体基板に接することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
キャリア走行層とキャリア供給層を有する窒化物半導体層を、半導体基板上に形成するステップと、
前記窒化物半導体層の一部を厚さ方向にエッチング除去して、トレンチを形成するステップと、
上端部が前記キャリア走行層と前記キャリア供給層との界面よりも上方に位置する空洞が内部に形成されるように、前記トレンチ内に素子分離絶縁膜を形成するステップと
を含むことを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記素子分離絶縁膜がＴＥＯＳ膜とプラズマＣＶＤ法による絶縁膜とを組み合わせて形成されることを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１６４９００（Ｐ２０１２−１６４９００Ａ）
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願番号】特願２０１１−２５５４５（Ｐ２０１１−２５５４５）
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【出願人】（５１１２４０３３５）ユナイテッド・マイクロエレクトロニクス・コーポレイション (2)
【Ｆターム（参考）】
【公開日】平成２４年８月３０日（２０１２．８．３０）
【国際特許分類】
【出願日】平成２３年２月９日（２０１１．２．９）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【出願人】（５１１２４０３３５）ユナイテッド・マイクロエレクトロニクス・コーポレイション (2)
【Ｆターム（参考）】
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