【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにする。
【解決手段】積層チップパッケージ１Ｍは、本体２と配線３を備えている。本体２は、積層された複数の階層部分を含む主要部分２Ｍと、主要部分２Ｍの上面と下面に配置された複数の端子を有している。配線３は複数の端子に接続された複数のライン（ワイヤＷ）を含んでいる。複数のラインは、複数の共通ラインと複数の階層依存ラインを含んでいる。各階層部分は、複数の共通ラインに接続された複数の共通電極と、複数の階層依存ラインに接続され、階層部分内の半導体チップに接触しない複数の非接触電極と、複数の階層依存ラインのうち、その階層部分が利用する階層依存ラインにのみ選択的に接続された選択的接続電極を含んでいる。階層依存ラインは、共通ラインに比べて最大の幅が大きい。 （もっと読む）

【課題】モールド樹脂の硬化時に、樹脂基板とベアチップとの相対位置が変動することにより、ベアチップの電極パッドと貫通電極とを再配線で接続する際の歩留まりが低下してしまうことのない電子装置の製造方法及び電子装置を提供する。
【解決手段】機能素子が形成されたチップ１５を支持体に仮固定するとともに、絶縁部材１７を前記支持体に仮固定する。支持体に仮固定したチップ１５及び絶縁部材１７を、樹脂層１６で被覆する。チップ１５、絶縁部材１７、及び樹脂層１６を、支持体から引き離す。絶縁部材１７が露出するまで樹脂層１６を研磨することにより、チップ１５、絶縁部材１７、及び樹脂層１６からなる再構築ウエハ１０を得る。再構築ウエハ１０の絶縁部材１７に貫通孔を形成し、貫通孔内に貫通電極１８を形成するとともに、再構築ウエハ１０の上に、チップ１５と貫通電極１８とを接続する配線２１を含む再配線層２０を形成する。 （もっと読む）

【課題】基板を貫通するトレンチによって複数の部分領域に分割されてなる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法であって、部分領域の側壁に導電層を形成するメリットだけを享受して、該導電層の形成に伴う悪影響を排除することのできる領域分割基板およびそれを用いた半導体装置ならびにそれらの製造方法を提供する。
【解決手段】基板３０の第１表面Ｓ１から第２表面Ｓ２に亘って、当該基板３０を貫通するように形成されたトレンチ３１ａによって、当該基板３０が複数の部分領域Ｃｅ，Ｃｅａ〜Ｃｅｄ，Ｃｅｋ，Ｃｅｌに分割され、前記複数の部分領域のうち、一部の部分領域Ｃｅａ〜Ｃｅｄの側壁に、第１表面Ｓ１の側から第２表面Ｓ２の側に亘って、当該基板３０より高い導電率を有する導電層３５が形成され、トレンチ３１ａに絶縁体３１ｂが埋め込まれてなる領域分割基板Ａ２０とする。 （もっと読む）

【課題】シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減する。
【解決手段】第１絶縁層２０は、シリコン基板１０上に形成されており、当該シリコン基板１０に接している。また、配線４０は、第１絶縁層２０上に形成されている。ここで、第１絶縁層２０下の不純物濃度は、２．０×１０^１４ｃｍ^−３以下である。 （もっと読む）

【課題】プロセス数を増大させることなく、応力を緩和できる構造を有する半導体装置を提供する。
【解決手段】一方の面に埋め込み酸化層と半導体層がこの順で積層される半導体基板１０を加工して作製され、前記一方の面側で他の基板に接合される半導体装置であって、前記埋め込み酸化層及び前記半導体層を加工して形成される半導体素子２０と、前記埋め込み酸化層及び前記半導体層を加工して形成され、前記半導体素子に接続される配線部と、前記配線部の端部に連続する前記半導体層によって構成され、当該半導体層の下側の埋め込み酸化層が除去されて前記半導体基板との間に空隙が形成されるパッド部４０と、前記パッド部と前記他の基板を接合する接合部とを含む。 （もっと読む）

【課題】高周波信号等の電気信号の伝送損失を低減し、貫通孔から導電物質が剥離することによる導通不良を抑制する貫通配線基板およびその製造方法の提供。
【解決手段】第１面と第２面とを有する基板２と；前記第１面と前記第２面との間を貫通する貫通孔２４内に、導電性物質２６を充填又は成膜することにより形成された貫通配線２２と；を備える貫通配線基板２０であって、前記貫通孔２４は、変曲部２２ｃと、該変曲部の両端に、該変曲部と接続する直線部２２ａ、２２ｂとを有し、前記変曲部の中心線に沿った断面の外周および内周のうち、少なくとも内周が円弧状であり、前記直線部のうち少なくとも一方の直線部は前記第１面又は第２面に対して垂直に開口する貫通配線基板。 （もっと読む）

【課題】半導体装置の品質及び製造歩留まりを向上させる。
【解決手段】半導体装置の製造方法は、ＳＯＱウェハ等の貼り合せウェハに複数の半導体チップ部を形成する工程と、絶縁膜を含む下部層（６１１，６２１）とメタル配線（メタル層）を含む上部層（６１２，６２２）とを有する配線層（６１，６２）を形成するプロセスを複数回行うことによって、複数の半導体チップ部上に多層配線構造（６）を形成する工程とを有し、ダミーチップ部上に複数重ねられた配線層（６１，６２）は、製品チップ部上における配線層と同じ形状（パターン）を持つ第１の配線層（６１又は６２）と、第１の配線層と異なる形状を持つ第２の配線層（６２又は６１）とを含み、ダミーチップ部上に複数重ねられた配線層のいずれかにおける下部層（６１１又は６２１）は、貫通メタル配線を持たない絶縁膜である。 （もっと読む）

【課題】正常に動作しない半導体チップを含んでいても、正常に動作しない半導体チップを含んでいない場合と同等の機能を有するパッケージを容易に実現できるようにする。
【解決手段】積層チップパッケージ１Ｍは、本体２と配線３を備えている。本体２は、積層された複数の階層部分１０を含む主要部分２Ｍと、主要部分２Ｍの上面と下面に配置された複数の端子とを有している。配線３は、複数の端子に電気的に接続された複数のライン（ワイヤＷ）を含んでいる。複数のラインは、複数の共通ラインと、複数の階層依存ラインとを含んでいる。複数の階層部分１０の各々は、複数の共通ラインに電気的に接続された複数の共通電極と、複数の階層依存ラインのうち、その階層部分１０が利用する階層依存ラインにのみ選択的に、電気的に接続された選択的接続電極とを含んでいる。選択的接続電極は、どの階層依存ラインに電気的に接続されるかに応じて形状が異なっている。 （もっと読む）

【課題】コントローラチップや積層チップパッケージの大きさに関わらず、外部との接続を確実に確保し得るだけの汎用性の高い構造を備えたメモリデバイスおよびその製造方法を提供する。
【解決手段】メモリデバイス１４０は、積層チップパッケージ９０と、コントローラプレート１１０とを有している。積層チップパッケージ９０は、複数のメモリチップ５０が積層されている。積層チップパッケージ９０とコントローラプレート１１０との間に介挿チップ５１が積層されている。コントローラプレート１１０の対向面に複数の対向配線電極１１３が形成されている。対向面の裏側に複数の外側配線電極１１２が形成されている。介挿チップ５１は複数の介挿配線電極を有している。複数の介挿配線電極は、共通配置パターンで形成されている。 （もっと読む）

【課題】積層された複数の半導体チップを含む本体の側面に配線が配置された積層チップパッケージを、低コストで短時間に大量生産する。
【解決手段】積層チップパッケージは、複数の階層部分を含む本体と、本体の側面に配置された複数のワイヤを含む配線を備えている。積層チップパッケージの製造方法は、積層基礎構造物１２０を作製する工程と、積層基礎構造物１２０を切断する工程を備えている。積層基礎構造物１２０は、配列された複数の分離前本体２Ｐと、隣接する２つの分離前本体２Ｐの間に配置された複数の収容部１３３と、複数の収容部１３３内に収容された複数の予備ワイヤ１４３を含んでいる。複数の収容部１３３は、感光性樹脂層に対してフォトリソグラフィによって形成される。積層基礎構造物１２０を切断する工程において、複数の分離前本体２Ｐが互いに分離され、予備ワイヤ１４３によってワイヤが形成される。 （もっと読む）