半導体装置及び半導体装置の製造方法
【課題】シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減する。
【解決手段】第１絶縁層２０は、シリコン基板１０上に形成されており、当該シリコン基板１０に接している。また、配線４０は、第１絶縁層２０上に形成されている。ここで、第１絶縁層２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。
【解決手段】第１絶縁層２０は、シリコン基板１０上に形成されており、当該シリコン基板１０に接している。また、配線４０は、第１絶縁層２０上に形成されている。ここで、第１絶縁層２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話用アンテナスイッチなどの周波数５００ＭＨｚ以上の高周波ＲＦ信号を入力する半導体装置においても、徐々にシリコン基板が用いられてきている。しかし、シリコン基板に高周波を印加すると、シリコン基板に内在するキャリアの移動によって、高調波歪が大きくなるという問題があった。
【０００３】
特許文献１（特開２００８−２２７０８４号公報）には、シリコン基板におけるシリコン酸化膜に接する領域に、アクセプタとしてのホウ素を導入した半導体装置が記載されている。これにより、このホウ素ドーピング層がホール源となり、界面の近傍に集まった電子を電荷補償し、導通に寄与する界面キャリアを減少させることができ、高調波が小さい半導体装置を実現することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のように、シリコン酸化膜界面にイオン注入によりアクセプタをドーピングする方法では、そのドーピング量が最適でないと、高調波歪を低減させることができない。たとえば、アクセプタのドーピング量が少なすぎると、キャリアを補償する量が少なくなってしまう。一方、アクセプタのドーピング量が多すぎると、アクセプタそのものがキャリアとなってしまう。このような基板の界面におけるキャリアは、製造工程のバラつき等により変動するので、安定的に高調波歪を低減させることができないという可能性があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００７】
本発明によれば、
シリコン層又はシリコン基板に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、
前記第１絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、
前記配線は、前記素子分離領域を除去した領域の前記第１絶縁層上に形成されており、
前記素子分離領域を除去した領域の前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００８】
本発明によれば、
半導体基板上に形成されており、当該半導体基板に接している第１絶縁層と、
前記第１絶縁層上に設けられたシリコン層と、
前記シリコン層に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、
を備え、
前記配線の下方に位置する前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００９】
本発明によれば、
シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、
シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、
前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記素子分離領域を除去した領域の前記第１絶縁層上に、配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１１】
本発明によれば、
半導体基板上に、当該半導体基板に接するように、ＣＶＤにより第１絶縁層を形成する工程と、
前記第１絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、
前記シリコン層に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記素子分離領域及び前記半導体素子上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１２】
本発明によれば、第１絶縁層は、シリコン層又はシリコン基板上に形成されており、シリコン層又はシリコン基板に接している。これにより、シリコン層又はシリコン基板と、第１絶縁層との界面には、欠陥が生じている。このような構成により、第１絶縁層上に形成された配線に、高周波が印加された際には、シリコン層又はシリコン基板におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【発明の効果】
【００１３】
本発明によれば、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態の効果を説明するための図である。
【図４】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のような構成を備えている。第１絶縁層２０は、シリコン基板１０上に形成されており、当該シリコン基板１０に接している。また、配線４０は、第１絶縁層２０上に形成されている。ここで、第１絶縁層２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００１７】
シリコン基板１０は、たとえば、高抵抗率であることが好ましい。シリコン基板１０の抵抗率が小さい場合では、後述するようなキャリアトラップ層（３０）を形成しても、深い領域にキャリアが残存してしまい、高調波歪の原因となる。したがって、本実施形態で用いるシリコン基板１０の抵抗率は、たとえば、５０Ωｃｍ以上である。具体的には、シリコン基板１０の抵抗率は、１０００Ωｃｍである。
【００１８】
図１のように、シリコン基板１０上には、第１絶縁層２０が形成されている。また、第１絶縁層２０は、直接、シリコン基板１０に接している。第１絶縁層２０は、後述するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されている。なお、第１絶縁層２０は、たとえば、シリコン酸化膜である。
【００１９】
ここで、第１絶縁層２０は、ＣＶＤにより、直接、シリコン基板１０上に堆積されているため、シリコン基板１０と第１絶縁層２０との界面に欠陥が生じている。この界面にできた欠陥は、キャリアをトラップする効果を有している。以降、この欠陥層を、「キャリアトラップ層」（図１の３０）と表記する。
【００２０】
このように、キャリアトラップ層３０を不純物の注入によって形成していないため、第１絶縁層２０下のシリコン基板１０における不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００２１】
また、配線４０は、第１絶縁層２０上に形成されている。以上のような構成の半導体装置において、配線４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００２２】
次に、図２を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板１０上に、当該シリコン基板１０に接するように、ＣＶＤにより第１絶縁層２０を成膜する。次いで、第１絶縁層２０上に配線４０を形成する。以下、詳細を説明する。
【００２３】
まず、シリコン基板１０上の自然酸化膜（不図示）を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のＣＶＤチャンバに投入される。
【００２４】
次いで、図２（ａ）のように、ＣＶＤにより、自然酸化膜が除去されたシリコン基板１０上に、第１絶縁層２０を成膜する。これにより、第１絶縁層２０を、直接、シリコン基板１０に接するように形成する。ここでは、第１絶縁層２０として、たとえば、シリコン酸化膜を成膜する。このとき、シリコン原料としては、シラン（ＳｉＨ４）またはテトラエトキシシラン（ＴＥＯＳ）等のシリコン化合物が用いられる。このシリコン原料と、酸素またはオゾンを、例えば３５０℃といった温度で反応させることにより、シリコン酸化膜を形成する。
【００２５】
ここで、第１絶縁層２０は、ＣＶＤにより、直接、シリコン基板１０上に堆積されるため、シリコン基板１０と第１絶縁層２０との界面に欠陥が生じる。これにより、シリコン基板１０には、キャリアトラップ層３０が形成される。
【００２６】
次いで、図２（ｂ）のように、配線４０をパターン形成する。以上のようにして、第１の実施形態の半導体装置を得ることができる。
【００２７】
次に、図３を用いて、第１の実施形態の効果について説明する。図３は、第１の実施形態の効果を説明するための図である。
【００２８】
図３（ｂ）のように、以下のような構成の第１の実施形態のサンプルを作製した。まず、第１絶縁層２０として、ＣＶＤにより、直接、シリコン基板１０上にシリコン酸化膜を形成した。次いで、第１絶縁層２０上に、配線（４２、４４）をストライプ状に三本形成した。そのうち、上下二つの配線をＧＮＤ配線４４とし、中心の配線を、高周波信号が印加されるＲＦ信号線４２とした。
【００２９】
一方、比較例として、第１絶縁層２０を熱酸化膜で形成したサンプルも作製した。なお、比較例のサンプルは、第１絶縁層２０が熱酸化膜である点を除いて、第１の実施形態と同様の構成である。
【００３０】
図３（ａ）は、これら二つのサンプルにおける、２次、３次高調波歪の入力電力依存性を表した図である。横軸は、入力したＲＦ信号電力Ｐｉｎを示し、縦軸は、２次、３次高調波歪の電力を示している。
【００３１】
図３（ａ）のように、たとえば、ＲＦ信号電力Ｐｉｎが２０ｄＢｍにおいて、比較例のサンプルにおける２次高調波歪が−８８ｄＢｃであるのに対して、第１の実施形態のサンプルにおける２次高調波歪は−１０６ｄＢｃと低い値を示した。また、３次高調波歪においても同様の傾向がみられ、比較例のサンプルよりも、第１の実施形態のサンプルにおける３次高調波歪の方が低い値を示した。
【００３２】
比較例のサンプルは、シリコン基板１０上に熱酸化膜の第１絶縁層２０が形成されている。したがって、比較例のサンプルにおけるシリコン基板１０には、キャリアが多く存在している。このため、ＲＦ信号を印加した際において、追従できないキャリアが高調波歪を生じさせたと考えられる。
【００３３】
一方、第１の実施形態のサンプルは、ＣＶＤにより、直接、シリコン基板１０上に第１絶縁層２０が形成されている。これにより、シリコン基板１０と第１絶縁層２０との界面には、欠陥が生じ、キャリアトラップ層３０が形成されている。このキャリアトラップ層３０において、シリコン基板１０におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。このようにして、ＲＦ信号を印加した際の高調波歪を低減することができたと考えられる。
【００３４】
以上のように、本実施形態によれば、第１絶縁層２０は、シリコン基板１０上に形成されており、直接、シリコン基板１０に接している。これにより、シリコン基板１０と、第１絶縁層２０との界面には、欠陥が生じている。このような構成により、第１絶縁層２０上に形成された配線４０に、高周波が印加された際には、シリコン基板１０におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン基板１０に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【００３５】
以上、第１の実施形態における半導体装置は、抵抗やコンデンサなどのディスクリート部品であってもよい。
【００３６】
また、以上、第１の実施形態において、第１絶縁層２０が直接シリコン基板１０上に形成されている構成を説明したが、第１絶縁層２０がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン層上に形成されている構成でもよい。
【００３７】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を示す断面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。この半導体装置は、以下のような構成を備えている。素子分離領域１５０は、シリコン基板１１０に形成されている。また、半導体素子１６０は、素子分離領域１５０の開口部（不図示）内に形成されている。また、第１絶縁層１２０は、素子分離領域１５０及び半導体素子１６０上に形成されている。そのうち、半導体素子１６０が形成されていない素子分離領域１５０の一部は除去されている。第１絶縁層１２０は、その素子分離領域１５０を除去した領域で、シリコン基板１１０に接している。また、配線１４０は、素子分離領域１５０を除去した領域の第１絶縁層１２０上に形成されている。このとき、素子分離領域１５０を除去した領域の第１絶縁層１２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００３８】
図４のように、シリコン基板１１０上には、素子分離領域１５０が形成されている。素子分離領域１５０は、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である。
【００３９】
また、素子分離領域１５０には、開口部（不図示）が形成されており、その開口部内に、半導体素子１６０が形成されている。半導体素子１６０は、たとえば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
【００４０】
半導体素子１６０は、シリコン基板１１０上に、ゲート電極１６２、ゲート絶縁膜１６４を備えている。また、素子分離領域１５０の開口部内において、ゲート電極１６２、ゲート絶縁膜１６４に覆われていない領域に、ソース領域１６６、ドレイン領域１６８を備えている。
【００４１】
第１絶縁層１２０は、素子分離領域１５０及び半導体素子１６０上に形成されている。そのうち、半導体素子１６０が形成されていない素子分離領域１５０の一部は除去されている。第１絶縁層１２０は、その素子分離領域１５０を除去した領域で、シリコン基板１１０に接している。
【００４２】
ここで、第１絶縁層１２０は、第１の実施形態と同様に、ＣＶＤにより形成されている。なお、第１絶縁層１２０は、たとえば、シリコン酸化膜である。このように、第１絶縁層１２０は、ＣＶＤにより、直接、シリコン基板１１０上に堆積されているため、シリコン基板１１０には、キャリアトラップ層１３０が形成されている。
【００４３】
また、配線１４０は、素子分離領域１５０を除去した領域の第１絶縁層１２０上に形成されている。
【００４４】
また、キャリアトラップ層１３０を不純物の注入によって形成していないため、素子分離領域１５０を除去した領域の第１絶縁層１２０下の不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００４５】
以上のような構成の半導体装置において、配線４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００４６】
次に、図５、図６を用いて、第２の実施形態に係る半導体装置の製造方法を説明する。図５、図６は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板１１０に、開口部（不図示）を有する素子分離領域１５０を形成する。次いで、素子分離領域１５０の開口部内に半導体素子１６０を形成する。次いで、半導体素子１６０が形成されていない素子分離領域１５０の一部を除去して、シリコン基板１１０の表面を露出させる。次いで、半導体素子１６０及び素子分離領域１５０上、並びに、素子分離領域１５０を除去したシリコン基板１１０の表面の上にシリコン基板１１０に接するように、ＣＶＤにより第１絶縁層１２０を成膜する。次いで、素子分離領域１５０を除去した領域の第１絶縁層１２０上に、配線１４０を形成する。以下、詳細を説明する。
【００４７】
図５（ａ）のように、シリコン基板１１０に素子分離領域１５０を形成する。素子分離領域１５０が、たとえば、ＬＯＣＯＳである場合は、以下の工程で形成する。まず、シリコン基板１１０の全面にシリコン酸化膜を形成した後、素子分離領域１５０を形成する部分に開口部（不図示）を有するシリコン窒化膜（不図示）を形成する。次いで、シリコン窒化膜をマスクとして、熱酸化を行う。これにより、開口部にシリコン酸化膜を成長させることで、素子分離領域１５０を形成する。
【００４８】
次いで、図５（ｂ）のように、素子分離領域１５０の開口部内に、半導体素子１６０を形成する。半導体素子１６０が、たとえば、ＦＥＴである場合は、以下の工程で形成する。まず、シリコン基板１１０上に、ゲート絶縁膜１６４及びゲート電極１６２を成膜し、所定の形状にパターニングする。次いで、ゲート絶縁膜１６４及びゲート電極１６２をマスクとして、不純物をイオン注入することで、ソース領域１６６及びドレイン領域１６８を形成する。次いで、ゲート絶縁膜１６４及びゲート電極１６２の側壁に側壁絶縁膜（不図示）を形成する。次いで、ゲート絶縁膜１６４、ゲート電極１６２、及び側壁絶縁膜をマスクとして、不純物をイオン注入することで、エクステンション領域（不図示）を形成する。以上により、半導体素子１６０を形成する。
【００４９】
次いで、図５（ｃ）のように、ＲＩＥにより、半導体素子１６０が形成されていない素子分離領域１５０の一部を除去して、シリコン基板１１０の表面を露出させる。
【００５０】
次いで、図６（ａ）のように、半導体素子１６０及び素子分離領域１５０上、並びに、素子分離領域１５０を除去したシリコン基板１１０の表面の上にシリコン基板１１０に接するように、ＣＶＤにより第１絶縁層１２０を成膜する。
【００５１】
ここで、第１絶縁層１２０は、ＣＶＤにより、直接、シリコン基板１１０上に堆積されるため、シリコン基板１１０と第１絶縁層１２０との界面に欠陥が生じる。これにより、シリコン基板１１０には、キャリアトラップ層１３０が形成される。
【００５２】
次いで、図６（ｂ）のように、素子分離領域１５０を除去した領域の第１絶縁層１２０上に、配線１４０をパターン形成する。以上のようにして、第２の実施形態の半導体装置を得ることができる。
【００５３】
第２の実施形態によれば、第１絶縁層１２０は、素子分離領域１５０を除去した領域で、直接、シリコン基板１１０に接している。これにより、シリコン基板１１０上に半導体素子１６０を形成しても、第１の実施形態と同様にして、キャリアトラップ層１３０の効果を得ることができる。また、半導体素子１６０が形成されている領域上には、高周波が印加される配線１４０が形成されていないため、半導体素子１６０と配線１４０間の容量結合による高周波信号の漏洩を防止することができる。
【００５４】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第２の実施形態と同様である。この半導体装置は、第２の実施形態に加え、シリコン基板２１０上に下地絶縁層２７０を備えている。さらに、シリコン層２８０は、下地絶縁層２７０上に形成されている。また、半導体素子２６０及び素子分離領域２５０は、シリコン層２８０に形成されている。ここで、素子分離領域２５０を除去した領域は、下地絶縁層２７０も除去されている。これにより、第１絶縁層２２０は、素子分離領域２５０及び下地絶縁層２７０を除去した領域で、シリコン基板２１０に接している。以下、詳細を説明する。
【００５５】
図７のように、第３の実施形態の半導体装置は、シリコン基板２１０上に下地絶縁層２７０（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層）を備えている。さらに、シリコン層２８０は、下地絶縁層２７０上に形成されている。
【００５６】
また、シリコン層２８０には、第２の実施形態と同様に、素子分離領域２５０、半導体素子２６０が形成されている。
【００５７】
第１絶縁層２２０は、素子分離領域２５０及び半導体素子２６０上に形成されている。そのうち、半導体素子２６０が形成されていない素子分離領域２５０の一部は除去されている。ここで、素子分離領域２５０を除去した領域は、下地絶縁層２７０も除去されている。第１絶縁層２２０は、その素子分離領域２５０及び下地絶縁層２７０を除去した領域で、シリコン基板２１０に接している。
【００５８】
そのほかの構成は、第２の実施形態と同様である。
【００５９】
次に、図８、図９を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。図８、図９は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、詳細を説明する。
【００６０】
まず、図８（ａ）のように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法により、ＳＯＩ基板を形成する。まず、シリコン基板２１０に、高濃度の酸素イオンを注入した後、高温アニールを行って、下地絶縁層２７０（ＢＯＸ層）を形成する。このとき、同時に、結晶性を回復させることにより、シリコン層２８０を形成する。
【００６１】
次いで、図８（ｂ）のように、第２の実施形態と同様の工程により、素子分離領域２５０を形成する。
【００６２】
次いで、図８（ｃ）のように、第２の実施形態と同様の工程により、素子分離領域２５０の開口部内に、ゲート電極２６２、ゲート絶縁膜２６４、ソース領域２６６及びドレイン領域２６８を含む半導体素子２６０を形成する。
【００６３】
次いで、図９（ａ）のように、ＲＩＥにより、半導体素子２６０が形成されていない素子分離領域２５０の一部を除去する。このとき、同時に、下地絶縁層２７０も除去して、シリコン基板２１０の表面を露出させる。
【００６４】
次いで、図９（ｂ）のように、半導体素子２６０並びに素子分離領域２５０上、及び素子分離領域２５０を除去したシリコン基板２１０の表面の上に接するように、ＣＶＤにより第１絶縁層２２０を成膜する。
【００６５】
ここで、第１絶縁層２２０は、ＣＶＤにより、直接、シリコン基板２１０上に堆積されるため、シリコン基板２１０と第１絶縁層２２０との界面に欠陥が生じる。これにより、シリコン基板２１０には、キャリアトラップ層２３０が形成される。
【００６６】
次いで、素子分離領域２５０及び下地絶縁層２７０を除去した領域の第１絶縁層２２０上に、配線２４０をパターン形成する。以上のようにして、第３の実施形態の半導体装置を得ることができる。
【００６７】
第３の実施形態によれば、第１絶縁層２２０は、素子分離領域２５０及び下地絶縁層２７０を除去した領域で、直接、シリコン基板２１０に接している。これにより、第２の実施形態と同様にして、キャリアトラップ層２３０の効果を得ることができる。また、半導体素子２６０が形成されている領域上には、高周波が印加される配線２４０がない。さらに、半導体素子２６０が形成されている領域は、下地絶縁層２７０、素子分離領域２５０、及び第１絶縁層２２０により、遮蔽されているため、半導体素子２６０内のゲート電極２６２、ソース領域２６６、ドレイン領域２６８の高周波信号の漏洩をより低減することができる。
【００６８】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のようなＳＯＩ基板を備える。第１絶縁層３２０は、半導体基板（３１０）上に形成されており、当該半導体基板（３１０）に接している。また、シリコン層３８０は、第１絶縁層３２０上に設けられている。また、素子分離領域４００は、シリコン層３８０に形成されている。半導体素子３６０は、素子分離領域４００の開口部内に形成されている。第２絶縁層４１０は、素子分離領域４００及び半導体素子３６０上に形成されている。配線３４０は、平面視で半導体素子３６０が形成されていない領域に位置し、第２絶縁層４１０上に形成されている。このとき、配線３４０の下方に位置する第１絶縁層３２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００６９】
図１０のように、第１絶縁層３２０は、半導体基板（３１０）上に形成されており、当該半導体基板（３１０）に接している。半導体基板は、たとえば、シリコン基板である。以降、このシリコン基板を、第１シリコン基板３１０と表記する。
【００７０】
第１絶縁層３２０は、第１の実施形態と同様に、ＣＶＤにより形成されている。なお、第１絶縁層３２０は、たとえば、シリコン酸化膜である。このように、第１絶縁層３２０は、ＣＶＤにより、直接、第１シリコン基板３１０上に堆積されているため、第１シリコン基板３１０には、キャリアトラップ層３３０が形成されている。
【００７１】
また、シリコン層３８０は、第１絶縁層３２０上に設けられている。以上のように、この半導体装置は、上記したＳＯＩ基板を備えている。ＳＯＩ基板の形成方法は、詳細を後述する。
【００７２】
また、素子分離領域４００は、シリコン層３８０に形成されている。半導体素子３６０は、素子分離領域４００の開口部内に形成されている。第２絶縁層４１０は、素子分離領域４００及び半導体素子３６０上に形成されている。
【００７３】
また、配線３４０は、第２絶縁層４１０上に形成されており、平面視で半導体素子３６０が形成されていない領域に位置している。
【００７４】
ここで、キャリアトラップ層３３０を不純物の注入によって形成していないため、第１絶縁層３２０下の不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００７５】
以上のような構成の半導体装置において、配線３４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００７６】
次に、図１１、図１２を用いて、第４の実施形態に係る半導体装置の製造方法を説明する。図１１、図１２は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、半導体基板（３１０）上に、当該半導体基板（３１０）に接するように、ＣＶＤにより第１絶縁層３２０を形成する。次いで、第１絶縁層３２０上に、シリコン基板（３８０）を貼りあわせ、当該シリコン基板（３８０）の貼り合せ面と逆の面を除去することにより、シリコン層３８０を露出させる。次いで、シリコン層３８０に、開口部（不図示）を有する素子分離領域４００を形成する。次いで、開口部内に半導体素子３６０を形成する。次いで、素子分離領域４００及び半導体素子３６０上に、第２絶縁層４１０を形成する。次いで、第２絶縁層４１０上に形成され、平面視で半導体素子３６０が形成されていない領域に位置する配線３４０を形成する。以下、詳細を説明する。
【００７７】
まず、第１の実施形態と同様にして、第１シリコン基板３１０上の自然酸化膜（不図示）を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のＣＶＤチャンバに投入される。
【００７８】
次いで、図１１（ａ）のように、第１シリコン基板３１０上に、当該第１シリコン基板３１０に接するように、ＣＶＤにより第１絶縁層３２０を形成する。ここで、第１絶縁層３２０は、ＣＶＤにより、直接、シリコン基板３１０上に堆積されるため、シリコン基板３１０と第１絶縁層３２０との界面に欠陥が生じる。これにより、シリコン基板３１０には、キャリアトラップ層３３０が形成される。
【００７９】
次いで、上記した第１シリコン基板３１０とは別に、熱酸化シリコン層３９０が形成されたシリコン基板（３８０）を準備する。以降、このシリコン基板を、第２シリコン基板（３８０）と表記する。
【００８０】
次いで、第１シリコン基板３１０に、第２シリコン基板（３８０）を貼り合せる。次いで、この貼り合わせた二つのシリコン基板（３１０、３８０）を高温で加熱処理して接合させる。
【００８１】
次いで、図１２（ａ）のように、第２シリコン基板（３８０）を研磨して、シリコン層３８０を露出させる。これにより、第１シリコン基板３１０の第１絶縁層３２０と、第２シリコン基板（３８０）の熱酸化シリコン層３９０とで、ＢＯＸ層３７０を形成する。以上のようにして、ＳＯＩ基板を作製する。
【００８２】
次いで、図１２（ｂ）のように、第３の実施形態と同様の方法により、開口部を有する素子分離領域４００を形成する。次いで、素子分離領域４００の開口部内に、ゲート電極３６２、ゲート絶縁膜３６４、ソース領域３６６及びドレイン領域３６８を含む半導体素子３６０を形成する。
【００８３】
次いで、素子分離領域４００及び半導体素子３６０上に、第２絶縁層４１０を形成する。次いで、第２絶縁層４１０上に形成され、平面視で半導体素子３６０が形成されていない領域に位置する配線３４０をパターン形成する。
【００８４】
以上のようにして、第４の実施形態の半導体装置を得ることができる。
【００８５】
第４の実施形態によれば、第１絶縁層３２０は、直接、半導体基板（第１シリコン基板３１０）に接している。これにより、第１の実施形態と同様にして、キャリアトラップ層３３０の効果を得ることができる。また、半導体素子３６０が形成されている領域上には、高周波が印加される配線３４０がない。さらに、半導体素子３６０が形成されている領域は、ＢＯＸ層３７０、素子分離領域４００、及び第２絶縁層４１０により遮蔽されているため、半導体素子３６０内のゲート電極３６２、ソース領域３６６、ドレイン領域３６８の高周波信号の漏洩をより低減することができる。
【００８６】
以上、第４の実施形態では、ＳＯＩ基板の作製方法として、貼り合せ後の第２シリコン基板（３８０）の裏面を研磨する方法を説明したが、第２シリコン基板（３８０）の熱酸化シリコン層３９０の下に水素イオンを注入し、貼り合せ後の低温熱処理により水素注入層から剥離させる方法でもよい。
【００８７】
以上、第１から第４の実施形態では、素子分離領域として、ＬＯＣＯＳを用いた場合を説明したが、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）であってもよい。
【００８８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８９】
１０ シリコン基板
２０ 第１絶縁層
３０ キャリアトラップ層
４０ 配線
４２ ＲＦ信号配線
４４ ＧＮＤ配線
１１０ シリコン基板
１２０ 第１絶縁層
１３０ キャリアトラップ層
１４０ 配線
１５０ 素子分離領域
１６０ 半導体素子
１６２ ゲート電極
１６４ ゲート絶縁膜
１６６ ソース領域
１６８ ドレイン領域
２１０ シリコン基板
２２０ 第１絶縁層
２３０ キャリアトラップ層
２４０ 配線
２５０ 素子分離領域
２６０ 半導体素子
２６２ ゲート電極
２６４ ゲート絶縁膜
２６６ ソース領域
２６８ ドレイン領域
２７０ 下地絶縁層
２８０ シリコン層
３１０ 第１シリコン基板（半導体基板）
３２０ 第１絶縁層
３３０ キャリアトラップ層
３４０ 配線
３６０ 半導体素子
３６２ ゲート電極
３６４ ゲート絶縁膜
３６６ ソース領域
３６８ ドレイン領域
３７０ ＢＯＸ層
３８０ シリコン層（第２シリコン基板）
３９０ 熱酸化シリコン層
４００ 素子分離領域
４１０ 第２絶縁層
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話用アンテナスイッチなどの周波数５００ＭＨｚ以上の高周波ＲＦ信号を入力する半導体装置においても、徐々にシリコン基板が用いられてきている。しかし、シリコン基板に高周波を印加すると、シリコン基板に内在するキャリアの移動によって、高調波歪が大きくなるという問題があった。
【０００３】
特許文献１（特開２００８−２２７０８４号公報）には、シリコン基板におけるシリコン酸化膜に接する領域に、アクセプタとしてのホウ素を導入した半導体装置が記載されている。これにより、このホウ素ドーピング層がホール源となり、界面の近傍に集まった電子を電荷補償し、導通に寄与する界面キャリアを減少させることができ、高調波が小さい半導体装置を実現することができるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のように、シリコン酸化膜界面にイオン注入によりアクセプタをドーピングする方法では、そのドーピング量が最適でないと、高調波歪を低減させることができない。たとえば、アクセプタのドーピング量が少なすぎると、キャリアを補償する量が少なくなってしまう。一方、アクセプタのドーピング量が多すぎると、アクセプタそのものがキャリアとなってしまう。このような基板の界面におけるキャリアは、製造工程のバラつき等により変動するので、安定的に高調波歪を低減させることができないという可能性があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００７】
本発明によれば、
シリコン層又はシリコン基板に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、
前記第１絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、
前記配線は、前記素子分離領域を除去した領域の前記第１絶縁層上に形成されており、
前記素子分離領域を除去した領域の前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００８】
本発明によれば、
半導体基板上に形成されており、当該半導体基板に接している第１絶縁層と、
前記第１絶縁層上に設けられたシリコン層と、
前記シリコン層に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、
を備え、
前記配線の下方に位置する前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置が提供される。
【０００９】
本発明によれば、
シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１０】
本発明によれば、
シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、
前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記素子分離領域を除去した領域の前記第１絶縁層上に、配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１１】
本発明によれば、
半導体基板上に、当該半導体基板に接するように、ＣＶＤにより第１絶縁層を形成する工程と、
前記第１絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、
前記シリコン層に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記素子分離領域及び前記半導体素子上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１２】
本発明によれば、第１絶縁層は、シリコン層又はシリコン基板上に形成されており、シリコン層又はシリコン基板に接している。これにより、シリコン層又はシリコン基板と、第１絶縁層との界面には、欠陥が生じている。このような構成により、第１絶縁層上に形成された配線に、高周波が印加された際には、シリコン層又はシリコン基板におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【発明の効果】
【００１３】
本発明によれば、シリコン層又はシリコン基板に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態の効果を説明するための図である。
【図４】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のような構成を備えている。第１絶縁層２０は、シリコン基板１０上に形成されており、当該シリコン基板１０に接している。また、配線４０は、第１絶縁層２０上に形成されている。ここで、第１絶縁層２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００１７】
シリコン基板１０は、たとえば、高抵抗率であることが好ましい。シリコン基板１０の抵抗率が小さい場合では、後述するようなキャリアトラップ層（３０）を形成しても、深い領域にキャリアが残存してしまい、高調波歪の原因となる。したがって、本実施形態で用いるシリコン基板１０の抵抗率は、たとえば、５０Ωｃｍ以上である。具体的には、シリコン基板１０の抵抗率は、１０００Ωｃｍである。
【００１８】
図１のように、シリコン基板１０上には、第１絶縁層２０が形成されている。また、第１絶縁層２０は、直接、シリコン基板１０に接している。第１絶縁層２０は、後述するように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されている。なお、第１絶縁層２０は、たとえば、シリコン酸化膜である。
【００１９】
ここで、第１絶縁層２０は、ＣＶＤにより、直接、シリコン基板１０上に堆積されているため、シリコン基板１０と第１絶縁層２０との界面に欠陥が生じている。この界面にできた欠陥は、キャリアをトラップする効果を有している。以降、この欠陥層を、「キャリアトラップ層」（図１の３０）と表記する。
【００２０】
このように、キャリアトラップ層３０を不純物の注入によって形成していないため、第１絶縁層２０下のシリコン基板１０における不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００２１】
また、配線４０は、第１絶縁層２０上に形成されている。以上のような構成の半導体装置において、配線４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００２２】
次に、図２を用いて、第１の実施形態に係る半導体装置の製造方法を説明する。図２は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板１０上に、当該シリコン基板１０に接するように、ＣＶＤにより第１絶縁層２０を成膜する。次いで、第１絶縁層２０上に配線４０を形成する。以下、詳細を説明する。
【００２３】
まず、シリコン基板１０上の自然酸化膜（不図示）を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のＣＶＤチャンバに投入される。
【００２４】
次いで、図２（ａ）のように、ＣＶＤにより、自然酸化膜が除去されたシリコン基板１０上に、第１絶縁層２０を成膜する。これにより、第１絶縁層２０を、直接、シリコン基板１０に接するように形成する。ここでは、第１絶縁層２０として、たとえば、シリコン酸化膜を成膜する。このとき、シリコン原料としては、シラン（ＳｉＨ４）またはテトラエトキシシラン（ＴＥＯＳ）等のシリコン化合物が用いられる。このシリコン原料と、酸素またはオゾンを、例えば３５０℃といった温度で反応させることにより、シリコン酸化膜を形成する。
【００２５】
ここで、第１絶縁層２０は、ＣＶＤにより、直接、シリコン基板１０上に堆積されるため、シリコン基板１０と第１絶縁層２０との界面に欠陥が生じる。これにより、シリコン基板１０には、キャリアトラップ層３０が形成される。
【００２６】
次いで、図２（ｂ）のように、配線４０をパターン形成する。以上のようにして、第１の実施形態の半導体装置を得ることができる。
【００２７】
次に、図３を用いて、第１の実施形態の効果について説明する。図３は、第１の実施形態の効果を説明するための図である。
【００２８】
図３（ｂ）のように、以下のような構成の第１の実施形態のサンプルを作製した。まず、第１絶縁層２０として、ＣＶＤにより、直接、シリコン基板１０上にシリコン酸化膜を形成した。次いで、第１絶縁層２０上に、配線（４２、４４）をストライプ状に三本形成した。そのうち、上下二つの配線をＧＮＤ配線４４とし、中心の配線を、高周波信号が印加されるＲＦ信号線４２とした。
【００２９】
一方、比較例として、第１絶縁層２０を熱酸化膜で形成したサンプルも作製した。なお、比較例のサンプルは、第１絶縁層２０が熱酸化膜である点を除いて、第１の実施形態と同様の構成である。
【００３０】
図３（ａ）は、これら二つのサンプルにおける、２次、３次高調波歪の入力電力依存性を表した図である。横軸は、入力したＲＦ信号電力Ｐｉｎを示し、縦軸は、２次、３次高調波歪の電力を示している。
【００３１】
図３（ａ）のように、たとえば、ＲＦ信号電力Ｐｉｎが２０ｄＢｍにおいて、比較例のサンプルにおける２次高調波歪が−８８ｄＢｃであるのに対して、第１の実施形態のサンプルにおける２次高調波歪は−１０６ｄＢｃと低い値を示した。また、３次高調波歪においても同様の傾向がみられ、比較例のサンプルよりも、第１の実施形態のサンプルにおける３次高調波歪の方が低い値を示した。
【００３２】
比較例のサンプルは、シリコン基板１０上に熱酸化膜の第１絶縁層２０が形成されている。したがって、比較例のサンプルにおけるシリコン基板１０には、キャリアが多く存在している。このため、ＲＦ信号を印加した際において、追従できないキャリアが高調波歪を生じさせたと考えられる。
【００３３】
一方、第１の実施形態のサンプルは、ＣＶＤにより、直接、シリコン基板１０上に第１絶縁層２０が形成されている。これにより、シリコン基板１０と第１絶縁層２０との界面には、欠陥が生じ、キャリアトラップ層３０が形成されている。このキャリアトラップ層３０において、シリコン基板１０におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。このようにして、ＲＦ信号を印加した際の高調波歪を低減することができたと考えられる。
【００３４】
以上のように、本実施形態によれば、第１絶縁層２０は、シリコン基板１０上に形成されており、直接、シリコン基板１０に接している。これにより、シリコン基板１０と、第１絶縁層２０との界面には、欠陥が生じている。このような構成により、第１絶縁層２０上に形成された配線４０に、高周波が印加された際には、シリコン基板１０におけるキャリアは、界面の欠陥にトラップされ、自由な移動が妨げられる。したがって、半導体装置に高周波を印加した際の高調波歪を低減することができる。以上のように、シリコン基板１０に補償ドープのために不純物を注入する必要がなく、安定的に高調波歪を低減することができる。
【００３５】
以上、第１の実施形態における半導体装置は、抵抗やコンデンサなどのディスクリート部品であってもよい。
【００３６】
また、以上、第１の実施形態において、第１絶縁層２０が直接シリコン基板１０上に形成されている構成を説明したが、第１絶縁層２０がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のシリコン層上に形成されている構成でもよい。
【００３７】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を示す断面図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。この半導体装置は、以下のような構成を備えている。素子分離領域１５０は、シリコン基板１１０に形成されている。また、半導体素子１６０は、素子分離領域１５０の開口部（不図示）内に形成されている。また、第１絶縁層１２０は、素子分離領域１５０及び半導体素子１６０上に形成されている。そのうち、半導体素子１６０が形成されていない素子分離領域１５０の一部は除去されている。第１絶縁層１２０は、その素子分離領域１５０を除去した領域で、シリコン基板１１０に接している。また、配線１４０は、素子分離領域１５０を除去した領域の第１絶縁層１２０上に形成されている。このとき、素子分離領域１５０を除去した領域の第１絶縁層１２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００３８】
図４のように、シリコン基板１１０上には、素子分離領域１５０が形成されている。素子分離領域１５０は、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である。
【００３９】
また、素子分離領域１５０には、開口部（不図示）が形成されており、その開口部内に、半導体素子１６０が形成されている。半導体素子１６０は、たとえば、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
【００４０】
半導体素子１６０は、シリコン基板１１０上に、ゲート電極１６２、ゲート絶縁膜１６４を備えている。また、素子分離領域１５０の開口部内において、ゲート電極１６２、ゲート絶縁膜１６４に覆われていない領域に、ソース領域１６６、ドレイン領域１６８を備えている。
【００４１】
第１絶縁層１２０は、素子分離領域１５０及び半導体素子１６０上に形成されている。そのうち、半導体素子１６０が形成されていない素子分離領域１５０の一部は除去されている。第１絶縁層１２０は、その素子分離領域１５０を除去した領域で、シリコン基板１１０に接している。
【００４２】
ここで、第１絶縁層１２０は、第１の実施形態と同様に、ＣＶＤにより形成されている。なお、第１絶縁層１２０は、たとえば、シリコン酸化膜である。このように、第１絶縁層１２０は、ＣＶＤにより、直接、シリコン基板１１０上に堆積されているため、シリコン基板１１０には、キャリアトラップ層１３０が形成されている。
【００４３】
また、配線１４０は、素子分離領域１５０を除去した領域の第１絶縁層１２０上に形成されている。
【００４４】
また、キャリアトラップ層１３０を不純物の注入によって形成していないため、素子分離領域１５０を除去した領域の第１絶縁層１２０下の不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００４５】
以上のような構成の半導体装置において、配線４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００４６】
次に、図５、図６を用いて、第２の実施形態に係る半導体装置の製造方法を説明する。図５、図６は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、シリコン基板１１０に、開口部（不図示）を有する素子分離領域１５０を形成する。次いで、素子分離領域１５０の開口部内に半導体素子１６０を形成する。次いで、半導体素子１６０が形成されていない素子分離領域１５０の一部を除去して、シリコン基板１１０の表面を露出させる。次いで、半導体素子１６０及び素子分離領域１５０上、並びに、素子分離領域１５０を除去したシリコン基板１１０の表面の上にシリコン基板１１０に接するように、ＣＶＤにより第１絶縁層１２０を成膜する。次いで、素子分離領域１５０を除去した領域の第１絶縁層１２０上に、配線１４０を形成する。以下、詳細を説明する。
【００４７】
図５（ａ）のように、シリコン基板１１０に素子分離領域１５０を形成する。素子分離領域１５０が、たとえば、ＬＯＣＯＳである場合は、以下の工程で形成する。まず、シリコン基板１１０の全面にシリコン酸化膜を形成した後、素子分離領域１５０を形成する部分に開口部（不図示）を有するシリコン窒化膜（不図示）を形成する。次いで、シリコン窒化膜をマスクとして、熱酸化を行う。これにより、開口部にシリコン酸化膜を成長させることで、素子分離領域１５０を形成する。
【００４８】
次いで、図５（ｂ）のように、素子分離領域１５０の開口部内に、半導体素子１６０を形成する。半導体素子１６０が、たとえば、ＦＥＴである場合は、以下の工程で形成する。まず、シリコン基板１１０上に、ゲート絶縁膜１６４及びゲート電極１６２を成膜し、所定の形状にパターニングする。次いで、ゲート絶縁膜１６４及びゲート電極１６２をマスクとして、不純物をイオン注入することで、ソース領域１６６及びドレイン領域１６８を形成する。次いで、ゲート絶縁膜１６４及びゲート電極１６２の側壁に側壁絶縁膜（不図示）を形成する。次いで、ゲート絶縁膜１６４、ゲート電極１６２、及び側壁絶縁膜をマスクとして、不純物をイオン注入することで、エクステンション領域（不図示）を形成する。以上により、半導体素子１６０を形成する。
【００４９】
次いで、図５（ｃ）のように、ＲＩＥにより、半導体素子１６０が形成されていない素子分離領域１５０の一部を除去して、シリコン基板１１０の表面を露出させる。
【００５０】
次いで、図６（ａ）のように、半導体素子１６０及び素子分離領域１５０上、並びに、素子分離領域１５０を除去したシリコン基板１１０の表面の上にシリコン基板１１０に接するように、ＣＶＤにより第１絶縁層１２０を成膜する。
【００５１】
ここで、第１絶縁層１２０は、ＣＶＤにより、直接、シリコン基板１１０上に堆積されるため、シリコン基板１１０と第１絶縁層１２０との界面に欠陥が生じる。これにより、シリコン基板１１０には、キャリアトラップ層１３０が形成される。
【００５２】
次いで、図６（ｂ）のように、素子分離領域１５０を除去した領域の第１絶縁層１２０上に、配線１４０をパターン形成する。以上のようにして、第２の実施形態の半導体装置を得ることができる。
【００５３】
第２の実施形態によれば、第１絶縁層１２０は、素子分離領域１５０を除去した領域で、直接、シリコン基板１１０に接している。これにより、シリコン基板１１０上に半導体素子１６０を形成しても、第１の実施形態と同様にして、キャリアトラップ層１３０の効果を得ることができる。また、半導体素子１６０が形成されている領域上には、高周波が印加される配線１４０が形成されていないため、半導体素子１６０と配線１４０間の容量結合による高周波信号の漏洩を防止することができる。
【００５４】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置の構成を示す断面図である。第３の実施形態は、以下の点を除いて、第２の実施形態と同様である。この半導体装置は、第２の実施形態に加え、シリコン基板２１０上に下地絶縁層２７０を備えている。さらに、シリコン層２８０は、下地絶縁層２７０上に形成されている。また、半導体素子２６０及び素子分離領域２５０は、シリコン層２８０に形成されている。ここで、素子分離領域２５０を除去した領域は、下地絶縁層２７０も除去されている。これにより、第１絶縁層２２０は、素子分離領域２５０及び下地絶縁層２７０を除去した領域で、シリコン基板２１０に接している。以下、詳細を説明する。
【００５５】
図７のように、第３の実施形態の半導体装置は、シリコン基板２１０上に下地絶縁層２７０（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層）を備えている。さらに、シリコン層２８０は、下地絶縁層２７０上に形成されている。
【００５６】
また、シリコン層２８０には、第２の実施形態と同様に、素子分離領域２５０、半導体素子２６０が形成されている。
【００５７】
第１絶縁層２２０は、素子分離領域２５０及び半導体素子２６０上に形成されている。そのうち、半導体素子２６０が形成されていない素子分離領域２５０の一部は除去されている。ここで、素子分離領域２５０を除去した領域は、下地絶縁層２７０も除去されている。第１絶縁層２２０は、その素子分離領域２５０及び下地絶縁層２７０を除去した領域で、シリコン基板２１０に接している。
【００５８】
そのほかの構成は、第２の実施形態と同様である。
【００５９】
次に、図８、図９を用いて、第３の実施形態に係る半導体装置の製造方法を説明する。図８、図９は、第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。以下、詳細を説明する。
【００６０】
まず、図８（ａ）のように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法により、ＳＯＩ基板を形成する。まず、シリコン基板２１０に、高濃度の酸素イオンを注入した後、高温アニールを行って、下地絶縁層２７０（ＢＯＸ層）を形成する。このとき、同時に、結晶性を回復させることにより、シリコン層２８０を形成する。
【００６１】
次いで、図８（ｂ）のように、第２の実施形態と同様の工程により、素子分離領域２５０を形成する。
【００６２】
次いで、図８（ｃ）のように、第２の実施形態と同様の工程により、素子分離領域２５０の開口部内に、ゲート電極２６２、ゲート絶縁膜２６４、ソース領域２６６及びドレイン領域２６８を含む半導体素子２６０を形成する。
【００６３】
次いで、図９（ａ）のように、ＲＩＥにより、半導体素子２６０が形成されていない素子分離領域２５０の一部を除去する。このとき、同時に、下地絶縁層２７０も除去して、シリコン基板２１０の表面を露出させる。
【００６４】
次いで、図９（ｂ）のように、半導体素子２６０並びに素子分離領域２５０上、及び素子分離領域２５０を除去したシリコン基板２１０の表面の上に接するように、ＣＶＤにより第１絶縁層２２０を成膜する。
【００６５】
ここで、第１絶縁層２２０は、ＣＶＤにより、直接、シリコン基板２１０上に堆積されるため、シリコン基板２１０と第１絶縁層２２０との界面に欠陥が生じる。これにより、シリコン基板２１０には、キャリアトラップ層２３０が形成される。
【００６６】
次いで、素子分離領域２５０及び下地絶縁層２７０を除去した領域の第１絶縁層２２０上に、配線２４０をパターン形成する。以上のようにして、第３の実施形態の半導体装置を得ることができる。
【００６７】
第３の実施形態によれば、第１絶縁層２２０は、素子分離領域２５０及び下地絶縁層２７０を除去した領域で、直接、シリコン基板２１０に接している。これにより、第２の実施形態と同様にして、キャリアトラップ層２３０の効果を得ることができる。また、半導体素子２６０が形成されている領域上には、高周波が印加される配線２４０がない。さらに、半導体素子２６０が形成されている領域は、下地絶縁層２７０、素子分離領域２５０、及び第１絶縁層２２０により、遮蔽されているため、半導体素子２６０内のゲート電極２６２、ソース領域２６６、ドレイン領域２６８の高周波信号の漏洩をより低減することができる。
【００６８】
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下のようなＳＯＩ基板を備える。第１絶縁層３２０は、半導体基板（３１０）上に形成されており、当該半導体基板（３１０）に接している。また、シリコン層３８０は、第１絶縁層３２０上に設けられている。また、素子分離領域４００は、シリコン層３８０に形成されている。半導体素子３６０は、素子分離領域４００の開口部内に形成されている。第２絶縁層４１０は、素子分離領域４００及び半導体素子３６０上に形成されている。配線３４０は、平面視で半導体素子３６０が形成されていない領域に位置し、第２絶縁層４１０上に形成されている。このとき、配線３４０の下方に位置する第１絶縁層３２０下の不純物濃度は、２．０×１０１４ｃｍ−３以下である。以下、詳細を説明する。
【００６９】
図１０のように、第１絶縁層３２０は、半導体基板（３１０）上に形成されており、当該半導体基板（３１０）に接している。半導体基板は、たとえば、シリコン基板である。以降、このシリコン基板を、第１シリコン基板３１０と表記する。
【００７０】
第１絶縁層３２０は、第１の実施形態と同様に、ＣＶＤにより形成されている。なお、第１絶縁層３２０は、たとえば、シリコン酸化膜である。このように、第１絶縁層３２０は、ＣＶＤにより、直接、第１シリコン基板３１０上に堆積されているため、第１シリコン基板３１０には、キャリアトラップ層３３０が形成されている。
【００７１】
また、シリコン層３８０は、第１絶縁層３２０上に設けられている。以上のように、この半導体装置は、上記したＳＯＩ基板を備えている。ＳＯＩ基板の形成方法は、詳細を後述する。
【００７２】
また、素子分離領域４００は、シリコン層３８０に形成されている。半導体素子３６０は、素子分離領域４００の開口部内に形成されている。第２絶縁層４１０は、素子分離領域４００及び半導体素子３６０上に形成されている。
【００７３】
また、配線３４０は、第２絶縁層４１０上に形成されており、平面視で半導体素子３６０が形成されていない領域に位置している。
【００７４】
ここで、キャリアトラップ層３３０を不純物の注入によって形成していないため、第１絶縁層３２０下の不純物濃度は、たとえば、２．０×１０１４ｃｍ−３以下である。
【００７５】
以上のような構成の半導体装置において、配線３４０には、たとえば、周波数５００ＭＨｚ以上の信号が印加される。
【００７６】
次に、図１１、図１２を用いて、第４の実施形態に係る半導体装置の製造方法を説明する。図１１、図１２は、第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず、半導体基板（３１０）上に、当該半導体基板（３１０）に接するように、ＣＶＤにより第１絶縁層３２０を形成する。次いで、第１絶縁層３２０上に、シリコン基板（３８０）を貼りあわせ、当該シリコン基板（３８０）の貼り合せ面と逆の面を除去することにより、シリコン層３８０を露出させる。次いで、シリコン層３８０に、開口部（不図示）を有する素子分離領域４００を形成する。次いで、開口部内に半導体素子３６０を形成する。次いで、素子分離領域４００及び半導体素子３６０上に、第２絶縁層４１０を形成する。次いで、第２絶縁層４１０上に形成され、平面視で半導体素子３６０が形成されていない領域に位置する配線３４０を形成する。以下、詳細を説明する。
【００７７】
まず、第１の実施形態と同様にして、第１シリコン基板３１０上の自然酸化膜（不図示）を、フッ酸などにより除去する。自然酸化膜を除去した後は、ただちに、後工程のＣＶＤチャンバに投入される。
【００７８】
次いで、図１１（ａ）のように、第１シリコン基板３１０上に、当該第１シリコン基板３１０に接するように、ＣＶＤにより第１絶縁層３２０を形成する。ここで、第１絶縁層３２０は、ＣＶＤにより、直接、シリコン基板３１０上に堆積されるため、シリコン基板３１０と第１絶縁層３２０との界面に欠陥が生じる。これにより、シリコン基板３１０には、キャリアトラップ層３３０が形成される。
【００７９】
次いで、上記した第１シリコン基板３１０とは別に、熱酸化シリコン層３９０が形成されたシリコン基板（３８０）を準備する。以降、このシリコン基板を、第２シリコン基板（３８０）と表記する。
【００８０】
次いで、第１シリコン基板３１０に、第２シリコン基板（３８０）を貼り合せる。次いで、この貼り合わせた二つのシリコン基板（３１０、３８０）を高温で加熱処理して接合させる。
【００８１】
次いで、図１２（ａ）のように、第２シリコン基板（３８０）を研磨して、シリコン層３８０を露出させる。これにより、第１シリコン基板３１０の第１絶縁層３２０と、第２シリコン基板（３８０）の熱酸化シリコン層３９０とで、ＢＯＸ層３７０を形成する。以上のようにして、ＳＯＩ基板を作製する。
【００８２】
次いで、図１２（ｂ）のように、第３の実施形態と同様の方法により、開口部を有する素子分離領域４００を形成する。次いで、素子分離領域４００の開口部内に、ゲート電極３６２、ゲート絶縁膜３６４、ソース領域３６６及びドレイン領域３６８を含む半導体素子３６０を形成する。
【００８３】
次いで、素子分離領域４００及び半導体素子３６０上に、第２絶縁層４１０を形成する。次いで、第２絶縁層４１０上に形成され、平面視で半導体素子３６０が形成されていない領域に位置する配線３４０をパターン形成する。
【００８４】
以上のようにして、第４の実施形態の半導体装置を得ることができる。
【００８５】
第４の実施形態によれば、第１絶縁層３２０は、直接、半導体基板（第１シリコン基板３１０）に接している。これにより、第１の実施形態と同様にして、キャリアトラップ層３３０の効果を得ることができる。また、半導体素子３６０が形成されている領域上には、高周波が印加される配線３４０がない。さらに、半導体素子３６０が形成されている領域は、ＢＯＸ層３７０、素子分離領域４００、及び第２絶縁層４１０により遮蔽されているため、半導体素子３６０内のゲート電極３６２、ソース領域３６６、ドレイン領域３６８の高周波信号の漏洩をより低減することができる。
【００８６】
以上、第４の実施形態では、ＳＯＩ基板の作製方法として、貼り合せ後の第２シリコン基板（３８０）の裏面を研磨する方法を説明したが、第２シリコン基板（３８０）の熱酸化シリコン層３９０の下に水素イオンを注入し、貼り合せ後の低温熱処理により水素注入層から剥離させる方法でもよい。
【００８７】
以上、第１から第４の実施形態では、素子分離領域として、ＬＯＣＯＳを用いた場合を説明したが、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）であってもよい。
【００８８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８９】
１０ シリコン基板
２０ 第１絶縁層
３０ キャリアトラップ層
４０ 配線
４２ ＲＦ信号配線
４４ ＧＮＤ配線
１１０ シリコン基板
１２０ 第１絶縁層
１３０ キャリアトラップ層
１４０ 配線
１５０ 素子分離領域
１６０ 半導体素子
１６２ ゲート電極
１６４ ゲート絶縁膜
１６６ ソース領域
１６８ ドレイン領域
２１０ シリコン基板
２２０ 第１絶縁層
２３０ キャリアトラップ層
２４０ 配線
２５０ 素子分離領域
２６０ 半導体素子
２６２ ゲート電極
２６４ ゲート絶縁膜
２６６ ソース領域
２６８ ドレイン領域
２７０ 下地絶縁層
２８０ シリコン層
３１０ 第１シリコン基板（半導体基板）
３２０ 第１絶縁層
３３０ キャリアトラップ層
３４０ 配線
３６０ 半導体素子
３６２ ゲート電極
３６４ ゲート絶縁膜
３６６ ソース領域
３６８ ドレイン領域
３７０ ＢＯＸ層
３８０ シリコン層（第２シリコン基板）
３９０ 熱酸化シリコン層
４００ 素子分離領域
４１０ 第２絶縁層
【特許請求の範囲】
【請求項１】
シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項２】
シリコン層又はシリコン基板に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、
前記第１絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、
前記配線は、前記素子分離領域を除去した領域の前記第１絶縁層上に形成されており、
前記素子分離領域を除去した領域の前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記シリコン基板上に形成された下地絶縁層を備え、
前記シリコン層は、前記下地絶縁層上に形成されており、
前記半導体素子及び前記素子分離領域は、前記シリコン層に形成されており、
前記素子分離領域を除去した領域は、前記下地絶縁層も除去されており、
前記第１絶縁層は、前記素子分離領域及び前記下地絶縁層を除去した領域で、前記シリコン基板に接している半導体装置。
【請求項４】
半導体基板上に形成されており、当該半導体基板に接している第１絶縁層と、
前記第１絶縁層上に設けられたシリコン層と、
前記シリコン層に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、
を備え、
前記配線の下方に位置する前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１絶縁層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１絶縁層は、シリコン酸化膜である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記配線には、周波数５００ＭＨｚ以上の信号が印加される半導体装置。
【請求項８】
シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、
前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記素子分離領域を除去した領域の前記第１絶縁層上に、配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
半導体基板上に、当該半導体基板に接するように、ＣＶＤにより第１絶縁層を形成する工程と、
前記第１絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、
前記シリコン層に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記素子分離領域及び前記半導体素子上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項１】
シリコン層又はシリコン基板上に形成されており、当該シリコン層又は当該シリコン基板に接している第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項２】
シリコン層又はシリコン基板に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第１絶縁層と、
前記第１絶縁層上に形成された配線と、
を備え、
前記半導体素子が形成されていない前記素子分離領域の一部は除去されており、
前記第１絶縁層は、当該素子分離領域を除去した領域で、前記シリコン層又は前記シリコン基板に接しており、
前記配線は、前記素子分離領域を除去した領域の前記第１絶縁層上に形成されており、
前記素子分離領域を除去した領域の前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記シリコン基板上に形成された下地絶縁層を備え、
前記シリコン層は、前記下地絶縁層上に形成されており、
前記半導体素子及び前記素子分離領域は、前記シリコン層に形成されており、
前記素子分離領域を除去した領域は、前記下地絶縁層も除去されており、
前記第１絶縁層は、前記素子分離領域及び前記下地絶縁層を除去した領域で、前記シリコン基板に接している半導体装置。
【請求項４】
半導体基板上に形成されており、当該半導体基板に接している第１絶縁層と、
前記第１絶縁層上に設けられたシリコン層と、
前記シリコン層に形成された素子分離領域と、
前記素子分離領域の開口部内に形成された半導体素子と、
前記素子分離領域及び前記半導体素子上に形成された第２絶縁層と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に位置する配線と、
を備え、
前記配線の下方に位置する前記第１絶縁層下の不純物濃度は、２．０×１０１４ｃｍ−３以下である半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記第１絶縁層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されている半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記第１絶縁層は、シリコン酸化膜である半導体装置。
【請求項７】
請求項１〜６のいずれか一項に記載の半導体装置において、
前記配線には、周波数５００ＭＨｚ以上の信号が印加される半導体装置。
【請求項８】
シリコン層又はシリコン基板上に、当該シリコン層又は当該シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記第１絶縁層上に配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
シリコン層又はシリコン基板に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記半導体素子が形成されていない前記素子分離領域の一部を除去して、前記シリコン層又は前記シリコン基板の表面を露出させる工程と、
前記半導体素子及び前記素子分離領域上、並びに、前記素子分離領域を除去した前記シリコン層又は前記シリコン基板の表面の上に、前記シリコン層又は前記シリコン基板に接するように、ＣＶＤにより第１絶縁層を成膜する工程と、
前記素子分離領域を除去した領域の前記第１絶縁層上に、配線を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
半導体基板上に、当該半導体基板に接するように、ＣＶＤにより第１絶縁層を形成する工程と、
前記第１絶縁層上に、シリコン基板を貼りあわせ、当該シリコン基板の貼り合せ面と逆の面を除去することにより、シリコン層を露出させる工程と、
前記シリコン層に、開口部を有する素子分離領域を形成する工程と、
前記開口部内に半導体素子を形成する工程と、
前記素子分離領域及び前記半導体素子上に、第２絶縁層を形成する工程と、
前記第２絶縁層上に形成され、平面視で前記半導体素子が形成されていない領域に配線を形成する工程と、
を備える半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１７４８８４（Ｐ２０１２−１７４８８４Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３５４６７（Ｐ２０１１−３５４６７）
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２２日（２０１１．２．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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