【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】メモリストリングは、複数の第１導電層、メモリゲート絶縁層、及び半導体層を有する。複数の第１導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、メモリトランジスタのゲートとして機能する。半導体層は、複数の第１導電層と共にメモリゲート絶縁層を一方の側面で挟み、半導体基板に対して実質的に垂直方向に延び、メモリトランジスタのボディとして機能する。第１キャパシタは、複数の第２導電層を有する。複数の第２導電層は、半導体基板に対して実質的に垂直方向に所定ピッチをもって配列され、第１キャパシタの電極として機能する。制御回路は、複数の第１導電層に印加される電圧に応じて、複数の第２導電層の各々に印加する電圧を制御し、これにより第１キャパシタの容量を変化させる。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】不揮発性半導体記憶装置の加工精度をより向上させる。
【解決手段】実施形態によれば、不純物含有領域と、被エッチング領域と、を有する半導体層を形成し、それぞれの表面から内部にかけて第１絶縁層を形成し、第１絶縁膜を介して、半導体層上に複数の電極層を含む積層体を形成し、積層体に、被エッチング領域に達し第２絶縁層を挟む一対のホールを形成し、被エッチング領域を一対のホールを通じて除去し、半導体層に一対のホールのそれぞれの下端とつながった空間部を形成し、一対のホールのそれぞれの側壁に、メモリ膜を形成し、空間部の内壁に第４絶縁層を形成し、一対のホールのそれぞれの側壁と空間部の内壁とに形成されたメモリ膜の表面に、チャネルボディ層を形成する。 （もっと読む）

【課題】寄生抵抗がより低いチャネルボディ層を有する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】実施形態の不揮発性半導体記憶装置は、半導体層と、第１絶縁層が表面に設けられた第２絶縁層と、第３絶縁層と、第２絶縁層および第３絶縁層の上に、電極層と絶縁膜とを有する第１積層体と、第１積層体の積層方向に貫通し第２絶縁層に達する一対の第１ホールのそれぞれの側壁に設けられたメモリ膜と、メモリ膜の内側に設けられた第１チャネルボディ層と、層間絶縁膜と選択ゲートとを有する第２積層体と、一対の第１ホールのそれぞれ上端と連通し、第２積層体の積層方向に貫通する第２ホールの側壁に設けられたゲート絶縁膜と、ゲート絶縁膜の内側に設けられた第２チャネルボディ層と、第１積層体の下側に設けられた連結部と、一対の第１ホールの間に挟まれ、第１積層体の表面から第１絶縁層に達する第４絶縁層と、を備える。 （もっと読む）

【課題】大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置が提供される。
【解決手段】本発明に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含み、本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。 （もっと読む）

【課題】ワード線の引き出し領域において、アスペクト比を低くすることによりパターンの倒壊等を防止する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセル領域と、前記半導体基板上に設けられたワード線の引き出し領域とを備える。前記メモリセル領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成されたゲート電極と、前記引き出し領域上にゲート絶縁膜を介して形成され、浮遊ゲート電極膜、電極間絶縁膜、および、ワード線としての制御ゲート電極膜が積層形成された電極膜構造とを備える。前記引き出し領域において、前記制御ゲート電極膜にはワード線の引き出し部が加工され、前記浮遊ゲート電極膜には前記引き出し部のパターンが加工されていない部分が設けられる。 （もっと読む）

【課題】比較的小振幅な信号が伝送される第１の信号線対で発生するカップリングノイズを低減しつつ、該第１の信号線対と直交する方向に異なる配線層で配置される、第１の信号線対よりも振幅が大きい信号が伝送される第２の信号線毎の信号遅延量の差異を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される複数の第２の信号線とを有する。第１の信号線対は、メモリマットの列毎に配置され、メモリマットの列方向において、それぞれ所定の一定間隔で交差される。また、第１の信号線対の交差部位は第２の信号線の配線方向におけるメモリマットの列毎にずらして配置される。 （もっと読む）

【課題】上下２層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、引き出し部でのパターンの撚れを抑制する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、メモリセル部１００は、ワード線ＷＬとビット線ＢＬの交差位置に、ワード線ＷＬとビット線ＢＬに挟持されるようにメモリセルＭＣが配置されるメモリ層とを有する。コンタクト部１１０は、メモリセル部１００のワード線ＷＬとビット線ＢＬの延在方向に配置される。また、ワード線引き出し部１２０Ｗは、メモリセル部１００とワード線コンタクトＷＣとをワード線ＷＬによって接続し、ビット線引き出し部１２０Ｂは、メモリセル部１００とビット線コンタクトＢＣとをビット線ＢＬによって接続する。ワード線およびビット線引き出し部１２０Ｗ，１２０Ｂを構成するワード線ＷＬとビット線ＢＬの直下のメモリ層に対応する層にダミーパターンＤＰを備える。 （もっと読む）

【課題】メモリセル特性の向上、およびトランジスタ特性の劣化の抑制を図る。
【解決手段】半導体層１０上に、第１絶縁膜１１を形成する。第１領域における第１絶縁膜上に、表面に酸化膜１５が形成された第１導電膜１８を形成する。第１領域における第１導電膜上および第２領域における第１絶縁膜上に、第２導電膜１９を形成する。第２導電膜上に、第２絶縁膜２１を形成する。第２絶縁膜上に、第３導電膜２５を形成する。第１領域における第３導電膜および第２絶縁膜の一部を貫通させて第２導電膜を露出させる。第２導電膜および第３導電膜の表面に形成された第１自然酸化膜２３を除去する。第３導電膜上および第１領域における第２導電膜上に、第４導電膜２７を形成する。第４導電膜上に金属層３０ａ，３０ｂを形成して、第４導電膜、第３導電膜、および第１領域における第２導電膜をシリサイド化する。 （もっと読む）

【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。
【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。 （もっと読む）