【課題】温度変動による位相雑音の悪化を低減することが可能なＰＬＬ回路を提供することを目的とする。
【解決手段】電圧制御発振回路８１と、分周器８２と、基準信号REF-INと発振信号Outputとの互いの位相を比較し、位相差に応じたパルス幅のパルス信号UP、DOWNを出力する位相比較器と、パルス信号UP、DOWNのパルス幅に応じた大きさのＣＰ電流ICPp、ICPnを出力する出力電流補正機能付きチャージポンプ１と、ＣＰ電流ICPp、ICPnに応じてＶｔ電圧を制御するループフィルタ８５と、温度変動に応じて遅延時間が変化する遅延回路８とを備えてＰＬＬ回路１００を構成し、遅延回路８の遅延時間に基づいて、ＣＰ電流ICPpとＣＰ電流ICPnとの差が小さくなるように、ＣＰ電流ICPp又はＣＰ電流ICPnを補正する。 （もっと読む）

【課題】粗調整用と微調整用のコンデンサを切り替えて発振回路の発振周波数を調整する際に、粗調整区間に生じるサイクルスリップに起因して発振周波数可変範囲が狭くなるのを回避可能なデジタルＰＬＬ回路及び半導体集積回路を提供することである。
【解決手段】インダクタンス素子に並列接続される容量素子の数を変えて発振周波数が制御される発振回路４と、基準クロック及びその遅延クロックと発振回路出力とをデジタル位相比較し、その比較結果に基づいて容量素子の並列接続数を制御し、発振回路出力の位相を基準クロック位相に近づける制御をする位相比較部６とを具備し、容量素子は、インダクタンス素子に並列接続可能な所定容量の粗調整用コンデンサ４３と、これに並列接続可能で粗調整用コンデンサの１／ｎ容量を有し、粗調整時に所定数の微調整用コンデンサが１つの粗調整用として制御される複数の微調整用コンデンサ４４を備える。 （もっと読む）

【解決手段】一つのインバータ遅延より小さいインバータ遅延の高分解能を含む時間デジタル変換器（ＴＤＣ）が記載されている。デザイン例において、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを含んでいる。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の出力を供給する。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の出力を供給する。遅延ユニットは、例えば半分のインバータ遅延によって、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。位相演算ユニットは、第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。構成は、前記第１及び第２の遅延パスについての正確なタイミングを得るために実行され得る。 （もっと読む）

【課題】高速動作するBang-Bang型位相比較回路の出力パルスに歪や欠損がある場合であっても、チャージポンプやＡ／Ｄ変換器を用いることなく、進相、遅相のいずれであるかを正確に表すデジタル信号を得る。
【解決手段】Bang-Bang型の位相比較回路１０と、該位相比較回路の進相出力パルスおよび遅相出力パルスを入力して遅相／進相の識別を行う位相比較結果識別回路２０とを備える。位相比較結果識別回路２０は、位相比較回路１０の進相出力パルスによってリセットされた後にクロック信号のカウントを行い所定のカウント値に達すると遅相を示す信号を出力する第１カウンタ回路２１と、位相比較回路１０の遅相出力パルスによってリセットされた後に前記クロック信号のカウントを行い所定のカウント値に達すると進相を示す信号を出力する第２カウンタ回路２２と、前記遅相を示す信号と前記進相を示す信号を入力して進相／遅相の識別信号を出力する識別回路２３とを具備する。 （もっと読む）

【課題】 温度によるクロックの変動を抑える。
【解決手段】 クロックを用いて信号を生成する信号処理部と、外部からの入力信号と前記信号処理部から出力された信号との位相差を検出し、前記位相差を示す信号を出力すると共に前記入力信号が無くなるとその直前の位相差の信号を出力する位相差検出部と、温度補償型の発振器からの出力信号に応じて前記位相差検出部からの出力に応じた値をカウントし、前記カウント値に基づいて基準信号を生成するデジタル発振器と、前記デジタル発振器からの基準信号と前記クロックを分周した信号との位相差に応じて前記クロックを生成するクロック生成部とを備える。 （もっと読む）

【課題】バースト光信号が入力された場合のロックアップ動作を高速に行うデータ再生回路を得ること。
【解決手段】本発明にかかるデータ再生回路は、ＶＣＯ４で生成したクロックと入力データとを比較し、比較結果に基づいてＶＣＯ４への入力電圧を調整するＰＬＬ回路（周波数・位相比較器１，フィルタ処理回路２，ＶＣＯ４）と、ＶＣＯ４で生成されたクロックを利用して入力データを識別再生する識別回路６と、各子局装置からの送信スケジュールに基づいて、データ入力区間を特定する受信タイミング生成回路８と、を備え、ＰＬＬ回路は、第１のデータ入力区間が終了後、その次の第２のデータ入力区間が開始するまでの区間では、第１のデータ入力区間に含まれるＥＯＢ区間でＶＣＯ４への入力としていた電圧信号を、ＶＣＯ４へ継続して入力させる。 （もっと読む）

【課題】クロック信号に乗るジッタを低減することが可能なジッタ低減回路および半導体集積回路の提供を図る。
【解決手段】第１クロック信号CLK1の第１周波数を測定する第１周波数測定回路１１と、第２クロック信号CLK2の第２周波数を測定する第２周波数測定回路１２と、測定された前記第１および第２周波数を比較し、該第１および第２周波数が所定の関係に有るかどうかを判定する周波数比較判定回路２０と、前記周波数比較判定回路からの第１制御信号CNT1を受け取り、前記第１クロック信号の遅延を制御して前記第２クロック信号によるジッタを低減する第１遅延制御回路４１と、を有するように構成する。 （もっと読む）

【課題】
積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。
【解決手段】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路１１１，１１２と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路１２１，１２２と、積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路１３１，１３２と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路１４とを備える。 （もっと読む）

【課題】非同期信号のデューティ比を補正可能なデューティ比補正回路を提供すること。
【解決手段】本発明に係るデューティ比補正回路は、第１クロック信号が入力されるクロック用入力バッファと、補正信号に基づいて、前記クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成するクロック用デューティ調整回路と、第１データ信号が入力されるデータ用入力バッファと、前記補正信号に基づいて、前記データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成するデータ用デューティ調整回路と、前記第３クロック信号に基づいて、前記補正信号を生成するデューティ比較回路と、を備えるものである。 （もっと読む）

【課題】安定したＰＬＬ動作を確立できる発振器制御装置を提供する。
【解決手段】発振器制御装置は、発振器調整信号ＯＴＷに応じた発振周波数の発振信号を出力するデジタル制御発振器１００と、発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタ１２０と、発振信号と基準信号との位相差ｄを算出する時間デジタル変換器１３０と、カウント値と位相差とを加算し、加算値を第１位相情報として出力する加算器１４０と、発振信号の立ち上がりタイミングと基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、デジタル制御発振器の発振周波数を設定するための位相制御信号Ａｃｃ１に基づいて第１位相情報を補正し、第２位相情報を出力する補正部１６０と、位相制御信号と第２位相情報との差分を平滑化するフィルタ１８０と、フィルタ出力にパラメータＫを乗算して発振器調整信号ＯＴＷを出力する乗算器１９０と、を備える。 （もっと読む）