アクセス競合試験におけるアクセス競合発生システム
【課題】アクセス競合試験において、アクセス信号の確実な競合が速やかに実現し得るように構成されたアクセス競合発生システムを提供する。
【解決手段】第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号が格納手段に格納され、第１及び第２のインターフェースのそれぞれには第１及び第２のローカルバス制御手段が設けられる。第１及び第２の擬似アクセス信号は擬似アクセス信号送出手段により第１及び第２のローカルバス制御手段に順次送出される。アービトレーション部にはアクセス監視手段が設けられる。第１及び第２の擬似アクセス信号のそれぞれには、第１及び第２のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間として同じ時間が含まれる。
【解決手段】第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号が格納手段に格納され、第１及び第２のインターフェースのそれぞれには第１及び第２のローカルバス制御手段が設けられる。第１及び第２の擬似アクセス信号は擬似アクセス信号送出手段により第１及び第２のローカルバス制御手段に順次送出される。アービトレーション部にはアクセス監視手段が設けられる。第１及び第２の擬似アクセス信号のそれぞれには、第１及び第２のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間として同じ時間が含まれる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、汎用プロセッサに接続されるデバイスにおいて種々のアクセス信号が競合した際にアクセス信号が適正に処理したか否かを試験するためのアクセス競合試験に関し、一層詳しくは、かかるアクセス競合試験におけるアクセス競合発生システムに関する。
【背景技術】
【０００２】
図１２を参照すると、従来のプロセッサモジュールが参照符号１で全体的に示され、このプロセッサモジュール１には、汎用プロセッサ１１、バスコントローラ１２、外部メモリ１３、汎用メモリ１４、ＰＣＩ(peripheral component interconnect)ブリッジ１５、デバッグインターフェース１６、ＰＣＩデバイス１７及び１８等が搭載される。
【０００３】
バスコントローラ１２には、アービトレーション(arbitration)部１２Ａ、プロセッサインターフェース１２Ｂ、メモリインターフェース１２Ｃ、汎用メモリインターフェース１２Ｄ、バスインターフェース１２Ｅ及び系間バスインターフェース１２Ｆ等が含まれる。アービトレーション部１２Ａは、プロセッサインターフェース１２Ｂ、メモリインターフェース１２Ｃ、汎用メモリインターフェース１２Ｄ、バスインターフェース１２Ｅ及び系間バスインターフェース１２Ｆ等からのアクセス信号が競合した際に調停する機能を持つ。即ち、アクセス信号の競合時に優先度の高いアクセス信号が先に処理され、優先度の低いアクセス信号は後で処理されることになる。このような適正なアクセス信号処理が行われたか否かを試験することがアクセス競合試験である。
【０００４】
汎用プロセッサ１１はプロセッサインターフェース１２Ｂを介してアービトレーション１２Ａに接続される。汎用プロセッサ１１では、そこで実行されるプログラムの内容に応じて種々のアクセス信号が発生させられ、これらアクセス信号はプロセッサインターフェース１２Ｂを介してアービトレーション部１２Ａにアクセスされる。
【０００５】
外部メモリ１３は例えばＤＲＡＭとして構成され、メモリインターフェース１２Ｃを介してアービトレーション部１２Ａに接続される。外部メモリ１３には、汎用プロセッサ１１でのプログラム実行中に得られた各種命令信号や演算結果データ等が一時的に格納される。
【０００６】
汎用メモリ１４は例えばフラッシュメモリとして構成され、汎用メモリインターフェース１２Ｄを介してアービトレーション部１２Ａに接続される。汎用メモリ１４には、種々の診断プログラムや試験プログラム等が格納される。なお、これら診断プログラムや試験プログラム等はここで言うアクセス競合試験とは直接的には関係しない。
【０００７】
ＰＣＩブリッジ１５はバスインターフェース１２Ｅを介してアービトレーション部１２Ａに接続される。また、ＰＣＩブリッジ１５はデバッグインターフェース１６並びにＰＣＩデバイス１７及び１８に接続される。デバッグインターフェース１６はプロセッサモジュール１の実際の動作時には周辺デバイス等に接続されるが、アクセス競合試験時には試験用端末Ｐ１に接続される。また、ＰＣＩデバイス１７及び１８は例えばインターネット等に接続される。試験用端末Ｐ１では、アクセス競合試験時に人為的にアクセス信号が発生させられ、このアクセス信号はデバッグインターフェース１６及びＰＣＩブリッジ１５を介してアービトレーション部１２Ａにアクセスされる。
【０００８】
図１２に示すプロセッサモジュール１は安全システムとして冗長機能を備える。即ち、プロセッサモジュール１と同様な対向プロセッサモジュール（図示されない）が用意される。この対向プロセッサモジュールは系間バスＳＢ１を介して系間バスインターフェース１２Ｆに接続され、対向プロセッサモジュール側で発生させられたアクセス信号は系間バスインターフェース１２Ｆを介してアービトレーション部１２Ａにアクセスされる。
【０００９】
図１２のプロセッサモジュール１でアクセス競合試験を行うとき、上述した３つのアクセス信号が用いられる。即ち、汎用プロセッサ１１でテストプログラムを実行する際に発生させられるプロセッサアクセス信号ＡＲ１と、試験用端末Ｐ１で人為的に発生させられるデバッグアクセス信号ＡＲ２と、対向プロセッサモジュール（図示されない）の汎用プロセッサで発生させられて系間バス３を介して転送される系間アクセス信号ＡＲ３とが用いられる。なお、系間アクセス信号ＡＲ３は、対向プロセッサモジュール側で発生させられたプロセッサアクセス信号及びデバッグアクセス信号のうちのいずれかとなる。
【００１０】
図１２では、アービトレーション部１２Ａに対するプロセッサアクセス信号ＡＲ１、デバッグアクセス信号ＡＲ２及び系間アクセス信号ＡＲ３のそれぞれのアクセスが矢印ＡＲ１、ＡＲ２及びＡＲ３で象徴的に示されている。
【００１１】
アクセス競合試験においては、アービトレーション部１２Ａでプロセッサアクセス信号ＡＲ１或いは系間アクセス信号ＡＲ３に対してデバッグアクセス信号ＡＲ２のアクセス競合が人為的に発生させられ、このときアービトレーション部１２Ａでアクセス競合が適正に処理されたか否かが試験される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来のプロセッサモジュール１でのアクセス競合試験の課題としては、プロセッサアクセス信号或いは系間アクセス信号に対してデバッグアクセス信号のアクセス競合を人為的に発生させることが難しいという点が挙げられる。というのは、プロセッサモジュール１においては、アービトレーション部１２Ａに対するプロセッサアクセス信号、デバッグアクセス信号及び系間アクセス信号のそれぞれのアクセスが独立して制御されるために、アクセス競合の発生を常に確実に保証し得ないからである。勿論、デバッグアクセス信号の発生タイミングは試験用端末Ｐ１で調整することは可能であるが、このような調整については、所謂トライ・アンド・エラーの態様で行う必要があり、このため従来のプロセッサモジュール１でのアクセス競合試験はきわめて面倒で時間の掛かるものとなっていた。なお、試験用端末Ｐ１によりアービトレーション部１２Ａでアクセス競合時に適正な処理が行われたか否かが確認され得る。
【００１３】
また、上述した従来のプロセッサモジュール１でのアクセス競合試験の別の課題としては、アクセス競合試験時には汎用プロセッサ１１が実際に動作しなければならないということが挙げられる。従って、アクセス競合試験時にはプロセッサモジュール１および汎用プロセッサ１１で実行されるプログラムが完成していなければならず、プロセッサモジュールを構成する各要素の仕様の決定が遅れている場合、各要素の一部の開発が遅れている場合、各要素の急な変更が決定した場合、プログラム作成が遅れている場合、或いはプログラムにバグがあった場合など、全ての問題が解消し、製品が全て完成するまで、アクセス競合試験を行い得ないということになり、アービトレーション部の試験を開発中に行うことが困難である。
【００１４】
要するに、従来のアクセス競合発生システムについては、信頼性が低く、アクセス競合試験に手間取り、プロセッサモジュール等の製品化が遅れるという問題があった。
従って、本発明の課題は、アクセス競合試験において、アクセス信号の確実な競合が速やかに実現し得るように構成されたアクセス競合発生システムを提供することである。
【００１５】
本発明の別の課題は、アクセス競合の発生を確実に保証し得るアクセス競合発生システムであって、例えば、プロセッサモジュール等のデバイス内のプロセッサのプログラムが未完成の場合でもアクセス競合試験を実行し得るアクセス競合発生システムを提供することである。
【課題を解決するための手段】
【００１６】
本発明の第１の局面によるアクセス競合発生システムは、アービトレーション部並びに第１及び第２のインターフェースを持つデバイスに組み込まれるものであって、第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号を格納する格納手段と、第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段と、第１及び第２の擬似アクセス信号を第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段と、アービトレーション部に設けられたアクセス監視手段とを具備する。第１及び第２の擬似アクセス信号のそれぞれには、第１及び第２のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間として同じ時間が含まれる。アクセス競合発生システムは、更に、第１及び第２の擬似アクセス信号のそれぞれを送出タイミング時間に基づいてアクセス監視手段に送出させるべく第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段を具備する。
【００１７】
本発明の第１の局面においては、送出タイミング時間として、第１のインターフェースで実アクセス信号が処理される処理時間と第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定され得る。
【００１８】
また、本発明の第１の局面においては、擬似アクセス信号送出手段は、格納手段から第１及び第２の擬似アクセス信号の読出し命令を生成する命令生成手段と、第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段とから構成され得る。
【００１９】
また、本発明の第１の局面によるアクセス競合発生システムは、第１及び第２の擬似アクセス信号のそれぞれを第１及び第２のローカルバス制御手段からアクセス監視手段に送出された際に第１及び第２の擬似アクセス信号がアクセス監視手段に到達した時間差データを作成する時間差データ作成手段を具備し得る。この場合、競合発生システムは、更に、時間差データを蓄積するための時間差データ蓄積手段を具備し得る。
【００２０】
本発明の第２の局面によるアクセス競合発生システムは、アービトレーション部並びに第１及び第２のインターフェースを持つデバイスに組み込まれるものであって、第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号を格納する格納手段と、第１のインターフェースに設けられた第１のローカルバス制御手段と、擬似アクセス信号を第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段と、アービトレーション部に設けられたアクセス監視手段とを具備する。擬似アクセス信号には、第１のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間が含まれる。アクセス競合発生システムは、更に、第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、第２のインターフェースからは実アクセス信号が一定の出力間隔で第２のローカルバス制御手段に出力される。アクセス競合発生システムは、更に、擬似アクセス信号が送出タイミング時間に基づいて第１のローカルバス制御手段からアクセス監視手段に送出された際に実アクセス信号の一定の出力間隔と送出タイミング時間との時間差データを作成するための時間差データ作成手段と、擬似アクセス信号送出手段により格納手段から次の擬似アクセス信号が第１のローカルバス制御手段に送出させられる際に次の擬似アクセス信号の送出タイミング時間を時間データで調整して該次の擬似アクセス信号と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段とを具備する。
【００２１】
本発明の第２の局面においては、送出タイミング時間として、一定の出力間隔よりも短い時間が設定される。
【００２２】
また、本発明の第２の局面においては、擬似アクセス信号送出手段は、格納手段から擬似アクセス信号の読出し命令を生成する命令生成手段と、擬似アクセス信号の送出先を判定するための送出先判定手段とから構成され得る。
【００２３】
また、本発明による第２の局面によるアクセス競合発生システムは、更に、時間差データを蓄積するための時間差データ蓄積手段を具備し得る。
【発明を実施するための最良の形態】
【００２４】
先ず、図１を参照すると、本発明によるアクセス競合発生システムを搭載したプロセッサモジュールが参照番号２で全体的に示される。
図１２に示す従来のプロセッサモジュール１の場合と同様に、プロセッサモジュール２には、汎用プロセッサ２１、バスコントローラ２２、外部メモリ２３、汎用メモリ２４、ＰＣＩブリッジ２５、デバッグインターフェース２６、ＰＣＩデバイス２７及び２８等が搭載される。なお、デバッグインターフェース２６はプロセッサモジュール２の実際の動作時には周辺デバイス等に接続されるが、アクセス競合試験時には試験用端末Ｐ２に接続され、この試験用端末Ｐ２によりアービトレーション部２２Ａでアクセス競合時に適正な処理が行われたか否かが従来のアクセス競合試験の場合と同様に確認され得る。
【００２５】
また、図１２に示すバスコントローラ１２の場合と同様に、バスコントローラ２２には、アービトレーション部２２Ａ、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆが含まれる。
【００２６】
なお、図１２に示す従来の場合と同様に、プロセッサモジュール２も安全システムとして冗長機能を備える。即ち、プロセッサモジュール２と同様な対向プロセッサモジュール（図示されない）が用意され、この対向プロセッサモジュールは系間バスＳＢ２を介して系間バスインターフェース２２Ｆに接続され、対向プロセッサモジュール側で発生させられたアクセス信号は系間アクセス信号として系間バスインターフェース２２Ｆを介してアービトレーション部２２Ａにアクセスされる。
【００２７】
アクセス競合発生システムは、バスコントローラ２２に設けられた競合制御部３及びソフトインターフェース４を具備し、競合制御部３はソフトインターフェース４を介して試験用端末Ｐ３に接続される。
【００２８】
また、アクセス競合発生システムは、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆのそれぞれに設けられたローカルバス（ＬＢ）制御部５Ｂ、５Ｃ、５Ｄ、５Ｅ及び５Ｆを具備し、これらＬＢ制御部５Ｂないし５ＦはローカルバスＢ１を介して競合制御部３に接続される。なお、ＬＢ制御部５Ｂないし５Ｆは互いに同じ構成を持つものである。ＬＢ制御部５Ｂないし５Ｆは各インターフェース２２Ｂないし２２Ｆのアービトレーション部２２Ａ側に設けられる共に、バスコントローラ２２がＦＰＧＡで構成される場合には、インターフェース２２Ｂないし２２Ｆのいずれかの仕様や回路が完成していない時点でも競合試験を可能としている。なお、ＬＢ制御部５Ｂないし５Ｆをアービトレーション部とは反対側に設けた場合には、インターフェース２２Ｂないし２２Ｆの回路を含めた競合試験を可能とすることができる。ただしこの場合にはＬＢ制御部５Ｂないし５Ｆをインターフェース２２Ｂないし２２Ｆの回路に合わせた構成とする必要があり、かつ、疑似アクセス信号もインターフェース２２Ｂないし２２Ｆに合わせる必要があり設計が複雑化する。
更に、アクセス競合発生システムは、アービトレーション部２２Ａに設けられた競合監視部６を具備し、この競合監視部６はローカルバスＢ２を介して競合制御部３に接続される。
【００２９】
ところで、プロセッサモジュール２が実際に動作させられるとき、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆからは種々のアクセス信号がアービトレーション部２２Ａに送出され、このときアービトレーション部２２Ａでアクセス信号のアクセス競合が発生し得る。図１２を参照して既に説明したように、アービトレーション部２２Ａでのアクセス競合が発生した際にそれらアクセス信号が適正に処理されたか否かを試験することがアクセス競合試験である。
【００３０】
図１に示すプロセッサモジュール２でアクセス競合試験を行うとき、アクセス競合発生システムは２つの動作モードのうちのいずれかで動作させられることになる。
第１の動作モードでは、競合制御部３で作成される擬似アクセス信号だけを用いてアクセス競合が発生させられ、これによりアクセス競合試験が行われる。即ち、プロセッサモジュール２の実際の動作時に得られるアクセス信号は全く使用されない。
【００３１】
第１の動作モードについては後で詳述されるが、その概略について説明すると、競合制御部３では、プロセッサモジュール２の実際の動作時に上述した種々のインターフェース２２Ｂないし２２Ｆから出力されるアクセス信号と同様な擬似アクセス信号が作成され、これら擬似アクセス信号はローカルバスＢ１を介してインターフェース２２Ｂないし２２ＦのそれぞれのＬＢ制御部５Ｂないし５Ｆに順次送出させられる。その後、ＬＢ制御部５Ｂないし５Ｆのうちの２つのＬＢ制御部、例えばプロセッサインターフェース２２Ｂ及び系間インターフェース２２Ｆのそれぞれから擬似アクセス信号がアクセス競合を発生し得るように所定のタイミングでアービトレーション部２２Ａ及びその競合監視部６に送出させられる。次いで、競合監視部６では、双方の擬似アクセス信号がアクセス競合したか否かが判定され、その判定が競合状態情報として競合制御部３にローカルバスＢ２を介して送出されてそこに蓄積される。競合制御部３から全ての擬似アクセス信号がＬＢ制御部５Ｂないし５Ｆに対して送出された後、試験者は競合制御部３に蓄積された競合状態情報を試験端末Ｐ３を介して確認することができる。
【００３２】
第２の動作モードでは、バスコントローラ２２の種々のインターフェース２２Ｂないし２２Ｆのいずれか１つが実際に動作せられ、そこから実アクセス信号がアービトレーション部２２Ａに順次送出させられるという条件下でアクセス競合試験が行われる。
【００３３】
第２の動作モードについても後で詳述されるが、その概略について説明すると、種々のインターフェース２２Ｂないし２２Ｆのいずれか１つ、例えばプロセッサインターフェース２２Ｂが実際に動作せられるとき、競合制御部３では、プロセッサインターフェース２２ＢのＬＢ制御部５Ｂを除くＬＢ制御部５Ｃないし５Ｆに送出されるべき擬似アクセス信号が競合制御部３で作成され、これら擬似アクセス信号はローカルバスＢ１を介してインターフェース２２Ｃないし２２ＦのそれぞれのＬＢ制御部５Ｃないし５Ｆに順次送出させられる。その後、ＬＢ制御部５Ｃないし５Ｆから擬似アクセス信号が適当なタイミングでアービトレーション部２２Ａ及びその競合監視部６に送出させられる。次いで、競合監視部６では、ＬＢ制御部５Ｃないし５Ｆからの擬似アクセス信号とプロセッサインターフェース２２Ｂからの実アクセス信号とがアクセス競合したか否かが判定され、その判定が競合状態情報として競合制御部３にローカルバスＢ２を介して送出され、その競合状態情報に基づいて、競合制御部３からＬＢ制御部５Ｃないし５Ｆに送出されるべき擬似アクセス信号がアービトレーション部２２Ａでプロセッサインターフェース２２Ｂからの実アクセス信号とアクセス競合させられるように処理される。
【００３４】
次に、図１の競合制御部３の詳細ブロック図である図２を参照して、競合制御部３の構成を説明する。
競合制御部３には、内部メモリ３１、命令生成部３２、ＩＤ判定／アクセス調整部３３及び競合情報処理部３４が設けられる。
【００３５】
内部メモリ３１にはアクセス競合試験用プログラムが格納され、このアクセス競合試験用プログラムには種々の擬似アクセス信号が含まれ、これら擬似アクセス信号はソフトインターフェース４を介して試験端末Ｐ３によって作成されるだけでなく各擬似アクセス信号の内容を書き換えることもできる。
アクセス競合発生システムの第１の動作モードの選択時、アクセス試験用プログラムには互いにアクセス競合されるべき一組の擬似アクセス信号が順次配列されている。
【００３６】
図３を参照すると、第１の動作モードの選択時に内部メモリ３１に書き込まれた一組の擬似アクセス信号Ｓm及びＳ(m+1)のパケットフォーマットが模式的にかつ例示的に示され、この一組の擬似アクセス信号Ｓm及びＳ(m+1)はアービトレーション部２２Ａでアクセス競合されるべきものである。同図に示すように、擬似アクセス信号Ｓm及びＳ(m+1)の各々はヘッダー領域Ｈとデータ領域Ｄとに分けられ、ヘッダー領域Ｈは更に４つの領域Ｈ１、Ｈ２、Ｈ３及びＨ４に分けられる。
【００３７】
擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれの領域Ｈ１には、擬似アクセス信号Ｓm及びＳ(m+1)の各々がＬＢ制御部５Ｂないし５Ｆのいずれかからアービトレーション部２２Ａに送出される際の送出タイミング時間として同一時間ｔが書き込まれ、この送出タイミング時間ｔは次のように決められる。
【００３８】
例えば、擬似アクセス信号Ｓmがプロセッサインターフェース２２ＢのＬＢ制御部５Ｂに送出され、一方擬似アクセス信号Ｓ(m+1)が系間インターフェース２２ＦのＬＢ制御部５Ｆに送出される場合を想定する。バスコントローラ２２の実際の動作時に、アクセス信号がプロセッサインターフェース２２Ｂに入力されて適宜処理された後にそこから出力される際の処理時間がｔBであり、アクセス信号が系間インターフェース２２Ｆに入力されて適宜処理された後にそこから出力される際の処理時間がｔFであるとき、ｔB＞ｔFであれば、送出タイミング時間ｔは処理時間ｔBとされる。一方、ｔB＜ｔFであれば、送出タイミング時間ｔは処理時間ｔFとされる。要するに、送出タイミング時間ｔは処理時間の長い方に設定される。なお、上述した種々のインターフェース２２Ｂないし２２Ｆでのアクセス信号の処理時間については設計段階で知ることができる。
【００３９】
領域Ｈ２には、擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれがプロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２ＦのいずれかのＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出されるべきかの送出先データがブロックＩＤとして書き込まれる。
【００４０】
領域Ｈ３には、擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれの命令コードが書き込まれる。例えば、擬似アクセス信号Ｓm及びＳ(m+1)の各々が書込み信号、読出し信号或いは割込み信号等のいずれかであるかを区別するための命令コードが書き込まれる。
領域Ｈ４には、当該擬似アクセス信号のアドレスが書き込まれる。
【００４１】
データ部分Ｄには適当なデータが書き込まれるが、そのデータ内容はアクセス競合試験には直接的には関与しない。なお、擬似アクセス信号には純粋な命令信号も含まれ、このような命令信号はデータ領域Ｄを持たない。
【００４２】
図４を参照すると、第２の動作モードの選択時に内部メモリ３１に書き込まれた擬似アクセス信号Ｓnのパケットフォーマットが模式的にかつ例示的に示され、この擬似アクセス信号Ｓnはアービトレーション部２２Ａでアクセス競合されるべきものである。同図に示すように、第１の動作モードの選択時と同様に、擬似アクセス信号Ｓnもヘッダー領域Ｈとデータ領域Ｄとに分けられ、ヘッダー部分Ｈは更に４つの領域Ｈ１、Ｈ２、Ｈ３及びＨ４に分けられる。
【００４３】
第２の動作モードの選択時では、擬似アクセス信号ＳnがＬＢ制御部５Ｂないし５Ｆのいずれかからアービトレーション部２２Ａに送出される際の送出タイミング時間として同一時間Ｔが全ての擬似アクセス信号の領域Ｈ１に書き込まれる。送出タイミング時間Ｔは内部メモリ３１からの読出し間隔に対応し、この読出し間隔Ｔは、上述した例のように、プロセッサインターフェース２２Ｂから実アクセス信号がアービトレーション部２２Ａに所定の一定間隔ＴCで順次送出させられるとすると、送出タイミング時間ＴはＴCよりも幾分小さい時間とされる。
【００４４】
また、第２の動作モードの選択時では、上述したように、擬似アクセス信号Ｓnが次の擬似アクセス信号Ｓn+1とアクセス競合されることはない。従って、プロセッサインターフェース２２Ｂから実アクセス信号がアービトレーション部２２Ａに順次送出させられる場合には、擬似アクセス信号Ｓnの領域Ｈ２（図３参照）には、プロセッサインターフェース２２ＢのＬＢ制御部５Ｂを除く、ＬＢ制御部５Ｃ、５Ｄ、５Ｅ及び５Ｆのいずれかに送出されるべきかの送出先データがブロックＩＤとして書き込まれる。
なお、擬似アクセス信号Ｓnのその他の領域Ｈ３、Ｈ４及びＤに書き込まれる内容については、図３に示す場合と同様である。
【００４５】
再び、図２に戻って説明すると、命令生成部３２では、内部メモリ３１からの擬似アクセス信号Ｓm又はＳnの読出しが順次行われる。また、命令生成部３２では、読出し擬似アクセス信号の命令コード（Ｈ３）の内容が当該プロセッサモジュール２のアクセス形式にデコードされる。デコード後、擬似アクセス信号Ｓm又はＳnはＩＤ判定／アクセス調整部３３に出力される。
ＩＤ判定／アクセス調整部３３には、送出先ブッロク判定回路３３Ａ、セレクタ３３Ｂ及び送出タイミング調整回路３３Ｃが設けられる。
【００４６】
送出先ブロック判定回路３３Ａでは、命令生成部３２から入力された擬似アクセス信号Ｓm又はＳnのブロックＩＤ（Ｈ２）から送出先データが判定され、これに基づいてセレクタ３３Ｂの切換が行われる。例えば、擬似アクセス信号Ｓm又はＳnの送出先がブロックＩＤからプロセッサインターフェース２２Ｂであると判定された場合には、擬似アクセス信号をプロセッサインターフェース２２ＢのＬＢ制御部５に送出すべくセレクタ３３Ｂが切り換えられ、また擬似アクセス信号Ｓm又はＳnの送出先がブロックＩＤから系間インターフェース２２Ｆであると判定された場合には、擬似アクセス信号Ｓm又はＳnを系間インターフェース２２ＦのＬＢ制御部５に送出すべくセレクタ３３Ｂが切り換えられることになる。
【００４７】
送出タイミング調整回路３３Ｃは本発明によるアクセス発生競合システムの第２の動作モードの選択時だけ使用され、送出タイミング調整回路３３Ｃでは、擬似アクセス信号Ｓnの送出タイミング時間Ｔに補正時間データΔＴを加算することにより送出タイミング時間Ｔの調整が行われ、送出タイミング時間Ｔの調整後に擬似アクセス信号ＳnはローカルバスＢ１に対して出力され、そのブロックＩＤの送出先データに従ってＬＢ制御部５Ｂないし５Ｆのいずれかに送出される。なお、補正時間データΔＴは後で詳しく説明するように上述の競合状態情報に含まれるものである。
【００４８】
なお、厳密に言うと、送出タイミング調整回路３３Ｃは第１の動作モードの選択時でも実際には動作せられるが、この場合には補正時間データはゼロに設定され、擬似アクセス信号Ｓmはその送出タイミング時間ｔを調整することなく、そのブロックＩＤの送出先データに従ってＬＢ制御部５Ｂないし５Ｆのいずれかに送出される。
【００４９】
競合情報処理部３４にはメモリ３４Ａ、競合発生設定レジスタ３４Ｂ及びアクセス競合判定回路３４Ｃが設けられる。
アクセス競合発生システムの第１及び第２の動作モードのいずれにおいても、メモリ３４Ａには、アービトレーション部２２Ａの競合監視部６からローカルバスＢ２を介して送出される競合状態情報が順次格納されて蓄積され、これら競合状態情報は試験用端末Ｐ３により確認することができる。
【００５０】
第２の動作モードの選択時だけ、競合発生設定レジスタ３４Ｂが動作させられ、アービトレーション部２２Ａの競合監視部６から競合状態情報がローカルバスＢ２を介して送出される度毎に競合状態情報が競合発生設定レジスタ３４Ｂに書き込まれ、この競合状態情報に含まれる補正時間データΔＴに基づいてアクセス競合判定回路３４Ｃによりアクセス競合が起きているか否かが判定される。アクセス競合判定回路３４Ｃによりアクセス競合が起きていないと判定されたとき、補正時間データΔＴがＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに出力される。
【００５１】
次に、図１のＬＢ制御部５の詳細ブロック図である図５を参照して、ＬＢ制御部５Ｂないし５Ｆの構成を説明する。なお、同図では、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆがインターフェース処理ブロックとして代表的に表され、またインターフェース処理ブロックに接続される汎用プロセッサ２１、外部メモリ２３、汎用メモリ２４及びＰＣＩブリッジ２５が外部接続デバイスとして代表的に表されている。
【００５２】
インターフェース処理ブロック（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）にはセレクタＳＥが設けられ、このセレクタＳＥにより、ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）からアービトレーション部２２Ａへの擬似アクセス信号の送出と外部接続デバイス（２１、２３、２４、２５）からアービトレーション部２２Ａへのアクセス信号の送出とが切り換えられる。
【００５３】
ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）にはセレクタ切換設定スイッチ５１が設けられ、このセレクタ切換設定スイッチ５１は例えばディップ（ＤＩＰ）スイッチとして構成することができる。アクセス競合試験を行うとき、ＤＩＰスイッチ５１は試験者によって前もって操作される。
【００５４】
アクセス競合発生システムの第１の動作モードの選択時、全てのインターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆにおいて、ＤＩＰスイッチ５１によりセレクタＳＥはＬＢ制御部５側に切り換えられる。即ち、アービトレーション部２２Ａには、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのそれぞれから擬似アクセス信号が送出されることになる。
【００５５】
一方、アクセス競合発生システムの第２の動作モードの選択時、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのうちのいずれか１つ、例えばプロセッサインターフェース２２Ｂだけが実際に動作させられる場合には、そのＤＩＰスイッチ５１によりセレクタＳＥは外部接続デバイス即ち汎用プロセッサ２１側に切り換えられる。
【００５６】
図５に示すように、ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）には、更に、セレクタ５２、ＤＩＰスイッチ５３、ローカルバス受信部５４及び擬似アクセス生成部５５が設けられる。
【００５７】
セレクタ５２の切換はセレクタＳＥの場合と同様に、ＤＩＰスイッチ５３によって行われ、第１の動作モードの選択時には、セレクタ５２はローカルバス受信部５４側に切り換えられ、第２の動作モードの選択時には、セレクタ５２は擬似アクセス生成部５５側に切り換えられる。
【００５８】
第１の動作モードの選択時、例えば、競合制御部３のＩＤ判定／アクセス調整回路３３から送出された擬似アクセス信号Ｓmがプロセッサインターフェース２２ＢのＬＢ制御部５Ｂのセレクタ５２を介してそのローカルバス受信部５４により受信されると、ＬＢ制御部５Ｂのローカルバス受信部５４では擬似アクセス信号Ｓmが所定時間にわたって保持される。即ち、次の擬似アクセス信号Ｓ(m+1)が例えば系間バスインターフェース２２ＦのＬＢ制御部５Ｆのセレクタ５２を介してそのローカルバス受信部５４により受信されるまで、擬似アクセス信号ＳmはＬＢ制御部５Ｂのローカルバス受信部５４で保持される。次の擬似アクセス信号Ｓ(m+1)がＬＢ制御部５Ｆのローカルバス受信部５４で受信されると、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれのローカルバス受信部５４からその該当擬似アクセス生成部５５に同時に出力され、そこから擬似アクセス信号Ｓm及びＳ(m+1)は送出タイミング時間ｔの経過後にセレクタＳＥを介してアービトレーション部２２Ａ側に同時に送出される。
【００５９】
一方、第２の動作モードの選択時、競合制御部３のＩＤ判定／アクセス調整回路３３から送出された擬似アクセス信号Ｓnはセレクタ５２を介して擬似アクセス生成部５５側に直接送出され、次いで擬似アクセス信号Ｓnは送出タイミング時間Ｔの経過後にアービトレーション部２２Ａ側にセレクタＳＥを介して送出される。
【００６０】
次に、図１の競合監視部６の詳細ブロック図である図６を参照して、競合監視部６の構成を説明する。
競合監視部６には、５つのアクセス受信部６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ及び６１Ｆと、これらアクセス受信部６１Ｂないし６１Ｆに接続された基準カウンタ６２と、アクセス受信部６１Ｂないし６１Ｆに接続されたアクセス監視部６３と、このアクセス監視部６３に接続された競合情報通知部６４とが設けられる。
【００６１】
アクセス受信部６１Ｂないし６１Ｆは、インターフェース処理ブッロク２２Ｂないし２２ＦのＬＢ制御部５Ｂないし５Ｆのそれぞれにバス７Ｂ、７Ｃ、７Ｄ、７Ｅ及び７Ｆを介して接続される。ＬＢ制御部５Ｂないし５Ｆのそれぞれから送出された擬似アクセス信号Ｓm又はＳnはその該当アクセス受信部６１Ｂないし６１Ｆにより受信される。
【００６２】
図６には図示されないが、バス７Ｂないし７Ｆの各々はアービトレーション部２２Ａ自体にも接続され、ＬＢ制御部５Ｂないし５Ｆのそれぞれから送出された擬似アクセス信号Ｓm又はＳnは競合監視部６だけでなくアービトレーション部２２Ａ自体にも送出させられる。また、インターフェース処理ブロック２２Ｂないし２２Ｆの実際の動作時に該インターフェース処理ブロック２２Ｂないし２２Ｆのそれぞれから実アクセス信号をアービトレーション部２２Ａ自体に送出させるためのバスはバス７Ｂないし７Ｆのそれぞれにも接続され、このためインターフェース処理ブロック２２Ｂないし２２Ｆのいずれか１つが動作させられているときには、その実アクセス信号は競合監視部６にも送出されることになる。
【００６３】
アクセス競合発生システムの第１の動作モードの選択時、例えば、プロセッサインターフェース２２Ｂから送出される擬似アクセス信号Ｓmと系間バスインターフェース２２Ｆから送出される擬似アクセス信号Ｓ(m+1)とについてアクセス競合試験が行われる場合を想定し、しかも系間インターフェース２２ＦのＬＢ制御部５Ｆからの擬似アクセス信号Ｓ(m+1)がアクセス受信部６１Ｆによって受信される前にプロセッサインターフェース２２ＢのＬＢ制御部５Ｂからの擬似アクセス信号Ｓmがアクセス受信部６１Ｂによって受信されたと仮定すると、アクセス受信部６１Ｂによる擬似アクセス信号Ｓmの受信により基準カウンタ６２のカウントが所定のクロックパルスに基づいて始動させられ、アクセス受信部６１Ｆによる擬似アクセス信号Ｓ(m+1)の受信により基準カウンタ６２のカウントが停止される。基準カウンタ６２のカウントの停止と同時に擬似アクセス信号Ｓm及びＳ(m+1)はアクセス監視部６３に同時に出力され、このとき基準カウンタ６２のカウント数も時間差データΔｔとしてアクセス監視部６３に出力されることになる。
【００６４】
しかしながら、実際には、擬似アクセス信号Ｓm及びＳ(m+1)はＬＢ制御部５Ｂ及びＬＢ制御部５Ｆのそれぞれの擬似アクセス生成部５５から送出タイミング時間ｔの経過後にセレクタＳＥを介してアービトレーション部２２Ａ側に同時に送出されるので、Δｔ＝０であり、従ってアービトレーション部２２Ａでの擬似アクセス信号Ｓm及びＳ(m+1)のアクセス競合は確実に保証され得ることとなるが、何らかの理由により、Δｔ≠０となり得る場合もあり得る。
【００６５】
いずれにしても、アクセス監視部６３では、時間差データΔｔに基づいて、アービトレーション部２２Ａでアクセス競合が起きたか否かが判定され、これにより競合状態情報が作成される。即ち、Δｔ＝０であれば、アクセス競合が起きたと判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報が競合状態情報とされる。なお、競合状態情報には、競合判定情報（Δｔ）の他に擬似アクセス信号Ｓm及びＳ(m+1)の命令コード等も含まれる。
【００６６】
一方、アクセス競合発生システムの第２の動作モードの選択時、例えば、プロセッサインターフェース２２Ｂから実際に送出される実アクセス信号と系間バスインターフェース２２Ｆから送出される擬似アクセス信号Ｓnとについてアクセス競合試験が行われる場合を想定し、しかもプロセッサインターフェース２２Ｂの動作後にアクセス競合発生システムが動作させられるとすると、プロセッサインターフェース２２Ｂからは種々の実アクセス信号が一定の出力間隔ＴCで順次出力され、実アクセス信号がアクセス受信部６１Ｂで受信される度毎に基準カウンタ６２はリセットされる。即ち、２つの連続した実アクセス信号がアクセス受信部６１Ｂで順次受信されるとき、先行実アクセス信号がアクセス受信部６１Ｂで受信されると、基準カウンタ６２がリセットされて始動し、一定の出力間隔ＴCの時間経過後に後行実アクセス信号がアクセス受信部６１Ｂで受信されると、再び基準カウンタ６２はリセットされて始動されることになる。従って、先行実アクセス信号と後行実アクセス信号との間で、系間バスインターフェース２２Ｆからの擬似アクセス信号Ｓn（送出タイミング時間Ｔ）アクセス受信部６１Ｆで受信されたとすると、先行実アクセス信号と擬似アクセス信号Ｓnとがアクセス監視部６３に出力され、このとき時間差データΔＴは以下のように定義される。
【００６７】
ΔＴ＝ＴC−Ｔ
以上の説明は、アクセス競合発生システムの動作初期時に擬似アクセス信号Ｓnが実アクセス信号と確率的にアクセス競合され得ないという前提に基づいており、擬似アクセス信号Ｓnで得られた時間差データΔＴで次のアクセス信号Ｓ(n+1)のタイミング時間Ｔを適宜調整することにより、実アクセス信号と擬似アクセス信号Ｓ(n+1)とのアクセス競合が得られることになる。即ち、擬似アクセス信号Ｓ(n+1)の送出タイミング時間Ｔに時間差データΔＴを加算して実アクセス信号の一定出力間隔ＴCに一致させることにより、擬似アクセス信号Ｓ(n+1)と実アクセス信号とのアクセス競合が保証され得ることとなる。
【００６８】
なお、以上の記載から明らかなように、送出タイミング時間ｔ又はＴは基準カウンタ６２で用いるクロックパルスのサイクル数に対応するものである。
アクセス監視部６３では、時間差データΔＴに基づいて、アービトレーション部２２Ａでアクセス競合が起きたか否かが判定され、これにより競合状態情報が作成される。即ち、ΔＴ＝０であれば、アクセス競合が起きたと判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報が競合状態情報とされる。なお、競合状態情報には、判定情報（ΔＴ）の他に実アクセス信号及び擬似アクセス信号Ｓnの命令コード等も含まれる。
【００６９】
アクセス監視部６３で作成された競合状態情報（Δｔ又はΔＴ）は競合情報通知部６４に送られ、次いで競合状態情報（Δｔ又はΔＴ）は競合情報通知部６４からローカルバスＢ２を介して競合制御部３（図２参照）の競合情報処理部３４に送出する。競合情報処理部３４では、競合状態情報（Δｔ又はΔＴ）がメモリ３４Ａに順次格納されて蓄積され、これら競合情報情報（Δｔ又はΔＴ）は試験用端末Ｐ３によって確認することができる。
【００７０】
図７を参照すると、競合制御部３４の競合発生設定レジスタ３４Ｂが模式的に示される。同図において、種々のインターフェース２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆから得られる実アクセス信号の命令コードはａ、ｂ、ｃ及びｄで識別される。同様に、内部メモリ３１から得られる擬似アクセス信号の命令コードもａ、ｂ、ｃ及びｄで識別される。例えば、命令コードａは当該実アクセス信号或いは当該擬似アクセス信号が読出し命令信号であることを示し、命令コードｂは当該実アクセス信号或いは当該擬似アクセス信号が書込み命令信号であることを示し、命令コードｃは当該実アクセス信号或いは当該擬似アクセス信号が割込み命令信号であることを示し、命令コードｄは当該実アクセス信号或いは当該擬似アクセス信号がその他の命令信号であることを示す。これら命令コードの識別のために各命令コード領域には４ビットが与えられる。
【００７１】
例えば、アクセス競合発生システムの第２の動作モードの選択時、プロセッサインターフェース２２Ｂから実アクセス信号が書込み信号（ａ）としてアービトレーション部２２Ａに送出され、一方系間インターフェース２２Ｆから擬似アクセス信号Ｓnが読出し信号（ｂ）としてアービトレーション部２２Ａに送出させられ、しかも実アクセス信号と擬似アクセス信号とがアクセス競合させられずに、時間差データΔＴが“５”として得られた場合、競合監視部６からの競合状態情報は競合発生設定レジスタ３４Ｂに図７に示すような態様で書き込まれる。即ち、実アクセス信号側のプロセッサインターフェース２２Ｂの命令コードａ（書込み信号）に対応したビットに“１”が書き込まれ、擬似アクセス信号側のプロセッサインターフェース２２Ｂの命令コードｂ（読出し信号）に対応したビットに“１”が書き込まれ、この双方のビットに対応する領域には時間差データΔＴとして“５”が書き込まれる。なお、ΔＴ＝５は基準カウンタ６２（図６参照）で用いるクロックパルスのサイクル数に対応する。
【００７２】
以上のように、競合状態情報が競合発生設定レジスタ３４Ｂに書き込まれると、アクセス競合判定回路３４Ｃでは、時間差データΔＴがゼロか否かが判定され、ΔＴ≠０であるとき、時間差データΔＴ＝５は競合発生設定レジスタ３４ＢからＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに補正時間データとして出力される。
【００７３】
次に、図８の動作説明図及び図９の動作シーケンス図を参照して、アクセス競合発生システムを第１の動作モードで動作させることにより行われるアクセス競合試験について説明する。図８では、アクセス競合試験で実行されるステップ＜１＞ないし＜８＞が矢印で経時的に示され、これらステップ＜１＞ないし＜８＞は図９に示すステップ＜１＞ないし＜８＞にそれぞれ対応する。なお、アクセス競合発生システムが第１及び第２の動作モード作動のいずれかで動作させられるか否かは試験用端末Ｐ３で選択され、第１の動作モード選択時には、競合制御部３の内部メモリ３１には図３に示すようなアクセス競合試験用プログラムが既に用意されている。
【００７４】
なお、図８では、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのうちの任意の２つがインターフェース処理ブロックＡ及びＢとして代表的に示されている。例えば、インターフェース処理ブロックＡはプロセッサインターフェース２２Ｂであり、インターフェース処理ブロックＢは系間インターフェース２２Ｆである。
試験用端末Ｐ３からアクセス競合試験開始命令が競合制御部３に出力されると、アクセス競合発生システムは自律的に動作を開始する。
【００７５】
先ず、ステップ＜１＞で競合制御部３のＩＤ判定／アクセス調整部３３から擬似アクセス信号要求命令が命令生成部３２に所定のタイミングで出力されると、ステップ＜２＞で命令生成部３２は内部メモリ３１から所定の時間間隔で擬似アクセス信号Ｓmを順次読み出し、その命令コード（Ｈ３）の内容を当該プロセッサモジュール２のアクセス形式にデコードする。次いで、命令生成部３２はステップ＜３＞で擬似アクセス信号ＳmをＩＤ判定／アクセス調整部３３に順次出力する。
【００７６】
ＩＤ判定／アクセス調整部３３では、送出先ブッロク判定回路３３Ａが擬似アクセス信号ＳmのブロックＩＤ（Ｈ２）から送出先データを順次判定し、ステップ＜４＞で擬似アクセス信号Ｓmはセレクタ３３Ｂを介して所定のインターフェース処理ブッロク（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）のＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に順次送出される。なお、第１の動作モードにおいては、上述したように、擬似アクセス信号Ｓmの送出タイミング時間ｔの調整は送出タイミング調整回路３３Ｃで実質的に行われることはない。
【００７７】
第１の動作モードの選択時、擬似アクセス信号Ｓmはインターフェース処理ブロックＡのＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出されると、擬似アクセス信号Ｓmはセレクタ５２を介してローカルバス受信部５４に送られる（図５参照）。
【００７８】
例えば、擬似アクセス信号Ｓmがインターフェース処理ブロックＡ例えばプロセッサインターフェース２２ＢのＬＢ制御部５Ｂのローカルバス受信部５４に受信されたとすると、擬似アクセス信号Ｓmは所定時間にわたって保持される。即ち、次の擬似アクセス信号Ｓ(m+1)がインターフェース処理ブロックＢ例えば系間バスインターフェース２２ＦのＬＢ制御部５Ｆのセレクタ５２を介してそのローカルバス受信部５４により受信されるまで、擬似アクセス信号ＳmはＬＢ制御部５Ｂのローカルバス受信部５４で保持される。次の擬似アクセス信号Ｓ(m+1)がＬＢ制御部５Ｆのローカルバス受信部５４で受信されると、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれのローカルバス受信部５４からその該当擬似アクセス生成部５５に出力される。なお、擬似アクセス信号Ｓ(m+1)の＜２＞ないし＜４＞までの処理は擬似アクセス信号Ｓ(m)と同様である。
【００７９】
次いで、ステップ＜５＞では、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれの当擬似アクセス生成部５５から送出タイミング時間ｔの経過後にそのセレクタＳＥを介してアービトレーション部２２Ａ側に送出されて、アービトレーション部２２Ａ自体と競合監視部６とに入力される（図６参照）。
【００８０】
擬似アクセスＳm及びＳ(m+1)の各々は競合監視部６の該当アクセス受信部（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ）で受信される。例えば、擬似アクセスＳmがアクセス受信部６１Ｂにより受信され、擬似アクセスＳ(m+1)がアクセス受信部６１Ｆにより受信されたと仮定すると、上述したように、基準カウンタ６２からはカウント数が時間差データΔｔとしてアクセス監視部６３に出力される同時に擬似アクセスＳm及びＳ(m+1)もアクセス監視部６３に出力される。アクセス監視部６３では、時間差データΔｔに基づいて競合状態情報が作成される。上述したように、Δｔ＝０のとき、アクセス競合が起きていると判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報は競合状態情報に含まれ、競合状態判情報には更に擬似アクセス信号Ｓm及びＳ(m+1)の命令コード等も含まれる。なお、第１の動作モードでは、通常においては、Δｔ＝０である。
【００８１】
ステップ＜６＞では、競合状態情報（Δｔ）が競合情報通知部６４からローカルバスＢ２を介して競合制御部３の競合情報処理部３４に送出される。競合情報処理部３４では、競合状態情報（Δｔ）が競合判定部３４のメモリ３４Ａに順次蓄積される。競合制御部３の内部メモリ３１のアクセス競合試験プログラムから全ての擬似アクセス信号が読み出されると、全ての競合状態情報（Δｔ）が競合情報処理部３４Ａに蓄積され、アクセス競合発生システム自体の動作は一旦終了する。
【００８２】
ステップ＜７＞では、試験者はソフトインターフェース４を介してレジスタ３４Ａから取り出した競合状態情報を試験用端末Ｐ３で確認し、試験用端末Ｐ２で得られたアクセス競合処理結果情報と共に競合状態情報を試験用端末Ｐ３で解析する。
【００８３】
次に、図１０の動作説明図及び図１１の動作シーケンス図を参照して、アクセス競合発生システムを第２の動作モードで動作させることにより行われるアクセス競合試験について説明する。図１０では、アクセス競合試験で実行されるステップ＜１＞ないし＜８＞が矢印で経時的に示され、これらステップ＜１＞ないし＜８＞は図１１に示すステップ＜１＞ないし＜８＞にそれぞれ対応する。なお、アクセス競合発生システムが第１及び第２の動作モード作動のいずれかで動作させられるか否かは試験用端末Ｐ３で選択され、第２の動作モード選択時には、競合制御部３の内部メモリ３１には図４に示すようなアクセス競合試験用プログラムが既に用意されている。
【００８４】
なお、図１０及び図１１に示す例では、汎用プロセッサ２１が所定のプログラムに従って実際に動作させられ、そこから所定の一定間隔で順次出力される実アクセス信号がプロセッサインターフェース２２Ｂを介してアービトレーション部２２Ａ自身に送出されると同時にバス７を介して競合監視部６のアクセス受信部６１Ｂにも送出され、このとき実アクセス信号がアクセス受信部６１Ｂで受信される度毎に基準カウンタ６２は上述したようにリセットされて始動させられる。
試験用端末Ｐ３からアクセス競合試験開始命令が競合制御部３に出力されると、アクセス競合発生システムは自律的に動作を開始する。
【００８５】
先ず、ステップ＜１＞で競合制御部３のＩＤ判定／アクセス調整部３３から擬似アクセス信号要求命令が命令生成部３２に所定のタイミングで出力されると、ステップ＜２＞で命令生成部３２は内部メモリ３１から所定の時間間隔で擬似アクセス信号Ｓnを順次読み出し、その命令コード（Ｈ３）の内容を当該プロセッサモジュール２のアクセス形式にデコードする。次いで、命令生成部３２はステップ＜３＞で擬似アクセス信号ＳnをＩＤ判定／アクセス調整部３３に順次出力する。
【００８６】
ＩＤ判定／アクセス調整部３３では、送出先ブッロク判定回路３３Ａが擬似アクセス信号ＳnのブロックＩＤ（Ｈ２）から送出先データを順次判定し、また送出タイミング調整回路３３で擬似アクセス信号Ｓnの送出タイミング時間Ｔが送出タイミング補正データで補正する。なお、初期段階では、送出タイミング補正データはゼロとされる。
【００８７】
ステップ＜４＞で擬似アクセス信号Ｓnはセレクタ３３Ｂを介して所定のインターフェース処理ブロック（２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）のＬＢ制御部（５Ｃ、５Ｄ、５Ｅ、５Ｆ）に順次送出される（図５参照）。
【００８８】
擬似アクセス信号Ｓnがインターフェース処理ブロックＡのＬＢ制御部（５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出させられると、第２の動作モードでは、先に述べたように、アクセス信号Ｓnはセレクタ５２から擬似アクセス生成部５５に直接出力される。ステップ＜５＞では、擬似アクセス信号Ｓnが送出タイミング時間Ｔの経過後にその擬似アクセス生成部５５からアービトレーション部２２Ａ自体と競合監視部６とに送出される（図６参照）。
【００８９】
例えば、擬似アクセスＳnが競合監視部６のアクセス受信部６１Ｆで受信されると、基準カウンタ６２からはカウント数が時間差データΔＴとしてアクセス監視部６３に出力される同時に擬似アクセスＳnはアクセス受信部６１Ｂに現に受信されている実アクセス信号と共にアクセス監視部６３に出力される。アクセス監視部６３では、時間差データΔＴに基づいて競合状態情報が作成される。上述したように、ΔＴ＝０のとき、アクセス競合が起きていると判定され、ΔＴ≠０のとき、アクセス競合が起きていないと判定され、この判定情報は競合状態情報に含まれ、競合状態判情報には更に実アクセス信号及び擬似アクセス信号Ｓnの命令コード等も含まれる。
【００９０】
ステップ＜６＞では、競合状態情報（ΔＴ）が競合情報通知部６４からローカルバスＢ２を介して競合制御部３の競合情報処理部３４に送出される。競合情報処理部３４では、競合状態情報（ΔＴ）が競合判定部３４のメモリ３４Ａに順次蓄積されると共に競合発生設定レジスタ３４Ｂに書き込まれる。競合状態情報（ΔＴ）が競合発生設定レジスタ３４Ｂに書き込まれると、アクセス競合判定回路３４Ｃでは、時間差データΔＴがゼロであるか否かが判定される。
【００９１】
ステップ＜７＞では、ΔＴ≠０であるとき、時間差データΔＴが競合発生設定レジスタ３４ＢからＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに時間補正データとして出力される（図７参照）。なお、ΔＴ＝０であるとき、時間差データ、即ち時間補正データΔＴは送出タイミング調整回路３３Ｃに出力されることはない。
【００９２】
送出タイミング調整回路３３Ｃでは、命令生成部３２から入力されて来る次の擬似アクセス信号Ｓ(n+1)の送出タイミング時間Ｔが送出タイミング補正データΔＴによって調整される。即ち、既に説明したように、送出タイミング時間Ｔの調整は以下の計算により行われる。
【００９３】
Ｔ＋ΔＴ＝ＴC
その後、擬似アクセス信号Ｓ(n+1)は擬似アクセス信号Ｓnと同様に処理され（ステップ＜４＞及び＜５＞）、競合監視部６からは競合状態情報（ΔＴ）が競合制御部３の競合判定部３４に送出され（ステップ＜６＞）、この競合状態情報は擬似アクセス信号Ｓnから得られた競合状態情報を同様な態様で処理される（ステップ＜７＞）。なお、第２の動作モードでは、競合制御部３の内部メモリ３１からの競合試験用プログラムの読出しは少なくとも２回以上繰り返され、これによりプロセッサインターフェース２２Ｂからの実アクセス信号に対して全ての擬似アクセス信号Ｓnをアクセス競合させ得ることになる。
【００９４】
ステップ＜８＞では、試験者はソフトインターフェース４を介してレジスタ３４Ａから取り出した競合状態情報を試験用端末Ｐ３で確認し、試験用端末Ｐ２で得られたアクセス競合処理結果情報と共に競合状態情報を試験用端末Ｐ３で解析する。
【００９５】
（付記）
前記実施形態に関し次の付記を記す。
（付記１）アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、前記第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）を格納する格納手段（３１）と、
前記第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、前記第１及び第２の擬似アクセス信号を前記第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記第１及び第２の擬似アクセス信号のそれぞれには、前記第１及び第２のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間として同じ時間（ｔ）が含まれ、更に、前記第１及び第２の擬似アクセス信号のそれぞれを前記送出タイミング時間に基づいて前記アクセス監視手段に送出させるべく前記第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段（５５）を具備して成るアクセス競合発生システム。
【００９６】
（付記２）付記１に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（ｔ）として、前記第１のインターフェースで実アクセス信号が処理される処理時間と前記第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定されることを特徴とするアクセス競合発生システム。
【００９７】
（付記３）付記１又は２に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）の読出し命令を生成する命令生成手段（３２）と、前記第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【００９８】
（付記４）付記１から３までのいずれか１項に記載のアクセス競合発生システムにおいて、前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）のそれぞれを前記第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）から前記アクセス監視手段（６３）に送出された際に前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）が前記アクセス監視手段に到達した時間差データ（Δｔ）を作成する時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）が設けられることを特徴とするアクセス競合発生システム。
【００９９】
（付記５）付記４に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【０１００】
（付記６）アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、前記第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号（Ｓn、Ｓ(n+1)）を格納する格納手段（３１）と、前記第１のインターフェースに設けられた第１のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、前記擬似アクセス信号を前記第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記擬似アクセス信号には、前記第１のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間（Ｔ）が含まれ、更に、前記第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、前記第２のインターフェースからは実アクセス信号が一定の出力間隔（ＴC）で前記第２のローカルバス制御手段に出力されており、更に、前記擬似アクセス信号が前記送出タイミング時間に基づいて前記第１のローカルバス制御手段から前記アクセス監視手段に送出された際に前記実アクセス信号の一定の出力間隔と前記送出タイミング時間との時間差データ（ΔＴ）を作成するための時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）と、前記擬似アクセス信号送出手段により前記格納手段から次の擬似アクセス信号（Ｓ(n+1)）が前記第１のローカルバス制御手段に送出させられる際に前記次の擬似アクセス信号（Ｓ(n+1)）の送出タイミング時間を前記時間データで調整して該次の擬似アクセス信号（Ｓ(n+1)）と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段（３３Ｃ）とを具備して成るアクセス競合発生システム。
【０１０１】
（付記７）付記６に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（Ｔ）として、前記一定の出力間隔（ＴC）よりも短い時間が設定されることを特徴とするアクセス競合発生システム。
【０１０２】
（付記８）付記６又は７に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記擬似アクセス信号（Ｓn、Ｓ(n+1)）の読出し命令を生成する命令生成手段（３２）と、前記擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【０１０３】
（付記９）付記６から８までのいずれか１項に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【図面の簡単な説明】
【０１０４】
【図１】本発明によるアクセス競合発生システムを組み込んだプロセッサモジュールのブッロク図である。
【図２】図１に示す競合制御部の詳細ブロック図である。
【図３】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際に図２の内部メモリに書き込まれる擬似アクセス信号を模式的に示す模式図である。
【図４】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際に図２の内部メモリに書き込まれる擬似アクセス信号を模式的に示す模式図である。
【図５】図１に示すインターフェースのそれぞれに設けられるローカルバス制御部の詳細ブロック図である。
【図６】図１に示すアービトレーション部に設けられる競合制御部の詳細ブロック図である。
【図７】図６に示す競合制御部の競合情報処理部に設けられる競合発生設定レジスタの模式図である。
【図８】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際の動作説明図である。
【図９】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際の動作シーケンス図である。
【図１０】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際の動作説明図である。
【図１１】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際の動作シーケンス図である。
【図１２】従来のアクセス競合発生システムでアクセス競合試験を行うプロセッサモジュールのブロック図である。
【符号の説明】
【０１０５】
２：プロセッサモジュール
２１：汎用プロセッサ
２２：バスコントローラ
２２Ａ：アービトレーション部
２２Ｂ：プロセッサインターフェース
２２Ｃ：メモリインターフェース
２２Ｄ：汎用メモリインターフェース
２２Ｅ：バスインターフェース
２２Ｆ：系間バスインターフェース
２３：外部メモリ
２４：汎用メモリ
２６：ＰＣＩブリッジ
２７・２８：ＰＣＩデバイス
３：競合制御部
４：ソフトインターフェース
５Ｂ〜５Ｆ：ローカルバス制御部
６：競合監視部
Ｂ１・Ｂ２：ローカルバス
ＳＢ：系間バス
【技術分野】
【０００１】
本発明は、一般的には、汎用プロセッサに接続されるデバイスにおいて種々のアクセス信号が競合した際にアクセス信号が適正に処理したか否かを試験するためのアクセス競合試験に関し、一層詳しくは、かかるアクセス競合試験におけるアクセス競合発生システムに関する。
【背景技術】
【０００２】
図１２を参照すると、従来のプロセッサモジュールが参照符号１で全体的に示され、このプロセッサモジュール１には、汎用プロセッサ１１、バスコントローラ１２、外部メモリ１３、汎用メモリ１４、ＰＣＩ(peripheral component interconnect)ブリッジ１５、デバッグインターフェース１６、ＰＣＩデバイス１７及び１８等が搭載される。
【０００３】
バスコントローラ１２には、アービトレーション(arbitration)部１２Ａ、プロセッサインターフェース１２Ｂ、メモリインターフェース１２Ｃ、汎用メモリインターフェース１２Ｄ、バスインターフェース１２Ｅ及び系間バスインターフェース１２Ｆ等が含まれる。アービトレーション部１２Ａは、プロセッサインターフェース１２Ｂ、メモリインターフェース１２Ｃ、汎用メモリインターフェース１２Ｄ、バスインターフェース１２Ｅ及び系間バスインターフェース１２Ｆ等からのアクセス信号が競合した際に調停する機能を持つ。即ち、アクセス信号の競合時に優先度の高いアクセス信号が先に処理され、優先度の低いアクセス信号は後で処理されることになる。このような適正なアクセス信号処理が行われたか否かを試験することがアクセス競合試験である。
【０００４】
汎用プロセッサ１１はプロセッサインターフェース１２Ｂを介してアービトレーション１２Ａに接続される。汎用プロセッサ１１では、そこで実行されるプログラムの内容に応じて種々のアクセス信号が発生させられ、これらアクセス信号はプロセッサインターフェース１２Ｂを介してアービトレーション部１２Ａにアクセスされる。
【０００５】
外部メモリ１３は例えばＤＲＡＭとして構成され、メモリインターフェース１２Ｃを介してアービトレーション部１２Ａに接続される。外部メモリ１３には、汎用プロセッサ１１でのプログラム実行中に得られた各種命令信号や演算結果データ等が一時的に格納される。
【０００６】
汎用メモリ１４は例えばフラッシュメモリとして構成され、汎用メモリインターフェース１２Ｄを介してアービトレーション部１２Ａに接続される。汎用メモリ１４には、種々の診断プログラムや試験プログラム等が格納される。なお、これら診断プログラムや試験プログラム等はここで言うアクセス競合試験とは直接的には関係しない。
【０００７】
ＰＣＩブリッジ１５はバスインターフェース１２Ｅを介してアービトレーション部１２Ａに接続される。また、ＰＣＩブリッジ１５はデバッグインターフェース１６並びにＰＣＩデバイス１７及び１８に接続される。デバッグインターフェース１６はプロセッサモジュール１の実際の動作時には周辺デバイス等に接続されるが、アクセス競合試験時には試験用端末Ｐ１に接続される。また、ＰＣＩデバイス１７及び１８は例えばインターネット等に接続される。試験用端末Ｐ１では、アクセス競合試験時に人為的にアクセス信号が発生させられ、このアクセス信号はデバッグインターフェース１６及びＰＣＩブリッジ１５を介してアービトレーション部１２Ａにアクセスされる。
【０００８】
図１２に示すプロセッサモジュール１は安全システムとして冗長機能を備える。即ち、プロセッサモジュール１と同様な対向プロセッサモジュール（図示されない）が用意される。この対向プロセッサモジュールは系間バスＳＢ１を介して系間バスインターフェース１２Ｆに接続され、対向プロセッサモジュール側で発生させられたアクセス信号は系間バスインターフェース１２Ｆを介してアービトレーション部１２Ａにアクセスされる。
【０００９】
図１２のプロセッサモジュール１でアクセス競合試験を行うとき、上述した３つのアクセス信号が用いられる。即ち、汎用プロセッサ１１でテストプログラムを実行する際に発生させられるプロセッサアクセス信号ＡＲ１と、試験用端末Ｐ１で人為的に発生させられるデバッグアクセス信号ＡＲ２と、対向プロセッサモジュール（図示されない）の汎用プロセッサで発生させられて系間バス３を介して転送される系間アクセス信号ＡＲ３とが用いられる。なお、系間アクセス信号ＡＲ３は、対向プロセッサモジュール側で発生させられたプロセッサアクセス信号及びデバッグアクセス信号のうちのいずれかとなる。
【００１０】
図１２では、アービトレーション部１２Ａに対するプロセッサアクセス信号ＡＲ１、デバッグアクセス信号ＡＲ２及び系間アクセス信号ＡＲ３のそれぞれのアクセスが矢印ＡＲ１、ＡＲ２及びＡＲ３で象徴的に示されている。
【００１１】
アクセス競合試験においては、アービトレーション部１２Ａでプロセッサアクセス信号ＡＲ１或いは系間アクセス信号ＡＲ３に対してデバッグアクセス信号ＡＲ２のアクセス競合が人為的に発生させられ、このときアービトレーション部１２Ａでアクセス競合が適正に処理されたか否かが試験される。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来のプロセッサモジュール１でのアクセス競合試験の課題としては、プロセッサアクセス信号或いは系間アクセス信号に対してデバッグアクセス信号のアクセス競合を人為的に発生させることが難しいという点が挙げられる。というのは、プロセッサモジュール１においては、アービトレーション部１２Ａに対するプロセッサアクセス信号、デバッグアクセス信号及び系間アクセス信号のそれぞれのアクセスが独立して制御されるために、アクセス競合の発生を常に確実に保証し得ないからである。勿論、デバッグアクセス信号の発生タイミングは試験用端末Ｐ１で調整することは可能であるが、このような調整については、所謂トライ・アンド・エラーの態様で行う必要があり、このため従来のプロセッサモジュール１でのアクセス競合試験はきわめて面倒で時間の掛かるものとなっていた。なお、試験用端末Ｐ１によりアービトレーション部１２Ａでアクセス競合時に適正な処理が行われたか否かが確認され得る。
【００１３】
また、上述した従来のプロセッサモジュール１でのアクセス競合試験の別の課題としては、アクセス競合試験時には汎用プロセッサ１１が実際に動作しなければならないということが挙げられる。従って、アクセス競合試験時にはプロセッサモジュール１および汎用プロセッサ１１で実行されるプログラムが完成していなければならず、プロセッサモジュールを構成する各要素の仕様の決定が遅れている場合、各要素の一部の開発が遅れている場合、各要素の急な変更が決定した場合、プログラム作成が遅れている場合、或いはプログラムにバグがあった場合など、全ての問題が解消し、製品が全て完成するまで、アクセス競合試験を行い得ないということになり、アービトレーション部の試験を開発中に行うことが困難である。
【００１４】
要するに、従来のアクセス競合発生システムについては、信頼性が低く、アクセス競合試験に手間取り、プロセッサモジュール等の製品化が遅れるという問題があった。
従って、本発明の課題は、アクセス競合試験において、アクセス信号の確実な競合が速やかに実現し得るように構成されたアクセス競合発生システムを提供することである。
【００１５】
本発明の別の課題は、アクセス競合の発生を確実に保証し得るアクセス競合発生システムであって、例えば、プロセッサモジュール等のデバイス内のプロセッサのプログラムが未完成の場合でもアクセス競合試験を実行し得るアクセス競合発生システムを提供することである。
【課題を解決するための手段】
【００１６】
本発明の第１の局面によるアクセス競合発生システムは、アービトレーション部並びに第１及び第２のインターフェースを持つデバイスに組み込まれるものであって、第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号を格納する格納手段と、第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段と、第１及び第２の擬似アクセス信号を第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段と、アービトレーション部に設けられたアクセス監視手段とを具備する。第１及び第２の擬似アクセス信号のそれぞれには、第１及び第２のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間として同じ時間が含まれる。アクセス競合発生システムは、更に、第１及び第２の擬似アクセス信号のそれぞれを送出タイミング時間に基づいてアクセス監視手段に送出させるべく第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段を具備する。
【００１７】
本発明の第１の局面においては、送出タイミング時間として、第１のインターフェースで実アクセス信号が処理される処理時間と第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定され得る。
【００１８】
また、本発明の第１の局面においては、擬似アクセス信号送出手段は、格納手段から第１及び第２の擬似アクセス信号の読出し命令を生成する命令生成手段と、第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段とから構成され得る。
【００１９】
また、本発明の第１の局面によるアクセス競合発生システムは、第１及び第２の擬似アクセス信号のそれぞれを第１及び第２のローカルバス制御手段からアクセス監視手段に送出された際に第１及び第２の擬似アクセス信号がアクセス監視手段に到達した時間差データを作成する時間差データ作成手段を具備し得る。この場合、競合発生システムは、更に、時間差データを蓄積するための時間差データ蓄積手段を具備し得る。
【００２０】
本発明の第２の局面によるアクセス競合発生システムは、アービトレーション部並びに第１及び第２のインターフェースを持つデバイスに組み込まれるものであって、第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号を格納する格納手段と、第１のインターフェースに設けられた第１のローカルバス制御手段と、擬似アクセス信号を第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段と、アービトレーション部に設けられたアクセス監視手段とを具備する。擬似アクセス信号には、第１のローカルバス制御手段からアクセス監視手段に送出されるべき送出タイミング時間が含まれる。アクセス競合発生システムは、更に、第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、第２のインターフェースからは実アクセス信号が一定の出力間隔で第２のローカルバス制御手段に出力される。アクセス競合発生システムは、更に、擬似アクセス信号が送出タイミング時間に基づいて第１のローカルバス制御手段からアクセス監視手段に送出された際に実アクセス信号の一定の出力間隔と送出タイミング時間との時間差データを作成するための時間差データ作成手段と、擬似アクセス信号送出手段により格納手段から次の擬似アクセス信号が第１のローカルバス制御手段に送出させられる際に次の擬似アクセス信号の送出タイミング時間を時間データで調整して該次の擬似アクセス信号と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段とを具備する。
【００２１】
本発明の第２の局面においては、送出タイミング時間として、一定の出力間隔よりも短い時間が設定される。
【００２２】
また、本発明の第２の局面においては、擬似アクセス信号送出手段は、格納手段から擬似アクセス信号の読出し命令を生成する命令生成手段と、擬似アクセス信号の送出先を判定するための送出先判定手段とから構成され得る。
【００２３】
また、本発明による第２の局面によるアクセス競合発生システムは、更に、時間差データを蓄積するための時間差データ蓄積手段を具備し得る。
【発明を実施するための最良の形態】
【００２４】
先ず、図１を参照すると、本発明によるアクセス競合発生システムを搭載したプロセッサモジュールが参照番号２で全体的に示される。
図１２に示す従来のプロセッサモジュール１の場合と同様に、プロセッサモジュール２には、汎用プロセッサ２１、バスコントローラ２２、外部メモリ２３、汎用メモリ２４、ＰＣＩブリッジ２５、デバッグインターフェース２６、ＰＣＩデバイス２７及び２８等が搭載される。なお、デバッグインターフェース２６はプロセッサモジュール２の実際の動作時には周辺デバイス等に接続されるが、アクセス競合試験時には試験用端末Ｐ２に接続され、この試験用端末Ｐ２によりアービトレーション部２２Ａでアクセス競合時に適正な処理が行われたか否かが従来のアクセス競合試験の場合と同様に確認され得る。
【００２５】
また、図１２に示すバスコントローラ１２の場合と同様に、バスコントローラ２２には、アービトレーション部２２Ａ、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆが含まれる。
【００２６】
なお、図１２に示す従来の場合と同様に、プロセッサモジュール２も安全システムとして冗長機能を備える。即ち、プロセッサモジュール２と同様な対向プロセッサモジュール（図示されない）が用意され、この対向プロセッサモジュールは系間バスＳＢ２を介して系間バスインターフェース２２Ｆに接続され、対向プロセッサモジュール側で発生させられたアクセス信号は系間アクセス信号として系間バスインターフェース２２Ｆを介してアービトレーション部２２Ａにアクセスされる。
【００２７】
アクセス競合発生システムは、バスコントローラ２２に設けられた競合制御部３及びソフトインターフェース４を具備し、競合制御部３はソフトインターフェース４を介して試験用端末Ｐ３に接続される。
【００２８】
また、アクセス競合発生システムは、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆのそれぞれに設けられたローカルバス（ＬＢ）制御部５Ｂ、５Ｃ、５Ｄ、５Ｅ及び５Ｆを具備し、これらＬＢ制御部５Ｂないし５ＦはローカルバスＢ１を介して競合制御部３に接続される。なお、ＬＢ制御部５Ｂないし５Ｆは互いに同じ構成を持つものである。ＬＢ制御部５Ｂないし５Ｆは各インターフェース２２Ｂないし２２Ｆのアービトレーション部２２Ａ側に設けられる共に、バスコントローラ２２がＦＰＧＡで構成される場合には、インターフェース２２Ｂないし２２Ｆのいずれかの仕様や回路が完成していない時点でも競合試験を可能としている。なお、ＬＢ制御部５Ｂないし５Ｆをアービトレーション部とは反対側に設けた場合には、インターフェース２２Ｂないし２２Ｆの回路を含めた競合試験を可能とすることができる。ただしこの場合にはＬＢ制御部５Ｂないし５Ｆをインターフェース２２Ｂないし２２Ｆの回路に合わせた構成とする必要があり、かつ、疑似アクセス信号もインターフェース２２Ｂないし２２Ｆに合わせる必要があり設計が複雑化する。
更に、アクセス競合発生システムは、アービトレーション部２２Ａに設けられた競合監視部６を具備し、この競合監視部６はローカルバスＢ２を介して競合制御部３に接続される。
【００２９】
ところで、プロセッサモジュール２が実際に動作させられるとき、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆからは種々のアクセス信号がアービトレーション部２２Ａに送出され、このときアービトレーション部２２Ａでアクセス信号のアクセス競合が発生し得る。図１２を参照して既に説明したように、アービトレーション部２２Ａでのアクセス競合が発生した際にそれらアクセス信号が適正に処理されたか否かを試験することがアクセス競合試験である。
【００３０】
図１に示すプロセッサモジュール２でアクセス競合試験を行うとき、アクセス競合発生システムは２つの動作モードのうちのいずれかで動作させられることになる。
第１の動作モードでは、競合制御部３で作成される擬似アクセス信号だけを用いてアクセス競合が発生させられ、これによりアクセス競合試験が行われる。即ち、プロセッサモジュール２の実際の動作時に得られるアクセス信号は全く使用されない。
【００３１】
第１の動作モードについては後で詳述されるが、その概略について説明すると、競合制御部３では、プロセッサモジュール２の実際の動作時に上述した種々のインターフェース２２Ｂないし２２Ｆから出力されるアクセス信号と同様な擬似アクセス信号が作成され、これら擬似アクセス信号はローカルバスＢ１を介してインターフェース２２Ｂないし２２ＦのそれぞれのＬＢ制御部５Ｂないし５Ｆに順次送出させられる。その後、ＬＢ制御部５Ｂないし５Ｆのうちの２つのＬＢ制御部、例えばプロセッサインターフェース２２Ｂ及び系間インターフェース２２Ｆのそれぞれから擬似アクセス信号がアクセス競合を発生し得るように所定のタイミングでアービトレーション部２２Ａ及びその競合監視部６に送出させられる。次いで、競合監視部６では、双方の擬似アクセス信号がアクセス競合したか否かが判定され、その判定が競合状態情報として競合制御部３にローカルバスＢ２を介して送出されてそこに蓄積される。競合制御部３から全ての擬似アクセス信号がＬＢ制御部５Ｂないし５Ｆに対して送出された後、試験者は競合制御部３に蓄積された競合状態情報を試験端末Ｐ３を介して確認することができる。
【００３２】
第２の動作モードでは、バスコントローラ２２の種々のインターフェース２２Ｂないし２２Ｆのいずれか１つが実際に動作せられ、そこから実アクセス信号がアービトレーション部２２Ａに順次送出させられるという条件下でアクセス競合試験が行われる。
【００３３】
第２の動作モードについても後で詳述されるが、その概略について説明すると、種々のインターフェース２２Ｂないし２２Ｆのいずれか１つ、例えばプロセッサインターフェース２２Ｂが実際に動作せられるとき、競合制御部３では、プロセッサインターフェース２２ＢのＬＢ制御部５Ｂを除くＬＢ制御部５Ｃないし５Ｆに送出されるべき擬似アクセス信号が競合制御部３で作成され、これら擬似アクセス信号はローカルバスＢ１を介してインターフェース２２Ｃないし２２ＦのそれぞれのＬＢ制御部５Ｃないし５Ｆに順次送出させられる。その後、ＬＢ制御部５Ｃないし５Ｆから擬似アクセス信号が適当なタイミングでアービトレーション部２２Ａ及びその競合監視部６に送出させられる。次いで、競合監視部６では、ＬＢ制御部５Ｃないし５Ｆからの擬似アクセス信号とプロセッサインターフェース２２Ｂからの実アクセス信号とがアクセス競合したか否かが判定され、その判定が競合状態情報として競合制御部３にローカルバスＢ２を介して送出され、その競合状態情報に基づいて、競合制御部３からＬＢ制御部５Ｃないし５Ｆに送出されるべき擬似アクセス信号がアービトレーション部２２Ａでプロセッサインターフェース２２Ｂからの実アクセス信号とアクセス競合させられるように処理される。
【００３４】
次に、図１の競合制御部３の詳細ブロック図である図２を参照して、競合制御部３の構成を説明する。
競合制御部３には、内部メモリ３１、命令生成部３２、ＩＤ判定／アクセス調整部３３及び競合情報処理部３４が設けられる。
【００３５】
内部メモリ３１にはアクセス競合試験用プログラムが格納され、このアクセス競合試験用プログラムには種々の擬似アクセス信号が含まれ、これら擬似アクセス信号はソフトインターフェース４を介して試験端末Ｐ３によって作成されるだけでなく各擬似アクセス信号の内容を書き換えることもできる。
アクセス競合発生システムの第１の動作モードの選択時、アクセス試験用プログラムには互いにアクセス競合されるべき一組の擬似アクセス信号が順次配列されている。
【００３６】
図３を参照すると、第１の動作モードの選択時に内部メモリ３１に書き込まれた一組の擬似アクセス信号Ｓm及びＳ(m+1)のパケットフォーマットが模式的にかつ例示的に示され、この一組の擬似アクセス信号Ｓm及びＳ(m+1)はアービトレーション部２２Ａでアクセス競合されるべきものである。同図に示すように、擬似アクセス信号Ｓm及びＳ(m+1)の各々はヘッダー領域Ｈとデータ領域Ｄとに分けられ、ヘッダー領域Ｈは更に４つの領域Ｈ１、Ｈ２、Ｈ３及びＨ４に分けられる。
【００３７】
擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれの領域Ｈ１には、擬似アクセス信号Ｓm及びＳ(m+1)の各々がＬＢ制御部５Ｂないし５Ｆのいずれかからアービトレーション部２２Ａに送出される際の送出タイミング時間として同一時間ｔが書き込まれ、この送出タイミング時間ｔは次のように決められる。
【００３８】
例えば、擬似アクセス信号Ｓmがプロセッサインターフェース２２ＢのＬＢ制御部５Ｂに送出され、一方擬似アクセス信号Ｓ(m+1)が系間インターフェース２２ＦのＬＢ制御部５Ｆに送出される場合を想定する。バスコントローラ２２の実際の動作時に、アクセス信号がプロセッサインターフェース２２Ｂに入力されて適宜処理された後にそこから出力される際の処理時間がｔBであり、アクセス信号が系間インターフェース２２Ｆに入力されて適宜処理された後にそこから出力される際の処理時間がｔFであるとき、ｔB＞ｔFであれば、送出タイミング時間ｔは処理時間ｔBとされる。一方、ｔB＜ｔFであれば、送出タイミング時間ｔは処理時間ｔFとされる。要するに、送出タイミング時間ｔは処理時間の長い方に設定される。なお、上述した種々のインターフェース２２Ｂないし２２Ｆでのアクセス信号の処理時間については設計段階で知ることができる。
【００３９】
領域Ｈ２には、擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれがプロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２ＦのいずれかのＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出されるべきかの送出先データがブロックＩＤとして書き込まれる。
【００４０】
領域Ｈ３には、擬似アクセス信号Ｓm及びＳ(m+1)のそれぞれの命令コードが書き込まれる。例えば、擬似アクセス信号Ｓm及びＳ(m+1)の各々が書込み信号、読出し信号或いは割込み信号等のいずれかであるかを区別するための命令コードが書き込まれる。
領域Ｈ４には、当該擬似アクセス信号のアドレスが書き込まれる。
【００４１】
データ部分Ｄには適当なデータが書き込まれるが、そのデータ内容はアクセス競合試験には直接的には関与しない。なお、擬似アクセス信号には純粋な命令信号も含まれ、このような命令信号はデータ領域Ｄを持たない。
【００４２】
図４を参照すると、第２の動作モードの選択時に内部メモリ３１に書き込まれた擬似アクセス信号Ｓnのパケットフォーマットが模式的にかつ例示的に示され、この擬似アクセス信号Ｓnはアービトレーション部２２Ａでアクセス競合されるべきものである。同図に示すように、第１の動作モードの選択時と同様に、擬似アクセス信号Ｓnもヘッダー領域Ｈとデータ領域Ｄとに分けられ、ヘッダー部分Ｈは更に４つの領域Ｈ１、Ｈ２、Ｈ３及びＨ４に分けられる。
【００４３】
第２の動作モードの選択時では、擬似アクセス信号ＳnがＬＢ制御部５Ｂないし５Ｆのいずれかからアービトレーション部２２Ａに送出される際の送出タイミング時間として同一時間Ｔが全ての擬似アクセス信号の領域Ｈ１に書き込まれる。送出タイミング時間Ｔは内部メモリ３１からの読出し間隔に対応し、この読出し間隔Ｔは、上述した例のように、プロセッサインターフェース２２Ｂから実アクセス信号がアービトレーション部２２Ａに所定の一定間隔ＴCで順次送出させられるとすると、送出タイミング時間ＴはＴCよりも幾分小さい時間とされる。
【００４４】
また、第２の動作モードの選択時では、上述したように、擬似アクセス信号Ｓnが次の擬似アクセス信号Ｓn+1とアクセス競合されることはない。従って、プロセッサインターフェース２２Ｂから実アクセス信号がアービトレーション部２２Ａに順次送出させられる場合には、擬似アクセス信号Ｓnの領域Ｈ２（図３参照）には、プロセッサインターフェース２２ＢのＬＢ制御部５Ｂを除く、ＬＢ制御部５Ｃ、５Ｄ、５Ｅ及び５Ｆのいずれかに送出されるべきかの送出先データがブロックＩＤとして書き込まれる。
なお、擬似アクセス信号Ｓnのその他の領域Ｈ３、Ｈ４及びＤに書き込まれる内容については、図３に示す場合と同様である。
【００４５】
再び、図２に戻って説明すると、命令生成部３２では、内部メモリ３１からの擬似アクセス信号Ｓm又はＳnの読出しが順次行われる。また、命令生成部３２では、読出し擬似アクセス信号の命令コード（Ｈ３）の内容が当該プロセッサモジュール２のアクセス形式にデコードされる。デコード後、擬似アクセス信号Ｓm又はＳnはＩＤ判定／アクセス調整部３３に出力される。
ＩＤ判定／アクセス調整部３３には、送出先ブッロク判定回路３３Ａ、セレクタ３３Ｂ及び送出タイミング調整回路３３Ｃが設けられる。
【００４６】
送出先ブロック判定回路３３Ａでは、命令生成部３２から入力された擬似アクセス信号Ｓm又はＳnのブロックＩＤ（Ｈ２）から送出先データが判定され、これに基づいてセレクタ３３Ｂの切換が行われる。例えば、擬似アクセス信号Ｓm又はＳnの送出先がブロックＩＤからプロセッサインターフェース２２Ｂであると判定された場合には、擬似アクセス信号をプロセッサインターフェース２２ＢのＬＢ制御部５に送出すべくセレクタ３３Ｂが切り換えられ、また擬似アクセス信号Ｓm又はＳnの送出先がブロックＩＤから系間インターフェース２２Ｆであると判定された場合には、擬似アクセス信号Ｓm又はＳnを系間インターフェース２２ＦのＬＢ制御部５に送出すべくセレクタ３３Ｂが切り換えられることになる。
【００４７】
送出タイミング調整回路３３Ｃは本発明によるアクセス発生競合システムの第２の動作モードの選択時だけ使用され、送出タイミング調整回路３３Ｃでは、擬似アクセス信号Ｓnの送出タイミング時間Ｔに補正時間データΔＴを加算することにより送出タイミング時間Ｔの調整が行われ、送出タイミング時間Ｔの調整後に擬似アクセス信号ＳnはローカルバスＢ１に対して出力され、そのブロックＩＤの送出先データに従ってＬＢ制御部５Ｂないし５Ｆのいずれかに送出される。なお、補正時間データΔＴは後で詳しく説明するように上述の競合状態情報に含まれるものである。
【００４８】
なお、厳密に言うと、送出タイミング調整回路３３Ｃは第１の動作モードの選択時でも実際には動作せられるが、この場合には補正時間データはゼロに設定され、擬似アクセス信号Ｓmはその送出タイミング時間ｔを調整することなく、そのブロックＩＤの送出先データに従ってＬＢ制御部５Ｂないし５Ｆのいずれかに送出される。
【００４９】
競合情報処理部３４にはメモリ３４Ａ、競合発生設定レジスタ３４Ｂ及びアクセス競合判定回路３４Ｃが設けられる。
アクセス競合発生システムの第１及び第２の動作モードのいずれにおいても、メモリ３４Ａには、アービトレーション部２２Ａの競合監視部６からローカルバスＢ２を介して送出される競合状態情報が順次格納されて蓄積され、これら競合状態情報は試験用端末Ｐ３により確認することができる。
【００５０】
第２の動作モードの選択時だけ、競合発生設定レジスタ３４Ｂが動作させられ、アービトレーション部２２Ａの競合監視部６から競合状態情報がローカルバスＢ２を介して送出される度毎に競合状態情報が競合発生設定レジスタ３４Ｂに書き込まれ、この競合状態情報に含まれる補正時間データΔＴに基づいてアクセス競合判定回路３４Ｃによりアクセス競合が起きているか否かが判定される。アクセス競合判定回路３４Ｃによりアクセス競合が起きていないと判定されたとき、補正時間データΔＴがＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに出力される。
【００５１】
次に、図１のＬＢ制御部５の詳細ブロック図である図５を参照して、ＬＢ制御部５Ｂないし５Ｆの構成を説明する。なお、同図では、プロセッサインターフェース２２Ｂ、メモリインターフェース２２Ｃ、汎用メモリインターフェース２２Ｄ、バスインターフェース２２Ｅ及び系間バスインターフェース２２Ｆがインターフェース処理ブロックとして代表的に表され、またインターフェース処理ブロックに接続される汎用プロセッサ２１、外部メモリ２３、汎用メモリ２４及びＰＣＩブリッジ２５が外部接続デバイスとして代表的に表されている。
【００５２】
インターフェース処理ブロック（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）にはセレクタＳＥが設けられ、このセレクタＳＥにより、ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）からアービトレーション部２２Ａへの擬似アクセス信号の送出と外部接続デバイス（２１、２３、２４、２５）からアービトレーション部２２Ａへのアクセス信号の送出とが切り換えられる。
【００５３】
ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）にはセレクタ切換設定スイッチ５１が設けられ、このセレクタ切換設定スイッチ５１は例えばディップ（ＤＩＰ）スイッチとして構成することができる。アクセス競合試験を行うとき、ＤＩＰスイッチ５１は試験者によって前もって操作される。
【００５４】
アクセス競合発生システムの第１の動作モードの選択時、全てのインターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆにおいて、ＤＩＰスイッチ５１によりセレクタＳＥはＬＢ制御部５側に切り換えられる。即ち、アービトレーション部２２Ａには、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのそれぞれから擬似アクセス信号が送出されることになる。
【００５５】
一方、アクセス競合発生システムの第２の動作モードの選択時、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのうちのいずれか１つ、例えばプロセッサインターフェース２２Ｂだけが実際に動作させられる場合には、そのＤＩＰスイッチ５１によりセレクタＳＥは外部接続デバイス即ち汎用プロセッサ２１側に切り換えられる。
【００５６】
図５に示すように、ＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）には、更に、セレクタ５２、ＤＩＰスイッチ５３、ローカルバス受信部５４及び擬似アクセス生成部５５が設けられる。
【００５７】
セレクタ５２の切換はセレクタＳＥの場合と同様に、ＤＩＰスイッチ５３によって行われ、第１の動作モードの選択時には、セレクタ５２はローカルバス受信部５４側に切り換えられ、第２の動作モードの選択時には、セレクタ５２は擬似アクセス生成部５５側に切り換えられる。
【００５８】
第１の動作モードの選択時、例えば、競合制御部３のＩＤ判定／アクセス調整回路３３から送出された擬似アクセス信号Ｓmがプロセッサインターフェース２２ＢのＬＢ制御部５Ｂのセレクタ５２を介してそのローカルバス受信部５４により受信されると、ＬＢ制御部５Ｂのローカルバス受信部５４では擬似アクセス信号Ｓmが所定時間にわたって保持される。即ち、次の擬似アクセス信号Ｓ(m+1)が例えば系間バスインターフェース２２ＦのＬＢ制御部５Ｆのセレクタ５２を介してそのローカルバス受信部５４により受信されるまで、擬似アクセス信号ＳmはＬＢ制御部５Ｂのローカルバス受信部５４で保持される。次の擬似アクセス信号Ｓ(m+1)がＬＢ制御部５Ｆのローカルバス受信部５４で受信されると、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれのローカルバス受信部５４からその該当擬似アクセス生成部５５に同時に出力され、そこから擬似アクセス信号Ｓm及びＳ(m+1)は送出タイミング時間ｔの経過後にセレクタＳＥを介してアービトレーション部２２Ａ側に同時に送出される。
【００５９】
一方、第２の動作モードの選択時、競合制御部３のＩＤ判定／アクセス調整回路３３から送出された擬似アクセス信号Ｓnはセレクタ５２を介して擬似アクセス生成部５５側に直接送出され、次いで擬似アクセス信号Ｓnは送出タイミング時間Ｔの経過後にアービトレーション部２２Ａ側にセレクタＳＥを介して送出される。
【００６０】
次に、図１の競合監視部６の詳細ブロック図である図６を参照して、競合監視部６の構成を説明する。
競合監視部６には、５つのアクセス受信部６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ及び６１Ｆと、これらアクセス受信部６１Ｂないし６１Ｆに接続された基準カウンタ６２と、アクセス受信部６１Ｂないし６１Ｆに接続されたアクセス監視部６３と、このアクセス監視部６３に接続された競合情報通知部６４とが設けられる。
【００６１】
アクセス受信部６１Ｂないし６１Ｆは、インターフェース処理ブッロク２２Ｂないし２２ＦのＬＢ制御部５Ｂないし５Ｆのそれぞれにバス７Ｂ、７Ｃ、７Ｄ、７Ｅ及び７Ｆを介して接続される。ＬＢ制御部５Ｂないし５Ｆのそれぞれから送出された擬似アクセス信号Ｓm又はＳnはその該当アクセス受信部６１Ｂないし６１Ｆにより受信される。
【００６２】
図６には図示されないが、バス７Ｂないし７Ｆの各々はアービトレーション部２２Ａ自体にも接続され、ＬＢ制御部５Ｂないし５Ｆのそれぞれから送出された擬似アクセス信号Ｓm又はＳnは競合監視部６だけでなくアービトレーション部２２Ａ自体にも送出させられる。また、インターフェース処理ブロック２２Ｂないし２２Ｆの実際の動作時に該インターフェース処理ブロック２２Ｂないし２２Ｆのそれぞれから実アクセス信号をアービトレーション部２２Ａ自体に送出させるためのバスはバス７Ｂないし７Ｆのそれぞれにも接続され、このためインターフェース処理ブロック２２Ｂないし２２Ｆのいずれか１つが動作させられているときには、その実アクセス信号は競合監視部６にも送出されることになる。
【００６３】
アクセス競合発生システムの第１の動作モードの選択時、例えば、プロセッサインターフェース２２Ｂから送出される擬似アクセス信号Ｓmと系間バスインターフェース２２Ｆから送出される擬似アクセス信号Ｓ(m+1)とについてアクセス競合試験が行われる場合を想定し、しかも系間インターフェース２２ＦのＬＢ制御部５Ｆからの擬似アクセス信号Ｓ(m+1)がアクセス受信部６１Ｆによって受信される前にプロセッサインターフェース２２ＢのＬＢ制御部５Ｂからの擬似アクセス信号Ｓmがアクセス受信部６１Ｂによって受信されたと仮定すると、アクセス受信部６１Ｂによる擬似アクセス信号Ｓmの受信により基準カウンタ６２のカウントが所定のクロックパルスに基づいて始動させられ、アクセス受信部６１Ｆによる擬似アクセス信号Ｓ(m+1)の受信により基準カウンタ６２のカウントが停止される。基準カウンタ６２のカウントの停止と同時に擬似アクセス信号Ｓm及びＳ(m+1)はアクセス監視部６３に同時に出力され、このとき基準カウンタ６２のカウント数も時間差データΔｔとしてアクセス監視部６３に出力されることになる。
【００６４】
しかしながら、実際には、擬似アクセス信号Ｓm及びＳ(m+1)はＬＢ制御部５Ｂ及びＬＢ制御部５Ｆのそれぞれの擬似アクセス生成部５５から送出タイミング時間ｔの経過後にセレクタＳＥを介してアービトレーション部２２Ａ側に同時に送出されるので、Δｔ＝０であり、従ってアービトレーション部２２Ａでの擬似アクセス信号Ｓm及びＳ(m+1)のアクセス競合は確実に保証され得ることとなるが、何らかの理由により、Δｔ≠０となり得る場合もあり得る。
【００６５】
いずれにしても、アクセス監視部６３では、時間差データΔｔに基づいて、アービトレーション部２２Ａでアクセス競合が起きたか否かが判定され、これにより競合状態情報が作成される。即ち、Δｔ＝０であれば、アクセス競合が起きたと判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報が競合状態情報とされる。なお、競合状態情報には、競合判定情報（Δｔ）の他に擬似アクセス信号Ｓm及びＳ(m+1)の命令コード等も含まれる。
【００６６】
一方、アクセス競合発生システムの第２の動作モードの選択時、例えば、プロセッサインターフェース２２Ｂから実際に送出される実アクセス信号と系間バスインターフェース２２Ｆから送出される擬似アクセス信号Ｓnとについてアクセス競合試験が行われる場合を想定し、しかもプロセッサインターフェース２２Ｂの動作後にアクセス競合発生システムが動作させられるとすると、プロセッサインターフェース２２Ｂからは種々の実アクセス信号が一定の出力間隔ＴCで順次出力され、実アクセス信号がアクセス受信部６１Ｂで受信される度毎に基準カウンタ６２はリセットされる。即ち、２つの連続した実アクセス信号がアクセス受信部６１Ｂで順次受信されるとき、先行実アクセス信号がアクセス受信部６１Ｂで受信されると、基準カウンタ６２がリセットされて始動し、一定の出力間隔ＴCの時間経過後に後行実アクセス信号がアクセス受信部６１Ｂで受信されると、再び基準カウンタ６２はリセットされて始動されることになる。従って、先行実アクセス信号と後行実アクセス信号との間で、系間バスインターフェース２２Ｆからの擬似アクセス信号Ｓn（送出タイミング時間Ｔ）アクセス受信部６１Ｆで受信されたとすると、先行実アクセス信号と擬似アクセス信号Ｓnとがアクセス監視部６３に出力され、このとき時間差データΔＴは以下のように定義される。
【００６７】
ΔＴ＝ＴC−Ｔ
以上の説明は、アクセス競合発生システムの動作初期時に擬似アクセス信号Ｓnが実アクセス信号と確率的にアクセス競合され得ないという前提に基づいており、擬似アクセス信号Ｓnで得られた時間差データΔＴで次のアクセス信号Ｓ(n+1)のタイミング時間Ｔを適宜調整することにより、実アクセス信号と擬似アクセス信号Ｓ(n+1)とのアクセス競合が得られることになる。即ち、擬似アクセス信号Ｓ(n+1)の送出タイミング時間Ｔに時間差データΔＴを加算して実アクセス信号の一定出力間隔ＴCに一致させることにより、擬似アクセス信号Ｓ(n+1)と実アクセス信号とのアクセス競合が保証され得ることとなる。
【００６８】
なお、以上の記載から明らかなように、送出タイミング時間ｔ又はＴは基準カウンタ６２で用いるクロックパルスのサイクル数に対応するものである。
アクセス監視部６３では、時間差データΔＴに基づいて、アービトレーション部２２Ａでアクセス競合が起きたか否かが判定され、これにより競合状態情報が作成される。即ち、ΔＴ＝０であれば、アクセス競合が起きたと判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報が競合状態情報とされる。なお、競合状態情報には、判定情報（ΔＴ）の他に実アクセス信号及び擬似アクセス信号Ｓnの命令コード等も含まれる。
【００６９】
アクセス監視部６３で作成された競合状態情報（Δｔ又はΔＴ）は競合情報通知部６４に送られ、次いで競合状態情報（Δｔ又はΔＴ）は競合情報通知部６４からローカルバスＢ２を介して競合制御部３（図２参照）の競合情報処理部３４に送出する。競合情報処理部３４では、競合状態情報（Δｔ又はΔＴ）がメモリ３４Ａに順次格納されて蓄積され、これら競合情報情報（Δｔ又はΔＴ）は試験用端末Ｐ３によって確認することができる。
【００７０】
図７を参照すると、競合制御部３４の競合発生設定レジスタ３４Ｂが模式的に示される。同図において、種々のインターフェース２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆから得られる実アクセス信号の命令コードはａ、ｂ、ｃ及びｄで識別される。同様に、内部メモリ３１から得られる擬似アクセス信号の命令コードもａ、ｂ、ｃ及びｄで識別される。例えば、命令コードａは当該実アクセス信号或いは当該擬似アクセス信号が読出し命令信号であることを示し、命令コードｂは当該実アクセス信号或いは当該擬似アクセス信号が書込み命令信号であることを示し、命令コードｃは当該実アクセス信号或いは当該擬似アクセス信号が割込み命令信号であることを示し、命令コードｄは当該実アクセス信号或いは当該擬似アクセス信号がその他の命令信号であることを示す。これら命令コードの識別のために各命令コード領域には４ビットが与えられる。
【００７１】
例えば、アクセス競合発生システムの第２の動作モードの選択時、プロセッサインターフェース２２Ｂから実アクセス信号が書込み信号（ａ）としてアービトレーション部２２Ａに送出され、一方系間インターフェース２２Ｆから擬似アクセス信号Ｓnが読出し信号（ｂ）としてアービトレーション部２２Ａに送出させられ、しかも実アクセス信号と擬似アクセス信号とがアクセス競合させられずに、時間差データΔＴが“５”として得られた場合、競合監視部６からの競合状態情報は競合発生設定レジスタ３４Ｂに図７に示すような態様で書き込まれる。即ち、実アクセス信号側のプロセッサインターフェース２２Ｂの命令コードａ（書込み信号）に対応したビットに“１”が書き込まれ、擬似アクセス信号側のプロセッサインターフェース２２Ｂの命令コードｂ（読出し信号）に対応したビットに“１”が書き込まれ、この双方のビットに対応する領域には時間差データΔＴとして“５”が書き込まれる。なお、ΔＴ＝５は基準カウンタ６２（図６参照）で用いるクロックパルスのサイクル数に対応する。
【００７２】
以上のように、競合状態情報が競合発生設定レジスタ３４Ｂに書き込まれると、アクセス競合判定回路３４Ｃでは、時間差データΔＴがゼロか否かが判定され、ΔＴ≠０であるとき、時間差データΔＴ＝５は競合発生設定レジスタ３４ＢからＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに補正時間データとして出力される。
【００７３】
次に、図８の動作説明図及び図９の動作シーケンス図を参照して、アクセス競合発生システムを第１の動作モードで動作させることにより行われるアクセス競合試験について説明する。図８では、アクセス競合試験で実行されるステップ＜１＞ないし＜８＞が矢印で経時的に示され、これらステップ＜１＞ないし＜８＞は図９に示すステップ＜１＞ないし＜８＞にそれぞれ対応する。なお、アクセス競合発生システムが第１及び第２の動作モード作動のいずれかで動作させられるか否かは試験用端末Ｐ３で選択され、第１の動作モード選択時には、競合制御部３の内部メモリ３１には図３に示すようなアクセス競合試験用プログラムが既に用意されている。
【００７４】
なお、図８では、インターフェース処理ブロック２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ及び２２Ｆのうちの任意の２つがインターフェース処理ブロックＡ及びＢとして代表的に示されている。例えば、インターフェース処理ブロックＡはプロセッサインターフェース２２Ｂであり、インターフェース処理ブロックＢは系間インターフェース２２Ｆである。
試験用端末Ｐ３からアクセス競合試験開始命令が競合制御部３に出力されると、アクセス競合発生システムは自律的に動作を開始する。
【００７５】
先ず、ステップ＜１＞で競合制御部３のＩＤ判定／アクセス調整部３３から擬似アクセス信号要求命令が命令生成部３２に所定のタイミングで出力されると、ステップ＜２＞で命令生成部３２は内部メモリ３１から所定の時間間隔で擬似アクセス信号Ｓmを順次読み出し、その命令コード（Ｈ３）の内容を当該プロセッサモジュール２のアクセス形式にデコードする。次いで、命令生成部３２はステップ＜３＞で擬似アクセス信号ＳmをＩＤ判定／アクセス調整部３３に順次出力する。
【００７６】
ＩＤ判定／アクセス調整部３３では、送出先ブッロク判定回路３３Ａが擬似アクセス信号ＳmのブロックＩＤ（Ｈ２）から送出先データを順次判定し、ステップ＜４＞で擬似アクセス信号Ｓmはセレクタ３３Ｂを介して所定のインターフェース処理ブッロク（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）のＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に順次送出される。なお、第１の動作モードにおいては、上述したように、擬似アクセス信号Ｓmの送出タイミング時間ｔの調整は送出タイミング調整回路３３Ｃで実質的に行われることはない。
【００７７】
第１の動作モードの選択時、擬似アクセス信号Ｓmはインターフェース処理ブロックＡのＬＢ制御部（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出されると、擬似アクセス信号Ｓmはセレクタ５２を介してローカルバス受信部５４に送られる（図５参照）。
【００７８】
例えば、擬似アクセス信号Ｓmがインターフェース処理ブロックＡ例えばプロセッサインターフェース２２ＢのＬＢ制御部５Ｂのローカルバス受信部５４に受信されたとすると、擬似アクセス信号Ｓmは所定時間にわたって保持される。即ち、次の擬似アクセス信号Ｓ(m+1)がインターフェース処理ブロックＢ例えば系間バスインターフェース２２ＦのＬＢ制御部５Ｆのセレクタ５２を介してそのローカルバス受信部５４により受信されるまで、擬似アクセス信号ＳmはＬＢ制御部５Ｂのローカルバス受信部５４で保持される。次の擬似アクセス信号Ｓ(m+1)がＬＢ制御部５Ｆのローカルバス受信部５４で受信されると、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれのローカルバス受信部５４からその該当擬似アクセス生成部５５に出力される。なお、擬似アクセス信号Ｓ(m+1)の＜２＞ないし＜４＞までの処理は擬似アクセス信号Ｓ(m)と同様である。
【００７９】
次いで、ステップ＜５＞では、擬似アクセス信号Ｓm及びＳ(m+1)はそれぞれの当擬似アクセス生成部５５から送出タイミング時間ｔの経過後にそのセレクタＳＥを介してアービトレーション部２２Ａ側に送出されて、アービトレーション部２２Ａ自体と競合監視部６とに入力される（図６参照）。
【００８０】
擬似アクセスＳm及びＳ(m+1)の各々は競合監視部６の該当アクセス受信部（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ）で受信される。例えば、擬似アクセスＳmがアクセス受信部６１Ｂにより受信され、擬似アクセスＳ(m+1)がアクセス受信部６１Ｆにより受信されたと仮定すると、上述したように、基準カウンタ６２からはカウント数が時間差データΔｔとしてアクセス監視部６３に出力される同時に擬似アクセスＳm及びＳ(m+1)もアクセス監視部６３に出力される。アクセス監視部６３では、時間差データΔｔに基づいて競合状態情報が作成される。上述したように、Δｔ＝０のとき、アクセス競合が起きていると判定され、Δｔ≠０のとき、アクセス競合が起きていないと判定され、この判定情報は競合状態情報に含まれ、競合状態判情報には更に擬似アクセス信号Ｓm及びＳ(m+1)の命令コード等も含まれる。なお、第１の動作モードでは、通常においては、Δｔ＝０である。
【００８１】
ステップ＜６＞では、競合状態情報（Δｔ）が競合情報通知部６４からローカルバスＢ２を介して競合制御部３の競合情報処理部３４に送出される。競合情報処理部３４では、競合状態情報（Δｔ）が競合判定部３４のメモリ３４Ａに順次蓄積される。競合制御部３の内部メモリ３１のアクセス競合試験プログラムから全ての擬似アクセス信号が読み出されると、全ての競合状態情報（Δｔ）が競合情報処理部３４Ａに蓄積され、アクセス競合発生システム自体の動作は一旦終了する。
【００８２】
ステップ＜７＞では、試験者はソフトインターフェース４を介してレジスタ３４Ａから取り出した競合状態情報を試験用端末Ｐ３で確認し、試験用端末Ｐ２で得られたアクセス競合処理結果情報と共に競合状態情報を試験用端末Ｐ３で解析する。
【００８３】
次に、図１０の動作説明図及び図１１の動作シーケンス図を参照して、アクセス競合発生システムを第２の動作モードで動作させることにより行われるアクセス競合試験について説明する。図１０では、アクセス競合試験で実行されるステップ＜１＞ないし＜８＞が矢印で経時的に示され、これらステップ＜１＞ないし＜８＞は図１１に示すステップ＜１＞ないし＜８＞にそれぞれ対応する。なお、アクセス競合発生システムが第１及び第２の動作モード作動のいずれかで動作させられるか否かは試験用端末Ｐ３で選択され、第２の動作モード選択時には、競合制御部３の内部メモリ３１には図４に示すようなアクセス競合試験用プログラムが既に用意されている。
【００８４】
なお、図１０及び図１１に示す例では、汎用プロセッサ２１が所定のプログラムに従って実際に動作させられ、そこから所定の一定間隔で順次出力される実アクセス信号がプロセッサインターフェース２２Ｂを介してアービトレーション部２２Ａ自身に送出されると同時にバス７を介して競合監視部６のアクセス受信部６１Ｂにも送出され、このとき実アクセス信号がアクセス受信部６１Ｂで受信される度毎に基準カウンタ６２は上述したようにリセットされて始動させられる。
試験用端末Ｐ３からアクセス競合試験開始命令が競合制御部３に出力されると、アクセス競合発生システムは自律的に動作を開始する。
【００８５】
先ず、ステップ＜１＞で競合制御部３のＩＤ判定／アクセス調整部３３から擬似アクセス信号要求命令が命令生成部３２に所定のタイミングで出力されると、ステップ＜２＞で命令生成部３２は内部メモリ３１から所定の時間間隔で擬似アクセス信号Ｓnを順次読み出し、その命令コード（Ｈ３）の内容を当該プロセッサモジュール２のアクセス形式にデコードする。次いで、命令生成部３２はステップ＜３＞で擬似アクセス信号ＳnをＩＤ判定／アクセス調整部３３に順次出力する。
【００８６】
ＩＤ判定／アクセス調整部３３では、送出先ブッロク判定回路３３Ａが擬似アクセス信号ＳnのブロックＩＤ（Ｈ２）から送出先データを順次判定し、また送出タイミング調整回路３３で擬似アクセス信号Ｓnの送出タイミング時間Ｔが送出タイミング補正データで補正する。なお、初期段階では、送出タイミング補正データはゼロとされる。
【００８７】
ステップ＜４＞で擬似アクセス信号Ｓnはセレクタ３３Ｂを介して所定のインターフェース処理ブロック（２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）のＬＢ制御部（５Ｃ、５Ｄ、５Ｅ、５Ｆ）に順次送出される（図５参照）。
【００８８】
擬似アクセス信号Ｓnがインターフェース処理ブロックＡのＬＢ制御部（５Ｃ、５Ｄ、５Ｅ、５Ｆ）に送出させられると、第２の動作モードでは、先に述べたように、アクセス信号Ｓnはセレクタ５２から擬似アクセス生成部５５に直接出力される。ステップ＜５＞では、擬似アクセス信号Ｓnが送出タイミング時間Ｔの経過後にその擬似アクセス生成部５５からアービトレーション部２２Ａ自体と競合監視部６とに送出される（図６参照）。
【００８９】
例えば、擬似アクセスＳnが競合監視部６のアクセス受信部６１Ｆで受信されると、基準カウンタ６２からはカウント数が時間差データΔＴとしてアクセス監視部６３に出力される同時に擬似アクセスＳnはアクセス受信部６１Ｂに現に受信されている実アクセス信号と共にアクセス監視部６３に出力される。アクセス監視部６３では、時間差データΔＴに基づいて競合状態情報が作成される。上述したように、ΔＴ＝０のとき、アクセス競合が起きていると判定され、ΔＴ≠０のとき、アクセス競合が起きていないと判定され、この判定情報は競合状態情報に含まれ、競合状態判情報には更に実アクセス信号及び擬似アクセス信号Ｓnの命令コード等も含まれる。
【００９０】
ステップ＜６＞では、競合状態情報（ΔＴ）が競合情報通知部６４からローカルバスＢ２を介して競合制御部３の競合情報処理部３４に送出される。競合情報処理部３４では、競合状態情報（ΔＴ）が競合判定部３４のメモリ３４Ａに順次蓄積されると共に競合発生設定レジスタ３４Ｂに書き込まれる。競合状態情報（ΔＴ）が競合発生設定レジスタ３４Ｂに書き込まれると、アクセス競合判定回路３４Ｃでは、時間差データΔＴがゼロであるか否かが判定される。
【００９１】
ステップ＜７＞では、ΔＴ≠０であるとき、時間差データΔＴが競合発生設定レジスタ３４ＢからＩＤ判定／アクセス調整部３３の送出タイミング調整回路３３Ｃに時間補正データとして出力される（図７参照）。なお、ΔＴ＝０であるとき、時間差データ、即ち時間補正データΔＴは送出タイミング調整回路３３Ｃに出力されることはない。
【００９２】
送出タイミング調整回路３３Ｃでは、命令生成部３２から入力されて来る次の擬似アクセス信号Ｓ(n+1)の送出タイミング時間Ｔが送出タイミング補正データΔＴによって調整される。即ち、既に説明したように、送出タイミング時間Ｔの調整は以下の計算により行われる。
【００９３】
Ｔ＋ΔＴ＝ＴC
その後、擬似アクセス信号Ｓ(n+1)は擬似アクセス信号Ｓnと同様に処理され（ステップ＜４＞及び＜５＞）、競合監視部６からは競合状態情報（ΔＴ）が競合制御部３の競合判定部３４に送出され（ステップ＜６＞）、この競合状態情報は擬似アクセス信号Ｓnから得られた競合状態情報を同様な態様で処理される（ステップ＜７＞）。なお、第２の動作モードでは、競合制御部３の内部メモリ３１からの競合試験用プログラムの読出しは少なくとも２回以上繰り返され、これによりプロセッサインターフェース２２Ｂからの実アクセス信号に対して全ての擬似アクセス信号Ｓnをアクセス競合させ得ることになる。
【００９４】
ステップ＜８＞では、試験者はソフトインターフェース４を介してレジスタ３４Ａから取り出した競合状態情報を試験用端末Ｐ３で確認し、試験用端末Ｐ２で得られたアクセス競合処理結果情報と共に競合状態情報を試験用端末Ｐ３で解析する。
【００９５】
（付記）
前記実施形態に関し次の付記を記す。
（付記１）アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、前記第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）を格納する格納手段（３１）と、
前記第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、前記第１及び第２の擬似アクセス信号を前記第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記第１及び第２の擬似アクセス信号のそれぞれには、前記第１及び第２のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間として同じ時間（ｔ）が含まれ、更に、前記第１及び第２の擬似アクセス信号のそれぞれを前記送出タイミング時間に基づいて前記アクセス監視手段に送出させるべく前記第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段（５５）を具備して成るアクセス競合発生システム。
【００９６】
（付記２）付記１に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（ｔ）として、前記第１のインターフェースで実アクセス信号が処理される処理時間と前記第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定されることを特徴とするアクセス競合発生システム。
【００９７】
（付記３）付記１又は２に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）の読出し命令を生成する命令生成手段（３２）と、前記第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【００９８】
（付記４）付記１から３までのいずれか１項に記載のアクセス競合発生システムにおいて、前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）のそれぞれを前記第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）から前記アクセス監視手段（６３）に送出された際に前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）が前記アクセス監視手段に到達した時間差データ（Δｔ）を作成する時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）が設けられることを特徴とするアクセス競合発生システム。
【００９９】
（付記５）付記４に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【０１００】
（付記６）アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、前記第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号（Ｓn、Ｓ(n+1)）を格納する格納手段（３１）と、前記第１のインターフェースに設けられた第１のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、前記擬似アクセス信号を前記第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記擬似アクセス信号には、前記第１のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間（Ｔ）が含まれ、更に、前記第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、前記第２のインターフェースからは実アクセス信号が一定の出力間隔（ＴC）で前記第２のローカルバス制御手段に出力されており、更に、前記擬似アクセス信号が前記送出タイミング時間に基づいて前記第１のローカルバス制御手段から前記アクセス監視手段に送出された際に前記実アクセス信号の一定の出力間隔と前記送出タイミング時間との時間差データ（ΔＴ）を作成するための時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）と、前記擬似アクセス信号送出手段により前記格納手段から次の擬似アクセス信号（Ｓ(n+1)）が前記第１のローカルバス制御手段に送出させられる際に前記次の擬似アクセス信号（Ｓ(n+1)）の送出タイミング時間を前記時間データで調整して該次の擬似アクセス信号（Ｓ(n+1)）と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段（３３Ｃ）とを具備して成るアクセス競合発生システム。
【０１０１】
（付記７）付記６に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（Ｔ）として、前記一定の出力間隔（ＴC）よりも短い時間が設定されることを特徴とするアクセス競合発生システム。
【０１０２】
（付記８）付記６又は７に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記擬似アクセス信号（Ｓn、Ｓ(n+1)）の読出し命令を生成する命令生成手段（３２）と、前記擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【０１０３】
（付記９）付記６から８までのいずれか１項に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【図面の簡単な説明】
【０１０４】
【図１】本発明によるアクセス競合発生システムを組み込んだプロセッサモジュールのブッロク図である。
【図２】図１に示す競合制御部の詳細ブロック図である。
【図３】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際に図２の内部メモリに書き込まれる擬似アクセス信号を模式的に示す模式図である。
【図４】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際に図２の内部メモリに書き込まれる擬似アクセス信号を模式的に示す模式図である。
【図５】図１に示すインターフェースのそれぞれに設けられるローカルバス制御部の詳細ブロック図である。
【図６】図１に示すアービトレーション部に設けられる競合制御部の詳細ブロック図である。
【図７】図６に示す競合制御部の競合情報処理部に設けられる競合発生設定レジスタの模式図である。
【図８】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際の動作説明図である。
【図９】図１に示すアクセス競合発生システムを第１の動作モードで動作させる際の動作シーケンス図である。
【図１０】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際の動作説明図である。
【図１１】図１に示すアクセス競合発生システムを第２の動作モードで動作させる際の動作シーケンス図である。
【図１２】従来のアクセス競合発生システムでアクセス競合試験を行うプロセッサモジュールのブロック図である。
【符号の説明】
【０１０５】
２：プロセッサモジュール
２１：汎用プロセッサ
２２：バスコントローラ
２２Ａ：アービトレーション部
２２Ｂ：プロセッサインターフェース
２２Ｃ：メモリインターフェース
２２Ｄ：汎用メモリインターフェース
２２Ｅ：バスインターフェース
２２Ｆ：系間バスインターフェース
２３：外部メモリ
２４：汎用メモリ
２６：ＰＣＩブリッジ
２７・２８：ＰＣＩデバイス
３：競合制御部
４：ソフトインターフェース
５Ｂ〜５Ｆ：ローカルバス制御部
６：競合監視部
Ｂ１・Ｂ２：ローカルバス
ＳＢ：系間バス
【特許請求の範囲】
【請求項１】
アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、
前記第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）を格納する格納手段（３１）と、
前記第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、
前記第１及び第２の擬似アクセス信号を前記第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、
前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、
前記第１及び第２の擬似アクセス信号のそれぞれには、前記第１及び第２のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間として同じ時間（ｔ）が含まれ、
更に、前記第１及び第２の擬似アクセス信号のそれぞれを前記送出タイミング時間に基づいて前記アクセス監視手段に送出させるべく前記第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段（５５）を具備して成るアクセス競合発生システム。
【請求項２】
請求項１に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（ｔ）として、前記第１のインターフェースで実アクセス信号が処理される処理時間と前記第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定されることを特徴とするアクセス競合発生システム。
【請求項３】
請求項１又は２に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）の読出し命令を生成する命令生成手段（３２）と、前記第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【請求項４】
アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、
前記第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号（Ｓn、Ｓ(n+1)）を格納する格納手段（３１）と、
前記第１のインターフェースに設けられた第１のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、
前記擬似アクセス信号を前記第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、
前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記擬似アクセス信号には、前記第１のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間（Ｔ）が含まれ、
更に、前記第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、前記第２のインターフェースからは実アクセス信号が一定の出力間隔（ＴC）で前記第２のローカルバス制御手段に出力されており、
更に、前記擬似アクセス信号が前記送出タイミング時間に基づいて前記第１のローカルバス制御手段から前記アクセス監視手段に送出された際に前記実アクセス信号の一定の出力間隔と前記送出タイミング時間との時間差データ（ΔＴ）を作成するための時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）と、
前記擬似アクセス信号送出手段により前記格納手段から次の擬似アクセス信号（Ｓ(n+1)）が前記第１のローカルバス制御手段に送出させられる際に前記次の擬似アクセス信号（Ｓ(n+1)）の送出タイミング時間を前記時間データで調整して該次の擬似アクセス信号（Ｓ(n+1)）と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段（３３Ｃ）とを具備して成るアクセス競合発生システム。
【請求項５】
請求項４に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（Ｔ）として、前記一定の出力間隔（ＴC）よりも短い時間が設定されることを特徴とするアクセス競合発生システム。
【請求項６】
請求項４又は５に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【請求項１】
アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、
前記第１及び第２のインターフェースのそれぞれから出力されるべき実アクセス信号と同様な第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）を格納する格納手段（３１）と、
前記第１及び第２のインターフェースのそれぞれに設けられた第１及び第２のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、
前記第１及び第２の擬似アクセス信号を前記第１及び第２のローカルバス制御手段のそれぞれに順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、
前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、
前記第１及び第２の擬似アクセス信号のそれぞれには、前記第１及び第２のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間として同じ時間（ｔ）が含まれ、
更に、前記第１及び第２の擬似アクセス信号のそれぞれを前記送出タイミング時間に基づいて前記アクセス監視手段に送出させるべく前記第１及び第２のローカルバス制御手段のそれぞれに設けられた擬似アクセス生成手段（５５）を具備して成るアクセス競合発生システム。
【請求項２】
請求項１に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（ｔ）として、前記第１のインターフェースで実アクセス信号が処理される処理時間と前記第２のインターフェースで実アクセス信号が処理される処理時間とを比べた際にその長い方の処理時間が設定されることを特徴とするアクセス競合発生システム。
【請求項３】
請求項１又は２に記載のアクセス競合システムにおいて、前記擬似アクセス信号送出手段（３２、３３、Ｂ１）が前記格納手段（３１）から前記第１及び第２の擬似アクセス信号（Ｓm、Ｓ(m+1)）の読出し命令を生成する命令生成手段（３２）と、前記第１及び第２の擬似アクセス信号の送出先を判定するための送出先判定手段（３３Ａ、３３Ｂ）とから成ることを特徴とするアクセス競合発生システム。
【請求項４】
アービトレーション部（２２Ａ）並びに第１及び第２のインターフェース（２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、２２Ｆ）を持つデバイス（２２）に組み込まれるアクセス競合発生システムであって、
前記第１のインターフェースから出力されるべき実アクセス信号と同様な少なくとも２つの擬似アクセス信号（Ｓn、Ｓ(n+1)）を格納する格納手段（３１）と、
前記第１のインターフェースに設けられた第１のローカルバス制御手段（５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ）と、
前記擬似アクセス信号を前記第１のローカルバス制御手段に順次送出するための擬似アクセス信号送出手段（３２、３３、Ｂ１）と、
前記アービトレーション部に設けられたアクセス監視手段（６３）とを具備し、前記擬似アクセス信号には、前記第１のローカルバス制御手段から前記アクセス監視手段に送出されるべき送出タイミング時間（Ｔ）が含まれ、
更に、前記第２のインターフェースに設けられた第２のローカルバス制御手段とを具備し、前記第２のインターフェースからは実アクセス信号が一定の出力間隔（ＴC）で前記第２のローカルバス制御手段に出力されており、
更に、前記擬似アクセス信号が前記送出タイミング時間に基づいて前記第１のローカルバス制御手段から前記アクセス監視手段に送出された際に前記実アクセス信号の一定の出力間隔と前記送出タイミング時間との時間差データ（ΔＴ）を作成するための時間差データ作成手段（６１Ｂ、６１Ｃ、６１Ｄ、６１Ｅ、６１Ｆ、６２）と、
前記擬似アクセス信号送出手段により前記格納手段から次の擬似アクセス信号（Ｓ(n+1)）が前記第１のローカルバス制御手段に送出させられる際に前記次の擬似アクセス信号（Ｓ(n+1)）の送出タイミング時間を前記時間データで調整して該次の擬似アクセス信号（Ｓ(n+1)）と実アクセス信号とをアクセス競合させるための送出タイミング時間調整手段（３３Ｃ）とを具備して成るアクセス競合発生システム。
【請求項５】
請求項４に記載のアクセス競合発生システムにおいて、前記送出タイミング時間（Ｔ）として、前記一定の出力間隔（ＴC）よりも短い時間が設定されることを特徴とするアクセス競合発生システム。
【請求項６】
請求項４又は５に記載のアクセス競合発生システムにおいて、前記時間差データ（Δｔ）を蓄積するための時間差データ蓄積手段（３４Ａ）が設けられることを特徴とするアクセス競合発生システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１３４８０７（Ｐ２００８−１３４８０７Ａ）
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願番号】特願２００６−３２０２６３（Ｐ２００６−３２０２６３）
【出願日】平成１８年１１月２８日（２００６．１１．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年６月１２日（２００８．６．１２）
【国際特許分類】
【出願日】平成１８年１１月２８日（２００６．１１．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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