シリコンカーバイドバイポーラ接合トランジスタ
本発明は、シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）に関し、当該トランジスタ上のエミッタコンタクトとベースコンタクトと（１、２）の間の表面領域には、バルクＳｉＣ内の電位と比較して負の表面電位が与えられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電流増幅率のためのシリコンカーバイドバイポーラ接続トランジスタに関する。
【背景技術】
【０００２】
パワートランジスタは、パワーエレクトロニクスシステムにおけるスイッチとして使用される。このスイッチは、オン状態における高電流の伝導と、オフ状態における高電圧の遮断と、の間で切換を行う。パワースイッチのメリットの中で最も重要な２つものは、順伝導中の少ないパワー損失及びオンとオフとの間のスイッチングの間の少ないパワー損失である。パワー損失が低下することは、エネルギの節約が可能である故に、かつパワー損失によってもたらされる熱消散を減らされるので更にコンパクトなシステムが構成可能である故に都合が良い。
【０００３】
シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）は、導電及びスイッチングの間のパワー損失が少ないので、パワーエレクトロニクスシステムにおけるスイッチとして有用である。ＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の従来のシリコン（Ｓｉ）パワートランジスタは、約１２００Ｖ以上の定格電圧に対して、ＳｉＣ ＢＪＴのパワー損失には及ばない。比較的低いパワー損失のＭＯＳＦＥＴ及び接合電界効果トランジスタ（ＪＦＥＴ）並びにそれらのトランジスタタイプの両方等の他のＳｉＣトランジスタもある。しかし、ＭＯＳＦＥＴは、酸化物の低い信頼性及び順伝導中のさらなるパワー損失をもたらす高いチャンネル抵抗を有する。ＪＦＥＴは、ノーマリオンデバイスとも称され、多くのパワーエレクトロニクスシステムにおいて不利である。なぜならば、ＪＦＥＴ駆動回路が故障した場合、それが安全性の懸念事項になるからである。
【０００４】
パワー半導体デバイス及びｌｃｓの第１９回国際シンポジウムの会報、ページ２９３−６、２００７、S.Balachandran氏等、において、ＮＰＮタイプのＳｉＣ ＢＪＴの開発に成功したこと、及び６ｋＶまでの最大電圧を許容するＢＪＴに関する低いオン状態電圧が示されている。
【０００５】
ＩＥＥＥ電子デバイスレター、Ｖｏｌ．２６、Ｎｏ．３、２００５、S.Krishnaswami氏等、において、約４０の電流増幅率及び１００Ａ／ｃｍ２の電流密度において０．６Ｖの低い順電圧降下を伴う、３０Ａ、１０００Ｖの大領域ＳｉＣＢＪＴが開発されたことが示されている。
【０００６】
最良のＳｉＣ ＢＪＴは、エピタキシャルＮＰＮ構造を用いて製造され、ベース−エミッタ及びベース−コレクタ接合は、ＳｉＣのドライエッチングによって終端させられて、いわゆるメサ構造が形成される。数アンペアで高い電流容量を有するＳｉＣＢＪＴは、数ｍｍ２の大領域に亘って広がっている多くの互いに組み合わされたエミッタフィンガーを含んでいる。最適なブレークダウン電圧及び低いパワー損失を伴う最新式のＳｉＣＢＪＴを得るための重要な要素は、効率的な高電圧接合終端、低い欠陥密度のバルクＳｉＣ材料、ｎタイプ及びｐタイプＳｉＣの両方への低抵抗オーミック接触、及び効率的な表面安定化である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今日使用されている従来のＳｉスイッチ、ＭＯＳＦＥＴ及びＩＧＢＴ、は、電圧で制御されるデバイスである。このことは、スイッチの制御ゲート終端部が定常状態のＤＣ電圧のみを必要とするので、オン状態及びオフ状態において、駆動回路からの電流が無視できることを意味する。むしろ、重要な電流は、スイッチング中に、デバイス内部容量（ゲート−ソース間及びゲート−ドレイン間）のチャージ及びディスチャージのために必要とされる。スイッチング周波数が非常に高くない限り、駆動回路から送られるべきパワーは、適度で比較的少なく、安価な集積回路が、ＭＯＳＦＥＴ及びＩＧＢＴ等の電圧で制御されるデバイスの駆動回路として使用可能である。
【０００８】
他方で、ＳｉＣ ＢＪＴは、電流で制御されるトランジスタであるので、駆動回路は、ＢＪＴがオン状態の際にＤＣ電流を送らなければならない。このオン状態ＤＣ駆動電流の故に、ＢＪＴの駆動回路は、ＭＯＳＦＥＴ及びＩＧＢＴの場合よりも非常に大きなパワーを送らなければならない。今日達成されているＳｉＣＢＪＴの電流増幅率（約２０―６０）では、大領域ＳｉＣ ＢＪＴは、小さな集積回路及び駆動回路を用いて制御できないので、更に高価で複雑なデザインになってしまう。必要とされるさらに強力で複雑な駆動回路は、ＭＯＳＦＥＴ及びＩＧＢＴ比較した場合のＳｉＣＢＪＴの重大な欠点であり、ＳｉＣ ＢＪＴの市場潜在力を高めるためには、電流増幅率を、２０−６０の範囲の電流値から１００以上の値に引き上げることが重要である。
【０００９】
１２００Ｖの阻止能力をもつＳｉＣ ＢＪＴのデバイスシミュレーションは、材料のキャリアライフタイムが約１００ｎｓの場合に、１５０−２００の範囲の電流が予想され得ることを示している。このキャリアライフタイムの値は、ｎタイプ及びｐタイプのエピタキシャルＳｉＣ層の材料特性がもたらす結果と合理的に一致する。ＳｉＣ材料品質は、最新のエピタキシーを用いて、１５０−２００の範囲の電流増幅値を有するＢＪＴを製造するのに十分である。
【００１０】
最新のＳｉＣ ＢＪＴの主たる電流増幅率制限要因は、エミッタのエッジ及びその近傍におけるベース−エミッタ接合のエッチングされた終端部における表面再結合である。
【００１１】
ＳｉＣ ＢＪＴは、ほとんどの場合、ＮＰＮバイポーラトランジスタのエピタキシャル成長によって形成され、その後にＳｉＣエッチングがなされて、ベース−エミッタ及びベース−コレクタｐｎ接合が終端させられる。
【００１２】
図１は、エミッタコンタクト１、ベースコンタクト２、ｎ＋エミッタ領域３、ベース領域４、ｎ−コレクタ領域５、ｎ＋基板領域６、及びコレクタコンタクト７とともにエミッタ領域のエッジを示す、通常のＳｉＣＮＰＮ ＢＪＴのアクティブ領域の断面図を示している。誘電表面安定化層８は、ベース及びエミッタ金属コンタクト１、２の間のＳｉＣの頂部において使用される。この表面安定化層８は、ＳｉＣ表面の原子のダングリングボンドを終端させるために使用され、それによって、表面再結合及び表面リーク電流に起因する欠陥の密度が減少させられる。
【００１３】
しかし、図１に示されているように、ＳｉＣ表面上に表面安定化層８を形成して、ＳｉＣと表面安定化層との界面の欠陥密度を低くするのは困難である。今日における最良の結果は、例えば、ＩＥＥＥ 電子デバイスレター、Ｖｏｌ．２８、Ｎｏ．１１、２００７、H-S. Lee氏他に示されているようにＮ２Ｏ環境内において酸化させることによってＢＪＴを安定化させるという方法、または、シリコンカーバイド及び関連材料の国際会議（ＩＣＳＣＲＭ２００７）、バルセロナ、２００８年９月７−１２日、におけるY.Negoro氏他による発表において示されているように高温酸化の後に酸素中でアニーリングするという方法等、ＳｉＣＭＯＳＦＥＴトランジスタを形成するのと同様の方法を用いてＳｉＣの酸化をすることによって得られる。
【００１４】
表面再結合を減らすことによってＳｉＣ ＢＪＴの電流増幅率を向上させるための１つの方策は、ＳｉＣと保護層との間の界面において欠陥のより少ない保護層を成長させることである。
【課題を解決するための手段】
【００１５】
上述の問題の１または複数を解決するために、シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）の観点から、本発明は、表面再結合を押さえるために表面電位を調節することによる、高い電流増幅率を有するＳｉＣＢＪＴの生成の問題に対する代替の解決方法を提供する。
【００１６】
本発明は、トランジスタ上のエミッタ及びベースコンタクト間の表面領域がバルクＳｉＣ内の電位と比較して負の表面電位を与えられることを具体的に示している。
【００１７】
本発明の１つの可能な実施例は、トランジスタが、表面安定化層として使用される誘電層の頂部にある導電層（以下、本明細書においては表面電極という）を含むというものである。
【００１８】
この表面電極は、金属またはハイドープポリシリコン等の導電材料からなっていてもよい。
【００１９】
表面電極が、エミッタコンタクトに接続されることによって、または下にあるＳｉＣのバルクと比較して負の外部電位が与えられることによって、表面内側のバルクＳｉＣと比較して負の電位を与えられることがさらに提案される。
【００２０】
誘電層が、表面電極とＳｉＣとの間の二酸化シリコンからなっていてもよいことが提案される。この誘電層は、１０から３０ｎｍのオーダー、例えば２０ｎｍの厚さを有していてもよい。
【００２１】
本発明は、トランジスタのエミッタコンタクトとベースコンタクトとの間のＳｉＣ表面における表面再結合を減少させることによって、シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）内の電量増幅率を上昇させる方法も提案する。
【００２２】
表面領域内の電子密度の低減が、表面内側のバルクＳｉＣ内の電位と比較して負の表面電位を形成することによってなされ得ることも提案される。
【００２３】
表面領域内の電子密度の低減を達成する他の提案される方法は、ＳｉＣと誘電層との間の界面または酸化物の内部に負の電荷を生成することによる。
【発明の効果】
【００２４】
本発明により、表面の下にあるバルクＳｉＣと比較して負の表面電荷が形成されているトランジスタは、ＳｉＣＢＪＴ内で使用される場合に以下の利点を有する。
【００２５】
電流増幅率が高くなる。なぜならば、表面再結合が抑えられるからである。ＳｉＣ ＢＪＴの電流増幅率の上昇は、非常に重要である。なぜならば、ＢＪＴの制御のために必要なベース電流が低くなり、駆動回路が安価にかつ構成の複雑さが減少するからである。
【００２６】
本発明は、他の改良と組み合わせられ得る。すなわち、表面安定化の品質が向上した場合、本発明は、更なる改良を達成し得る。
【００２７】
本発明は、一般的な製造プロセスにおいて実施容易である。なぜならば、金属被覆層コンタクト（metal overlayer contact）は、一般的に形成されるので、追加のプロセスステップは、本発明の提案された１つの実施例のように表面電極を形成するためには必要ないからである。
【００２８】
ＳｉＣの再結合エネルギは、約３．２ｅＶであり、このエネルギは、表面安定化層内に注入されて長期安定性に影響を与え得るホットエレクトロンと称される高エネルギを有する電子を生成するのに十分大きい。本発明は、表面再結合を低減させる。従って、生成されるホットエレクトロンが減少し、このことは、長期信頼性を向上させると予想される。
【００２９】
本発明によるトランジスタ及び方法は、添付の図面を参照して更に詳細に説明される。
【図面の簡単な説明】
【００３０】
【図１】従来例による、ベースコンタクトとエミッタコンタクトとの間のＳｉＣ層の頂部上の誘電表面安定化層を示すＳｉＣＢＪＴのアクティブ領域の断面図である。
【図２】本発明の１つの好ましい実施例の表面電極を示すＳｉＣ ＢＪＴのアクティブ領域の断面図である。
【図３】コレクタ電流に対して測定されかつシミュレーションされた共通エミッタ電流増幅率を示すグラフである。
【図４】表面電極（図２に示されているもの）が無くかつエミッタコンタクト及びベースコンタクトに各々接続されている表面電極を有する場合のＳｉＣＢＪＴのデバイスシュミレーションを示すグラフである。
【図５】図２に示されている表面電極を有するＳｉＣ ＢＪＩの、−４０Ｖ、４０Ｖの表面電位に対する測定値及び表面電極への電気的接続を有さない場合の測定値を示すグラフである。
【発明を実施するための形態】
【００３１】
最新のＳｉＣ ＢＪＴの電流増幅率を向上させるために、エミッタコンタクトとベースコンタクトとの間のＳｉＣ表面における表面再結合を減少させることが必要である。発生する表面再結合の量は、主に３つの要因に依存する。
１）ＳｉＣと表面安定化層との間の界面における欠陥密度
２）表面領域内の電子密度
３）表面領域内のホール密度
【００３２】
上記要因１は、技術に依存するが、要因２及び３は、設計によって影響を受ける可能性があり、これが本発明の方法である。
【００３３】
電子−ホールのペアの再結合レートは、少数の方のキャリアタイプの密度に主に依存する。なぜならば、それがレートを制限する自由キャリアだからである。表面再結合は、エミッタ領域内及びベース領域内の両方で発生するが、デバイスシミュレーションは、再結合のほとんどが表面に沿ったｐ−ドープベース層内で発生することを示している。ｐ−ドープベース層において、電子は少数派であるので、電子密度が表面再結合のレートを制限する。従って、全表面再結合は、ｐ−ドープベース内の表面領域内の電子密度を抑えることによって減少させることが可能である。
【００３４】
本発明は、表面内側のバルクＳｉＣ内の電位と比較して負の表面電位を生成することによって、表面領域内の電子密度を減少させる。電子が負の電位によって跳ね返されるので、電子密度は、生成された負の表面電位によって抑えられ、表面再結合が減少させられる。
【００３５】
本発明の１つの好ましい実施例は、表面安定化層として使用される誘電層の頂部に導電層（以下、本明細書においては表面電極という）を生成することである。表面電極を有する標準的なＮＰＮＢＪＴの断面図が、エミッタコンタクト１、ベースコンタクト２、ｎ＋エミッタ領域３、ベース領域４、ｎ−コレクタ領域５、ｎ＋基板領域６、及びコレクタコンタクト７とともに、図２示されている。表面電極９は、金属、ハイドープポリシリコンまたは他の導電材料から形成され得る。表面内側のバルクＳｉＣと比較して負の電位が、表面電極をエミッタコンタクト１と接続することによって、または下にあるＳｉＣのバルクと比較して負の外部電位を表面電極に与えることによって、表面電極９に与えられる。
【００３６】
表面電極とＳｉＣとの間の表面安定化層の厚さは、本発明に関して、効率的に動作するように最適化するために重要なパラメータである。本発明に対して適切な条件は、表面電極とＳｉＣとの間の二酸化シリコンからなる１０から３０ｎｍ程度の厚さを有する誘電層を使用するものである。
【００３７】
理論上及び実験上の証拠が、本発明の動作原理を表すために示される。本発明に関するこの理論上及び実験上の根拠は、ＳｉＣＢＪＴ内の表面再結合の問題が二次元であり、当業者が分析するのさえ複雑であるので、重要である。
【００３８】
図３は、エミッタ幅１０μｍでエミッタ長さが５００μｍの小型ＳｉＣ ＢＪＴに関してコレクタ−ベース電圧ＶＣＢ＝０ＶであるＳｉＣ ＢＪＴのコレクタ電流Ｂに対する共通エミッタ電流増幅率Ａの測定値４１及びシミュレーション値４２、４３、４４の比較を示している。測定値４１は、約２６のピーク電流増幅率を示す。
【００３９】
シミュレーションは、以下の３つの異なったトラップ密度で行われた。
−ＤＩＴ＝１・１１０ｃｍ−２ｅＶ−１は、図中の破線４２で示されており、
−ＤＩＴ＝１・１１１ｃｍ−２ｅＶ−１は、図中の破線４３で示されており、
−ＤＩＴ＝１・１１２ｃｍ−２ｅＶ−１は、図中の破線４４で示されている。
【００４０】
ＳｉＣと表面安定化層８との間の界面における捕獲断面積は、σ＝１０−１４ｃｍ２であり、この特定の例において、表面安定化層８は、二酸化シリコンで構成されている。トラップ密度は、ＳｉＣバンドギャップに亘って一定であると仮定される。バンドギャップの上半分内のトラップは、アクセプタであると仮定され、バンドギャップの下半分内のトラップは、ドナーであると仮定される。Ｔ＝１００ｎｓのバルクキャリアライフタイムが、シミュレーションにおいて用いられている。
【００４１】
図３は、コレクタ電流の増加を伴う電流増幅率増加を含む、トラップ密度ＤＩＴ＝１・１１２ｃｍ−２ｅＶ−１に対する測定値４１及びシミュレーション値４４との間の合理的な一致を示している。バルク及び表面再結合をシュミレーションするのに妥当な値を用いた図３における結果は、表面再結合が通常のＳｉＣＢＪＴの電流増幅率を制限することの根拠をもたらす。図３における結果は、ＳｉＣ ＢＪＴの電流増幅率が、表面再結合を減少させることによって大きく増加させられ得ることを示唆している。このことは、本発明によって、界面におけるトラップ密度を減少させることによって、または負の表面電位をもたらすことによってもなされ得る。
【００４２】
図４は、同一のＢＪＴのデバイスシミュレーションを示しており、図４の場合、トラップ密度１・１１２ｃｍ−２ｅＶ−１であり、図２に示されているＢＪＴ内の表面電極９に与えられる電位伴うかまたは伴わない。図において、実線５１は、エミッタコンタクト１に接続されている表面電極９なしの結果を示しており、破線５２は、エミッタコンタクト１に接続されている表面電極９を伴った結果を示している。この特定の例における表面安定化層８は、ＳｉＣ表面と表面電極９との間の二酸化シリコンの２０ｎｍ厚の誘電性表面安定化層からなっている。図４は、表面電極を伴わない４３のピーク電流増幅率、及び表面内側のバルクＳｉＣと比較して負の表面電位を得るためにエミッタコンタクト１に接続されている表面電極９を伴う６４．５のピーク電流増幅率を示している。図４における結果は、ピーク電流増幅率の約５０％の増加が、表面電極９をエミッタコンタクト１に接続することによって達成可能であることを示している。エミッタコンタクト１への表面電極９の接続は、追加のトランジスタ制御電極を追加することのない製造プロセスにおいて実施容易な本発明の実施例である。
【００４３】
図４におけるより高い電流増幅率は、表面における低い電子密度をもたらして、表面再結合のレートの低下をもたらす負の表面電極電位によってもたらされる。
【００４４】
図４内のシミュレーション結果は、本発明の動作原理の理論的根拠をもたらす。ＳｉＣ表面におけるトラップのシミュレーションモデルパラメータにおける不確実性が存在するので、実験結果も本発明の利益を検証するのに重要である。
【００４５】
図５は、図２のような、表面電極を伴って製造されたＳｉＣ ＢＪＴの電流増幅率Ａの測定値を示している。結果は、表面電極９において−４０Ｖの負電位の場合が破線６１で示され、表面電極９において＋４０の正電位の場合が破線６２で示され、表面電極９への電気的接続無しの場合が実線６３で示されている。測定値は、ピーク電流増幅率が、−４０の負電位を表面電極に与えることによって、３３．７〜３９．７まで約１８％増加し得ることを示している。
【００４６】
電流増幅率Ａは、表面電極に正電位を与えることによって約３０％減少し得る。
【００４７】
電流増幅率Ａは、負の表面電位によって増加する。なぜならば、電子が退けられ、表面電子濃度の低下が表面再結合を減少させるからである。
【００４８】
電流増幅率Ａは、正の表面電位によって減少する。なぜならば、電子が引き付けられ、このことが表面再結合の量を増加させるからである。
【００４９】
図５における測定は、最適な厚さよりも著しく厚い安定化層８を有するＳｉＣ ＢＪＴに付いて行われているので、表面電極９にさらに高い電位が与えられていても、電流増幅率における影響が小さい。しかし、図５における結果は、バルクＳｉＣと比較して負の電位が表面電極９に与えられた際に、上昇した電流増幅率Ａを明確に示しているので、本発明が動作する実験的証拠をもたらす。
【００５０】
本発明が、上述されかつ図示された例示の実施例に限定されず、変形例が添付の特許請求の範囲に示されている発明概念の範囲内で生み出されうることが理解されるだろう。
【技術分野】
【０００１】
本発明は、高電流増幅率のためのシリコンカーバイドバイポーラ接続トランジスタに関する。
【背景技術】
【０００２】
パワートランジスタは、パワーエレクトロニクスシステムにおけるスイッチとして使用される。このスイッチは、オン状態における高電流の伝導と、オフ状態における高電圧の遮断と、の間で切換を行う。パワースイッチのメリットの中で最も重要な２つものは、順伝導中の少ないパワー損失及びオンとオフとの間のスイッチングの間の少ないパワー損失である。パワー損失が低下することは、エネルギの節約が可能である故に、かつパワー損失によってもたらされる熱消散を減らされるので更にコンパクトなシステムが構成可能である故に都合が良い。
【０００３】
シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）は、導電及びスイッチングの間のパワー損失が少ないので、パワーエレクトロニクスシステムにおけるスイッチとして有用である。ＭＯＳＦＥＴ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等の従来のシリコン（Ｓｉ）パワートランジスタは、約１２００Ｖ以上の定格電圧に対して、ＳｉＣ ＢＪＴのパワー損失には及ばない。比較的低いパワー損失のＭＯＳＦＥＴ及び接合電界効果トランジスタ（ＪＦＥＴ）並びにそれらのトランジスタタイプの両方等の他のＳｉＣトランジスタもある。しかし、ＭＯＳＦＥＴは、酸化物の低い信頼性及び順伝導中のさらなるパワー損失をもたらす高いチャンネル抵抗を有する。ＪＦＥＴは、ノーマリオンデバイスとも称され、多くのパワーエレクトロニクスシステムにおいて不利である。なぜならば、ＪＦＥＴ駆動回路が故障した場合、それが安全性の懸念事項になるからである。
【０００４】
パワー半導体デバイス及びｌｃｓの第１９回国際シンポジウムの会報、ページ２９３−６、２００７、S.Balachandran氏等、において、ＮＰＮタイプのＳｉＣ ＢＪＴの開発に成功したこと、及び６ｋＶまでの最大電圧を許容するＢＪＴに関する低いオン状態電圧が示されている。
【０００５】
ＩＥＥＥ電子デバイスレター、Ｖｏｌ．２６、Ｎｏ．３、２００５、S.Krishnaswami氏等、において、約４０の電流増幅率及び１００Ａ／ｃｍ２の電流密度において０．６Ｖの低い順電圧降下を伴う、３０Ａ、１０００Ｖの大領域ＳｉＣＢＪＴが開発されたことが示されている。
【０００６】
最良のＳｉＣ ＢＪＴは、エピタキシャルＮＰＮ構造を用いて製造され、ベース−エミッタ及びベース−コレクタ接合は、ＳｉＣのドライエッチングによって終端させられて、いわゆるメサ構造が形成される。数アンペアで高い電流容量を有するＳｉＣＢＪＴは、数ｍｍ２の大領域に亘って広がっている多くの互いに組み合わされたエミッタフィンガーを含んでいる。最適なブレークダウン電圧及び低いパワー損失を伴う最新式のＳｉＣＢＪＴを得るための重要な要素は、効率的な高電圧接合終端、低い欠陥密度のバルクＳｉＣ材料、ｎタイプ及びｐタイプＳｉＣの両方への低抵抗オーミック接触、及び効率的な表面安定化である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今日使用されている従来のＳｉスイッチ、ＭＯＳＦＥＴ及びＩＧＢＴ、は、電圧で制御されるデバイスである。このことは、スイッチの制御ゲート終端部が定常状態のＤＣ電圧のみを必要とするので、オン状態及びオフ状態において、駆動回路からの電流が無視できることを意味する。むしろ、重要な電流は、スイッチング中に、デバイス内部容量（ゲート−ソース間及びゲート−ドレイン間）のチャージ及びディスチャージのために必要とされる。スイッチング周波数が非常に高くない限り、駆動回路から送られるべきパワーは、適度で比較的少なく、安価な集積回路が、ＭＯＳＦＥＴ及びＩＧＢＴ等の電圧で制御されるデバイスの駆動回路として使用可能である。
【０００８】
他方で、ＳｉＣ ＢＪＴは、電流で制御されるトランジスタであるので、駆動回路は、ＢＪＴがオン状態の際にＤＣ電流を送らなければならない。このオン状態ＤＣ駆動電流の故に、ＢＪＴの駆動回路は、ＭＯＳＦＥＴ及びＩＧＢＴの場合よりも非常に大きなパワーを送らなければならない。今日達成されているＳｉＣＢＪＴの電流増幅率（約２０―６０）では、大領域ＳｉＣ ＢＪＴは、小さな集積回路及び駆動回路を用いて制御できないので、更に高価で複雑なデザインになってしまう。必要とされるさらに強力で複雑な駆動回路は、ＭＯＳＦＥＴ及びＩＧＢＴ比較した場合のＳｉＣＢＪＴの重大な欠点であり、ＳｉＣ ＢＪＴの市場潜在力を高めるためには、電流増幅率を、２０−６０の範囲の電流値から１００以上の値に引き上げることが重要である。
【０００９】
１２００Ｖの阻止能力をもつＳｉＣ ＢＪＴのデバイスシミュレーションは、材料のキャリアライフタイムが約１００ｎｓの場合に、１５０−２００の範囲の電流が予想され得ることを示している。このキャリアライフタイムの値は、ｎタイプ及びｐタイプのエピタキシャルＳｉＣ層の材料特性がもたらす結果と合理的に一致する。ＳｉＣ材料品質は、最新のエピタキシーを用いて、１５０−２００の範囲の電流増幅値を有するＢＪＴを製造するのに十分である。
【００１０】
最新のＳｉＣ ＢＪＴの主たる電流増幅率制限要因は、エミッタのエッジ及びその近傍におけるベース−エミッタ接合のエッチングされた終端部における表面再結合である。
【００１１】
ＳｉＣ ＢＪＴは、ほとんどの場合、ＮＰＮバイポーラトランジスタのエピタキシャル成長によって形成され、その後にＳｉＣエッチングがなされて、ベース−エミッタ及びベース−コレクタｐｎ接合が終端させられる。
【００１２】
図１は、エミッタコンタクト１、ベースコンタクト２、ｎ＋エミッタ領域３、ベース領域４、ｎ−コレクタ領域５、ｎ＋基板領域６、及びコレクタコンタクト７とともにエミッタ領域のエッジを示す、通常のＳｉＣＮＰＮ ＢＪＴのアクティブ領域の断面図を示している。誘電表面安定化層８は、ベース及びエミッタ金属コンタクト１、２の間のＳｉＣの頂部において使用される。この表面安定化層８は、ＳｉＣ表面の原子のダングリングボンドを終端させるために使用され、それによって、表面再結合及び表面リーク電流に起因する欠陥の密度が減少させられる。
【００１３】
しかし、図１に示されているように、ＳｉＣ表面上に表面安定化層８を形成して、ＳｉＣと表面安定化層との界面の欠陥密度を低くするのは困難である。今日における最良の結果は、例えば、ＩＥＥＥ 電子デバイスレター、Ｖｏｌ．２８、Ｎｏ．１１、２００７、H-S. Lee氏他に示されているようにＮ２Ｏ環境内において酸化させることによってＢＪＴを安定化させるという方法、または、シリコンカーバイド及び関連材料の国際会議（ＩＣＳＣＲＭ２００７）、バルセロナ、２００８年９月７−１２日、におけるY.Negoro氏他による発表において示されているように高温酸化の後に酸素中でアニーリングするという方法等、ＳｉＣＭＯＳＦＥＴトランジスタを形成するのと同様の方法を用いてＳｉＣの酸化をすることによって得られる。
【００１４】
表面再結合を減らすことによってＳｉＣ ＢＪＴの電流増幅率を向上させるための１つの方策は、ＳｉＣと保護層との間の界面において欠陥のより少ない保護層を成長させることである。
【課題を解決するための手段】
【００１５】
上述の問題の１または複数を解決するために、シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）の観点から、本発明は、表面再結合を押さえるために表面電位を調節することによる、高い電流増幅率を有するＳｉＣＢＪＴの生成の問題に対する代替の解決方法を提供する。
【００１６】
本発明は、トランジスタ上のエミッタ及びベースコンタクト間の表面領域がバルクＳｉＣ内の電位と比較して負の表面電位を与えられることを具体的に示している。
【００１７】
本発明の１つの可能な実施例は、トランジスタが、表面安定化層として使用される誘電層の頂部にある導電層（以下、本明細書においては表面電極という）を含むというものである。
【００１８】
この表面電極は、金属またはハイドープポリシリコン等の導電材料からなっていてもよい。
【００１９】
表面電極が、エミッタコンタクトに接続されることによって、または下にあるＳｉＣのバルクと比較して負の外部電位が与えられることによって、表面内側のバルクＳｉＣと比較して負の電位を与えられることがさらに提案される。
【００２０】
誘電層が、表面電極とＳｉＣとの間の二酸化シリコンからなっていてもよいことが提案される。この誘電層は、１０から３０ｎｍのオーダー、例えば２０ｎｍの厚さを有していてもよい。
【００２１】
本発明は、トランジスタのエミッタコンタクトとベースコンタクトとの間のＳｉＣ表面における表面再結合を減少させることによって、シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）内の電量増幅率を上昇させる方法も提案する。
【００２２】
表面領域内の電子密度の低減が、表面内側のバルクＳｉＣ内の電位と比較して負の表面電位を形成することによってなされ得ることも提案される。
【００２３】
表面領域内の電子密度の低減を達成する他の提案される方法は、ＳｉＣと誘電層との間の界面または酸化物の内部に負の電荷を生成することによる。
【発明の効果】
【００２４】
本発明により、表面の下にあるバルクＳｉＣと比較して負の表面電荷が形成されているトランジスタは、ＳｉＣＢＪＴ内で使用される場合に以下の利点を有する。
【００２５】
電流増幅率が高くなる。なぜならば、表面再結合が抑えられるからである。ＳｉＣ ＢＪＴの電流増幅率の上昇は、非常に重要である。なぜならば、ＢＪＴの制御のために必要なベース電流が低くなり、駆動回路が安価にかつ構成の複雑さが減少するからである。
【００２６】
本発明は、他の改良と組み合わせられ得る。すなわち、表面安定化の品質が向上した場合、本発明は、更なる改良を達成し得る。
【００２７】
本発明は、一般的な製造プロセスにおいて実施容易である。なぜならば、金属被覆層コンタクト（metal overlayer contact）は、一般的に形成されるので、追加のプロセスステップは、本発明の提案された１つの実施例のように表面電極を形成するためには必要ないからである。
【００２８】
ＳｉＣの再結合エネルギは、約３．２ｅＶであり、このエネルギは、表面安定化層内に注入されて長期安定性に影響を与え得るホットエレクトロンと称される高エネルギを有する電子を生成するのに十分大きい。本発明は、表面再結合を低減させる。従って、生成されるホットエレクトロンが減少し、このことは、長期信頼性を向上させると予想される。
【００２９】
本発明によるトランジスタ及び方法は、添付の図面を参照して更に詳細に説明される。
【図面の簡単な説明】
【００３０】
【図１】従来例による、ベースコンタクトとエミッタコンタクトとの間のＳｉＣ層の頂部上の誘電表面安定化層を示すＳｉＣＢＪＴのアクティブ領域の断面図である。
【図２】本発明の１つの好ましい実施例の表面電極を示すＳｉＣ ＢＪＴのアクティブ領域の断面図である。
【図３】コレクタ電流に対して測定されかつシミュレーションされた共通エミッタ電流増幅率を示すグラフである。
【図４】表面電極（図２に示されているもの）が無くかつエミッタコンタクト及びベースコンタクトに各々接続されている表面電極を有する場合のＳｉＣＢＪＴのデバイスシュミレーションを示すグラフである。
【図５】図２に示されている表面電極を有するＳｉＣ ＢＪＩの、−４０Ｖ、４０Ｖの表面電位に対する測定値及び表面電極への電気的接続を有さない場合の測定値を示すグラフである。
【発明を実施するための形態】
【００３１】
最新のＳｉＣ ＢＪＴの電流増幅率を向上させるために、エミッタコンタクトとベースコンタクトとの間のＳｉＣ表面における表面再結合を減少させることが必要である。発生する表面再結合の量は、主に３つの要因に依存する。
１）ＳｉＣと表面安定化層との間の界面における欠陥密度
２）表面領域内の電子密度
３）表面領域内のホール密度
【００３２】
上記要因１は、技術に依存するが、要因２及び３は、設計によって影響を受ける可能性があり、これが本発明の方法である。
【００３３】
電子−ホールのペアの再結合レートは、少数の方のキャリアタイプの密度に主に依存する。なぜならば、それがレートを制限する自由キャリアだからである。表面再結合は、エミッタ領域内及びベース領域内の両方で発生するが、デバイスシミュレーションは、再結合のほとんどが表面に沿ったｐ−ドープベース層内で発生することを示している。ｐ−ドープベース層において、電子は少数派であるので、電子密度が表面再結合のレートを制限する。従って、全表面再結合は、ｐ−ドープベース内の表面領域内の電子密度を抑えることによって減少させることが可能である。
【００３４】
本発明は、表面内側のバルクＳｉＣ内の電位と比較して負の表面電位を生成することによって、表面領域内の電子密度を減少させる。電子が負の電位によって跳ね返されるので、電子密度は、生成された負の表面電位によって抑えられ、表面再結合が減少させられる。
【００３５】
本発明の１つの好ましい実施例は、表面安定化層として使用される誘電層の頂部に導電層（以下、本明細書においては表面電極という）を生成することである。表面電極を有する標準的なＮＰＮＢＪＴの断面図が、エミッタコンタクト１、ベースコンタクト２、ｎ＋エミッタ領域３、ベース領域４、ｎ−コレクタ領域５、ｎ＋基板領域６、及びコレクタコンタクト７とともに、図２示されている。表面電極９は、金属、ハイドープポリシリコンまたは他の導電材料から形成され得る。表面内側のバルクＳｉＣと比較して負の電位が、表面電極をエミッタコンタクト１と接続することによって、または下にあるＳｉＣのバルクと比較して負の外部電位を表面電極に与えることによって、表面電極９に与えられる。
【００３６】
表面電極とＳｉＣとの間の表面安定化層の厚さは、本発明に関して、効率的に動作するように最適化するために重要なパラメータである。本発明に対して適切な条件は、表面電極とＳｉＣとの間の二酸化シリコンからなる１０から３０ｎｍ程度の厚さを有する誘電層を使用するものである。
【００３７】
理論上及び実験上の証拠が、本発明の動作原理を表すために示される。本発明に関するこの理論上及び実験上の根拠は、ＳｉＣＢＪＴ内の表面再結合の問題が二次元であり、当業者が分析するのさえ複雑であるので、重要である。
【００３８】
図３は、エミッタ幅１０μｍでエミッタ長さが５００μｍの小型ＳｉＣ ＢＪＴに関してコレクタ−ベース電圧ＶＣＢ＝０ＶであるＳｉＣ ＢＪＴのコレクタ電流Ｂに対する共通エミッタ電流増幅率Ａの測定値４１及びシミュレーション値４２、４３、４４の比較を示している。測定値４１は、約２６のピーク電流増幅率を示す。
【００３９】
シミュレーションは、以下の３つの異なったトラップ密度で行われた。
−ＤＩＴ＝１・１１０ｃｍ−２ｅＶ−１は、図中の破線４２で示されており、
−ＤＩＴ＝１・１１１ｃｍ−２ｅＶ−１は、図中の破線４３で示されており、
−ＤＩＴ＝１・１１２ｃｍ−２ｅＶ−１は、図中の破線４４で示されている。
【００４０】
ＳｉＣと表面安定化層８との間の界面における捕獲断面積は、σ＝１０−１４ｃｍ２であり、この特定の例において、表面安定化層８は、二酸化シリコンで構成されている。トラップ密度は、ＳｉＣバンドギャップに亘って一定であると仮定される。バンドギャップの上半分内のトラップは、アクセプタであると仮定され、バンドギャップの下半分内のトラップは、ドナーであると仮定される。Ｔ＝１００ｎｓのバルクキャリアライフタイムが、シミュレーションにおいて用いられている。
【００４１】
図３は、コレクタ電流の増加を伴う電流増幅率増加を含む、トラップ密度ＤＩＴ＝１・１１２ｃｍ−２ｅＶ−１に対する測定値４１及びシミュレーション値４４との間の合理的な一致を示している。バルク及び表面再結合をシュミレーションするのに妥当な値を用いた図３における結果は、表面再結合が通常のＳｉＣＢＪＴの電流増幅率を制限することの根拠をもたらす。図３における結果は、ＳｉＣ ＢＪＴの電流増幅率が、表面再結合を減少させることによって大きく増加させられ得ることを示唆している。このことは、本発明によって、界面におけるトラップ密度を減少させることによって、または負の表面電位をもたらすことによってもなされ得る。
【００４２】
図４は、同一のＢＪＴのデバイスシミュレーションを示しており、図４の場合、トラップ密度１・１１２ｃｍ−２ｅＶ−１であり、図２に示されているＢＪＴ内の表面電極９に与えられる電位伴うかまたは伴わない。図において、実線５１は、エミッタコンタクト１に接続されている表面電極９なしの結果を示しており、破線５２は、エミッタコンタクト１に接続されている表面電極９を伴った結果を示している。この特定の例における表面安定化層８は、ＳｉＣ表面と表面電極９との間の二酸化シリコンの２０ｎｍ厚の誘電性表面安定化層からなっている。図４は、表面電極を伴わない４３のピーク電流増幅率、及び表面内側のバルクＳｉＣと比較して負の表面電位を得るためにエミッタコンタクト１に接続されている表面電極９を伴う６４．５のピーク電流増幅率を示している。図４における結果は、ピーク電流増幅率の約５０％の増加が、表面電極９をエミッタコンタクト１に接続することによって達成可能であることを示している。エミッタコンタクト１への表面電極９の接続は、追加のトランジスタ制御電極を追加することのない製造プロセスにおいて実施容易な本発明の実施例である。
【００４３】
図４におけるより高い電流増幅率は、表面における低い電子密度をもたらして、表面再結合のレートの低下をもたらす負の表面電極電位によってもたらされる。
【００４４】
図４内のシミュレーション結果は、本発明の動作原理の理論的根拠をもたらす。ＳｉＣ表面におけるトラップのシミュレーションモデルパラメータにおける不確実性が存在するので、実験結果も本発明の利益を検証するのに重要である。
【００４５】
図５は、図２のような、表面電極を伴って製造されたＳｉＣ ＢＪＴの電流増幅率Ａの測定値を示している。結果は、表面電極９において−４０Ｖの負電位の場合が破線６１で示され、表面電極９において＋４０の正電位の場合が破線６２で示され、表面電極９への電気的接続無しの場合が実線６３で示されている。測定値は、ピーク電流増幅率が、−４０の負電位を表面電極に与えることによって、３３．７〜３９．７まで約１８％増加し得ることを示している。
【００４６】
電流増幅率Ａは、表面電極に正電位を与えることによって約３０％減少し得る。
【００４７】
電流増幅率Ａは、負の表面電位によって増加する。なぜならば、電子が退けられ、表面電子濃度の低下が表面再結合を減少させるからである。
【００４８】
電流増幅率Ａは、正の表面電位によって減少する。なぜならば、電子が引き付けられ、このことが表面再結合の量を増加させるからである。
【００４９】
図５における測定は、最適な厚さよりも著しく厚い安定化層８を有するＳｉＣ ＢＪＴに付いて行われているので、表面電極９にさらに高い電位が与えられていても、電流増幅率における影響が小さい。しかし、図５における結果は、バルクＳｉＣと比較して負の電位が表面電極９に与えられた際に、上昇した電流増幅率Ａを明確に示しているので、本発明が動作する実験的証拠をもたらす。
【００５０】
本発明が、上述されかつ図示された例示の実施例に限定されず、変形例が添付の特許請求の範囲に示されている発明概念の範囲内で生み出されうることが理解されるだろう。
【特許請求の範囲】
【請求項１】
シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）であって、
前記トランジスタ上のエミッタコンタクトとベースコンタクトとの間の表面領域が、バルクＳｉＣ内の電位と比較して負の表面電位を与えられ、前記トランジスタが、表面安定化層として使用される誘電層の頂部上に導電層（以下、表面電極という）を含み、前記表面電極が、金属またはハイドープポリシリコン等の導電性材料からなり得、前記表面電極が、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、前記表面電極が、前記表面電極がエミッタコンタクトに接続されることによって、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項３】
請求項１に記載のトランジスタであって、前記表面電極が、下にあるＳｉＣのバルクと比較して負の外部電位が与えられることによって、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項４】
請求項１乃至３のいずれか１つに記載のトランジスタであって、前記誘電層が前記表面電極と前記ＳｉＣとの間の二酸化シリコンからなっていることを特徴とするトランジスタ。
【請求項５】
請求項８に記載のトランジスタであって、前記誘電層の厚さが１０から３０ｎｍのオーダーであることを特徴とするトランジスタ。
【請求項１】
シリコンカーバイド（ＳｉＣ）バイポーラ接合トランジスタ（ＢＪＴ）であって、
前記トランジスタ上のエミッタコンタクトとベースコンタクトとの間の表面領域が、バルクＳｉＣ内の電位と比較して負の表面電位を与えられ、前記トランジスタが、表面安定化層として使用される誘電層の頂部上に導電層（以下、表面電極という）を含み、前記表面電極が、金属またはハイドープポリシリコン等の導電性材料からなり得、前記表面電極が、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項２】
請求項１に記載のトランジスタであって、前記表面電極が、前記表面電極がエミッタコンタクトに接続されることによって、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項３】
請求項１に記載のトランジスタであって、前記表面電極が、下にあるＳｉＣのバルクと比較して負の外部電位が与えられることによって、前記表面内側の前記バルクＳｉＣと比較して負の電位を与えられていることを特徴とするトランジスタ。
【請求項４】
請求項１乃至３のいずれか１つに記載のトランジスタであって、前記誘電層が前記表面電極と前記ＳｉＣとの間の二酸化シリコンからなっていることを特徴とするトランジスタ。
【請求項５】
請求項８に記載のトランジスタであって、前記誘電層の厚さが１０から３０ｎｍのオーダーであることを特徴とするトランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２０１２−５２１６５４（Ｐ２０１２−５２１６５４Ａ）
【公表日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１２−５０１９６３（Ｐ２０１２−５０１９６３）
【出願日】平成２２年３月２２日（２０１０．３．２２）
【国際出願番号】ＰＣＴ／ＳＥ２０１０／０５０３１０
【国際公開番号】ＷＯ２０１０／１１０７２５
【国際公開日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（５９９０１１３５５）フェアチャイルド・セミコンダクター・コーポレーション (62)
【Ｆターム（参考）】
【公表日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２２年３月２２日（２０１０．３．２２）
【国際出願番号】ＰＣＴ／ＳＥ２０１０／０５０３１０
【国際公開番号】ＷＯ２０１０／１１０７２５
【国際公開日】平成２２年９月３０日（２０１０．９．３０）
【出願人】（５９９０１１３５５）フェアチャイルド・セミコンダクター・コーポレーション (62)
【Ｆターム（参考）】
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