スイッチング電源装置
【課題】主スイッチング素子がオフするのと同時に、整流側同期整流素子を速やかにオフさせることができ、しかも整流側同期整流素子のオン期間中に、スイッチ素子が誤動作するのを防止する。
【解決手段】転流側駆動回路１９は、トランス１の駆動巻線１Ｄからの電圧で、ＦＥＴ１２をオンにする駆動信号を生成する。また整流側オフ回路１８は、駆動巻線１Ｄの一端に発生する電圧を上方にレベルシフトさせるコンデンサ３１と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるＦＥＴ２９を備え、ＦＥＴ２がオフするのに伴いＦＥＴ２９がオンすると、ＦＥＴ１１の制御端子に蓄積した電荷をＦＥＴ２９を通して放電可能にする。さらに、ＦＥＴ２９の制御端子であるゲートの電位は、ツェナーダイオード３３によってＦＥＴ１１，１２のソース電位よりも下がる。
【解決手段】転流側駆動回路１９は、トランス１の駆動巻線１Ｄからの電圧で、ＦＥＴ１２をオンにする駆動信号を生成する。また整流側オフ回路１８は、駆動巻線１Ｄの一端に発生する電圧を上方にレベルシフトさせるコンデンサ３１と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるＦＥＴ２９を備え、ＦＥＴ２がオフするのに伴いＦＥＴ２９がオンすると、ＦＥＴ１１の制御端子に蓄積した電荷をＦＥＴ２９を通して放電可能にする。さらに、ＦＥＴ２９の制御端子であるゲートの電位は、ツェナーダイオード３３によってＦＥＴ１１，１２のソース電位よりも下がる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に利用可能な同期整流型のスイッチング電源装置に関する。
【背景技術】
【０００２】
従来から知られているスイッチング電源装置の回路図を図１１に示す。同図において、１は入力側と出力側とを絶縁するトランス、２は主スイッチング素子としてＭＯＳ型ＦＥＴで、ここでのトランス１は、一次巻線１Ａ，二次巻線１Ｂ，電圧検出巻線１Ｃ，第１の駆動巻線１Ｄおよび第２の駆動巻線１Ｅを電磁気的に結合して構成される。トランス１の一次巻線１ＡとＦＥＴ２との直列回路は、直流入力電圧Ｖinが印加される入力端子３Ａ，３Ｂ間に接続される。この入力端子３Ａ，３Ｂ間には、他に入力電圧Ｖinを平滑化するための入力コンデンサ４も接続される。
【０００３】
トランス１の一次側には、ＦＥＴ２のゲートにパルス駆動信号を供給する制御回路５が設けられる。制御回路５は、電圧検出巻線１Ｃに発生する電圧によって、後述する出力電圧Ｖoutの変動を間接的に検出し、その検出結果に応じてパルス駆動信号の導通幅を可変制御するが、負荷の短絡時などにおいてパルス駆動信号の導通幅を最小にし、またはパルス駆動信号そのものを停止して、装置内部の各素子を保護する保護回路としての機能も含んでいる。
【０００４】
一方、トランス１の二次巻線には、整流側同期整流素子としてのＭＯＳ型ＦＥＴ１１と、転流側同期整流素子としてのＭＯＳ型ＦＥＴ１２と、チョークコイル１３と、平滑コンデンサ１４とを含む整流平滑回路としての同期整流回路１５が接続される。より詳しくは、同期整流回路１５は、二次巻線１Ｂのドット側端子にＦＥＴ１２のドレインが接続され、二次巻線Ｂの非ドット側端子にＦＥＴ１１のドレインが接続され、これらのＦＥＴ１１，１２のソースが、チョークコイル１３の一端に接続されると共に、ＦＥＴ１２のドレインとチョークコイル１３の他端との間に、平滑コンデンサ１４を接続して構成される。そして、同期整流回路１５の出力端である平滑コンデンサ１４の両端には、出力端子１６Ａ，１６Ｂが接続され、この出力端子１６Ａ，１６Ｂから図示しない負荷に所望の出力電圧Ｖoutが供給されるようになっている。
【０００５】
また、ＦＥＴ２と同期して同期整流回路１５の各ＦＥＴ１１，１２をスイッチングさせるために、ここではＦＥＴ１１をオンに駆動させる整流側駆動回路１７と、ＦＥＴ１１をオフにさせる整流側オフ回路１８と、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９と、ＦＥＴ１２をオフにさせる転流側オフ回路２０とを備える。整流側駆動回路１７は、抵抗６２と、前記駆動巻線１Ｅと、逆流防止用のダイオード２２との直列回路を、ＦＥＴ１１のゲート・ソース間に接続して構成され、転流側駆動回路１９は、逆流防止用のダイオード２３と駆動巻線１Ｄとの直列回路を、ＦＥＴ１２のゲート・ソース間に接続して構成される。また整流側オフ回路１８は、ＦＥＴ１１のゲートと二次巻線１Ｂのドット側端子との間に接続するダイオード２４と、ＦＥＴ１１のゲート・ソース間に接続する抵抗２５およびダイオード２６の並列回路により構成される。
【０００６】
この従来例では、制御回路５からのパルス駆動信号によって、ＦＥＴ２をスイッチングさせることで、トランス１の一次巻線１Ａに入力電圧Ｖinが断続的に印加され、それにより二次巻線１Ｂに誘起した電圧を、同期整流回路１５が整流平滑することで、出力端子１６Ａ，１６Ｂから負荷に所望の出力電圧Ｖoutが供給される。
【０００７】
具体的には、ＦＥＴ２がオンすると、二次巻線１Ｂと駆動巻線１Ｄ，１Ｅのドット側端子に何れも正極性の電圧が誘起される関係で、整流側駆動回路１７のダイオード２２はオンする。そのため、駆動巻線１ＥからＦＥＴ１１のゲート・ソース間に電圧が印加され、ＦＥＴ１１がオンすると共に、それまでＦＥＴ１２のゲート・ソース間に蓄えられていた電荷が、転流側オフ回路２０によって速やかに放電し、ＦＥＴ２がオンするのと同時にＦＥＴ１２を高速にオフさせることができる。
【０００８】
またＦＥＴ２がオフすると、今度は二次巻線１Ｂと駆動巻線１Ｄ，１Ｅの非ドット側端子に何れも正極性の電圧が誘起される関係で、転流側駆動回路１９のダイオード２３はオンする一方で、整流側駆動回路１７のダイオード２２はオフする。そのため、駆動巻線１ＤからＦＥＴ１２のゲート・ソース間に電圧が印加され、ＦＥＴ１２がオンすると共に、それまでＦＥＴ１１のゲート・ソース間に蓄えられていた電荷が、整流側オフ回路１８によって速やかに放電し、ＦＥＴ２がオフするのと同時にＦＥＴ１１を高速にオフさせることができる。
【０００９】
ところで、図１１に示す従来例では、例えば複数の電源装置を負荷に並列接続する場合に、それらの電源装置間における出力電圧Ｖoutの電位差によって、特定の電源装置の出力端子１６Ａ，１６Ｂに電流が流れ込んで、チョークコイル１３の電流が常にマイナスレベル（出力端子１６Ａからチョークコイル１３を通って出力端子１６Ｂに流れる方向）になる状態に陥る。こうなると、ＦＥＴ１２のドレイン・ソース間に接続するボディダイオードに電流が流れず、ＦＥＴ１１，１２のソース電位に比べて、整流側オフ回路１８を構成するダイオード２４のカソード電位が高くなり、ダイオード２４はオフ状態になって、ＦＥＴ１１のゲート・ソース間に蓄積する電荷を速やかに放電できなくなり（抵抗２５でのみ放電）、本来よりも長い期間ＦＥＴ１１がオンし続けることになる。その結果、ＦＥＴ１１がオフした後に、ＦＥＴ１１のドレイン・ソース間に印加するフライバック電圧が高くなって、やがてトランス１の二次側で異常発振が起こり、素子の定格電圧を超える虞れがある。また、電源装置の停止時にＦＥＴ２を完全にオフしたにも拘らず、ＦＥＴ１１，１２が交互にオンする自励発振動作に陥ると、トランス１の一次側にエネルギーが逆伝送されると共に、ＦＥＴ２，１１，１２の耐圧オーバーによる破損や、入力端子３Ａ，３Ｂ間に接続する入力電源の破損などを引き起こす。
【００１０】
図１２および図１３は、そのような異常発振が発生する前後の状態を実測した各部の動作波形を示している。同図において、図１２は異常発振が起こる少し前の状態を示し、また図１３は、異常発振が起こった後の状態を示す。いずれの図も、Ｖgs2はＦＥＴ２のゲート・ソース間電圧を示し、Ｖds2はＦＥＴ２のドレイン・ソース間電圧を示し、Ｖgs11はＦＥＴ１１のゲート・ソース間電圧を示している。
【００１１】
この実測結果からも明らかなように、異常発振が発生する前の状態になると、ＦＥＴ２がオンからオフに移行しても、ＦＥＴ１１のゲート・ソース間電圧Ｖgs11は速やかに０Ｖにまで下がらず、その分ＦＥＴ２のドレイン・ソース間電圧Ｖds2ひいては二次巻線１Ｂに発生するフライバック電圧が大きくなる。やがて異常発振が発生すると、このフライバック電圧はさらに大きくなり、電源装置内の各素子の定格を超えるほどになる。
【００１２】
このような問題を解決するスイッチング電源装置として、図１４に示すような別な従来例が、特許文献２などで提案されている。ここでは、共通する駆動巻線１Ｅに整流側駆動回路１７と転流側駆動回路１９が接続され、この駆動巻線１Ｅに誘起する電圧を利用して、ＦＥＴ１１，１２を交互にオンさせる構成を有している。また、ＦＥＴ１１を高速にオフする整流側オフ回路１８は、ＦＥＴ２がオフになった瞬間に、ＦＥＴ１１のゲートに蓄積された電荷を、ツェナーダイオード２７からＦＥＴ１２のゲートに分配する機能を有している。
【００１３】
整流側駆動回路１７は、コンデンサ２１と、駆動巻線１Ｅと、逆流防止用のダイオード２２との直列回路を、ＦＥＴ１１のゲート・ソース間に接続して構成され、転流側駆動回路１９は、コンデンサ２１と、駆動巻線１Ｅと、ツェナーダイオード２７とを、ＦＥＴ１１，１２のゲート間に接続して構成される。また整流側オフ回路１８は、前記転流側駆動回路１９の構成に加えて、駆動巻線１Ｅとコンデンサ２１との接続点にドレインを接続し、ＦＥＴ１１のソースにソースを接続してなる第１のスイッチ素子としてのＦＥＴ２９と、ＦＥＴ１１のゲートにドレインを接続し、ＦＥＴ１１のソースにソースを接続してなる第２のスイッチ素子としてのＦＥＴ３０とを備え、これらのＦＥＴ２９，３０のゲートが、何れもＦＥＴ１２のゲートに直接接続される。
【００１４】
図１４に示す回路の動作は引用文献１に開示されており、ここでは詳細な説明を省略するが、ＦＥＴ１１の放電経路が二次巻線１Ｂのドット側端子に接続しておらず、しかもＦＥＴ２９，３０がオンすれば、ＦＥＴ１１のゲート電荷を速やかに放電できるので、出力端子１６Ａ，１６Ｂから外部電圧が印加されても、ＦＥＴ１１を速やかにオフにすることができ、上述した問題を解消することができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３９４４１２６号公報明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで上記図１４の回路では、転流側オフ回路２０が動作することによって、ＦＥＴ１１がオンするよりも先にＦＥＴ１２がオフすると、トランス１のリーケージインダクタンスやパターン配線などの影響で、ＦＥＴ１１，１２のソース電位にリンギングが発生する。その後、ＦＥＴ１１がオンする際に、駆動巻線１Ｅ間に発生する電圧にも同様のリンギングが発生すると、ＦＥＴ２９のゲートにもそのリンギングが発生し、場合によってはＦＥＴ２９をオンさせてしまう虞れがある。
【００１７】
特にＦＥＴ２９は比較的小型で耐圧の低い素子を使用するので、ドレイン電流の流れ出す閾値Ｖthの低いものが多い。しかも温度が上昇すると、ＦＥＴ２９の閾値Ｖthは一層下がり、多少のリンギングであってもＦＥＴ２９はオンし易くなって、図１４の回路を使用する上で問題となる。
【００１８】
図１５は、図１４の回路におけるＦＥＴ２９のゲート・ソース間電圧Ｖgs29を示したものである。同図からも明らかなように、ＦＥＴ２のゲート・ソース間電圧がＬ（低）レベルになり、ＦＥＴ１１のオン期間に移行しても、ＦＥＴ２９のゲート・ソース間にはリンギングに伴う電圧Ｖgs29が発生しており、このＦＥＴ２９がオンすればＦＥＴ１１のゲートから電荷が放電する現象が起きてしまう。こうなると、ＦＥＴ１１を十分に駆動できなくなり、電源装置としての効率低下や出力電圧Ｖoutの大きな変動を引き起こす要因となる。
【００１９】
本発明は上記問題点に着目してなされたもので、主スイッチング素子がオフするのと同時に、整流側同期整流素子を速やかにオフさせることができ、しかも整流側同期整流素子のオン期間中に、スイッチ素子が誤動作するのを防止できるスイッチング電源装置を提供することを、その目的とする。
【課題を解決するための手段】
【００２０】
本発明のスイッチング電源装置は、上記目的を達成するために、トランスの一次巻線側に主スイッチング素子を備え、このトランスの二次巻線側に、整流側同期整流素子と転流側同期整流素子とを含む同期整流回路を備えると共に、前記主スイッチング素子にパルス駆動信号を供給する制御回路を備えてなり、前記主スイッチング素子がオフするのに同期して、前記整流側同期整流素子をオフにさせる整流側オフ回路と、前記主スイッチング素子がオフするのに同期して、前記転流側同期整流素子をオンに駆動させる転流側駆動回路と、を備えたスイッチング電源装置において、前記転流側駆動回路は、前記トランスに設けられた駆動巻線から前記転流側同期整流素子をオンにする駆動信号を生成する構成を有し、前記整流側オフ回路は、前記駆動巻線の一端に発生する電圧を上方にレベルシフトさせる容量性素子と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子と、を備え、前記主スイッチング素子がオフするのに伴い前記スイッチ素子がオンすると、前記整流側同期整流素子の制御端子に蓄積した電荷を放電可能にする構成とし、前記スイッチ素子がオフすると、このスイッチ素子の制御端子の電位を、前記整流側同期整流素子および前記転流側同期整流素子の接続点の電位よりも下げる誤動作防止回路を備えて構成される。
【００２１】
この場合、前記容量性素子に接続され、この容量性素子と共に前記スイッチ素子の制御端子に発生するリンギングを調整する抵抗をさらに備えることが好ましい。
【００２２】
その代わりに若しくはそれに加えて、前記主スイッチング素子がオンするのに同期して、前記トランスの二次巻線に発生する電圧を用いて、前記整流側同期整流素子をオンに駆動させる整流側駆動回路を備えてもよい。
【００２３】
また、それらの代わりに若しくはそれらに加えて、前記制御回路の動作時に、前記整流側同期整流素子および前記転流側同期整流素子の接続点よりも高い電位を生成し、前記制御回路の動作停止時に、この生成した電位によって前記スイッチ素子をオン状態に保持する電圧生成回路を備えてもよい。
【００２４】
さらに、前記整流側同期整流素子と直列に誘導性素子を接続してもよい。
【００２５】
その場合、前記誘導性素子に流れる電流を検出し、この電流が一定値を越えたら、前記転流側同期整流素子をオフにさせる転流側オフ回路をさらに備えるのが好ましい。
【発明の効果】
【００２６】
本発明のスイッチング電源装置によれば、主スイッチング素子がオフすると、駆動巻線の一端に発生する電圧は緩やかに上昇するが、この電圧をそのままスイッチ素子に供給するのではなく、容量性素子によって上方にレベルシフトさせた上で、これをスイッチ素子にスイッチ駆動信号として供給するので、スイッチ素子は主スイッチング素子がオフするのとほぼ同時にオンして、整流側同期整流素子の制御端子に蓄積した電荷を速やかに放電する。したがって、本来は転流側同期整流素子をオンに駆動させる転流側駆動回路の駆動巻線を利用して、この駆動巻線に容量性素子を付加するだけで、主スイッチング素子がオフするのと同時に、整流側同期整流素子を速やかにオフさせることができる。
【００２７】
また、主スイッチング素子がオンすることに伴ない、駆動巻線の一端に発生する電圧が低下してスイッチ素子がオフすると、スイッチ素子の制御端子の電位が、整流側同期整流素子および転流側同期整流素子の接続点の電位よりも低くなる。そのため、大きなリンギングがスイッチ素子の制御端子に発生した場合でも、スイッチ素子がオンするには至らず、スイッチ素子が誤ってオン動作するのを確実に防止できる。
【００２８】
本発明では、好ましくはスイッチ素子のゲートに発生するリンギングを調整する電圧調整回路を有するので、スイッチ素子がオフしている間に、スイッチ素子のゲートに発生するリンギングの電圧レベルを調整できる。
【００２９】
また、トランスにわざわざ駆動巻線を設けなくても、トランスの二次巻線に発生する電圧を利用して整流側同期整流素子をオンに駆動できれば、その駆動巻線を省略して、トランス構造の簡素化を図ることができる。
【００３０】
また電圧生成回路は、制御回路の動作時に、整流側同期整流素子および転流側同期整流素子の接続点よりも高い電位を生成し、制御回路が動作停止すると、その生成した電位を利用して、スイッチ素子をオン状態に保持する。これにより、制御回路ひいては電源装置の停止時において、整流側同期整流素子の制御端子に蓄積する電荷を速やかに放出して、整流側同期整流素子をオフ状態に保ち、整流側同期整流素子および転流側同期整流素子が交互にオンする自励発振動作を確実に回避することができる。
【００３１】
また誘導性素子を付加することにより、トランスの二次側に大電流が流れるのを防止しつつ、スイッチ素子に発生するリンギングを効果的に抑制でき、スイッチ素子の誤動作が回避できる。
【００３２】
さらに、誘導性素子に流れる電流を利用して、転流側同期整流素子を確実にオフさせることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１を示すスイッチング電源装置の回路図である。
【図２】同上、各部の動作を示す波形図である。
【図３】本発明の実施例２を示すスイッチング電源装置の回路図である。
【図４】本発明の実施例３を示すスイッチング電源装置の回路図である。
【図５】本発明の実施例４を示すスイッチング電源装置の回路図である。
【図６】本発明の実施例５を示すスイッチング電源装置の回路図である。
【図７】本発明の実施例６を示すスイッチング電源装置の回路図である。
【図８】本発明の実施例７を示すスイッチング電源装置の回路図である。
【図９】図８の回路例において、各部の動作を実測した波形図である。
【図１０】図８の回路例において、各部の動作を実測した波形図である。
【図１１】従来例を示すスイッチング電源装置の回路図である。
【図１２】図１１の回路において、異常発振が起こる少し前の状態を実測した各部の波形図である。
【図１３】図１１の回路において、異常発振時の状態を実測した各部の波形図である。
【図１４】別な従来例を示すスイッチング電源装置の回路図である。
【図１５】図１４の回路例において、リンギングが発生した状態の波形図である。
【発明を実施するための形態】
【００３４】
以下、添付図面を参照して、本発明の好適な各実施例について説明する。なお、従来例で示したものと同一箇所には同一符号を付し、共通する部分の説明は重複を避けるために極力省略する。
【実施例１】
【００３５】
図１は、本発明で提案するスイッチング電源装置の基本構成を示すもので、前記図１４で示した従来例と比較すると、ここではＦＥＴ１１をオンにする駆動信号を生成する駆動巻線１Ｅと、ＦＥＴ１２をオンにする駆動信号を生成する駆動巻線１Ｄが別個に設けられており、またＦＥＴ２のオフ時に、ＦＥＴ１１のゲートに蓄積した電荷を、ＦＥＴ１２に分配するツェナーダイオード２７が存在しない。また整流側オフ回路１８は、駆動巻線１Ｅとコンデンサ２１との接続点にドレインを接続し、ＦＥＴ１１のソースにソースを接続したＦＥＴ２９と、駆動巻線１Ｄの非ドット側端子とＦＥＴ２９のゲートとの間に接続したコンデンサ３１とにより構成される。その他、ＦＥＴ１１のソースにアノードを接続し、ＦＥＴ１２のゲートにカソードを接続したダイオード３２と、ＦＥＴ２９のソースにアノードを接続し、ＦＥＴ２９のゲートにカソードを接続した定電圧素子たるツェナーダイオード３３と、ＦＥＴ２９のゲートにアノードを接続し、ＦＥＴ１２のゲートにカソードを接続したダイオード３４と、がそれぞれ設けられる。それ以外の構成は、図１４に示す従来例と共通している。
【００３６】
コンデンサ３１は、ＦＥＴ２がオフするのに伴い、駆動巻線１Ｄの非ドット側端子に発生する電圧を利用して、ＦＥＴ２９のゲートに対する駆動信号を生成し、それによりＦＥＴ２９をオンに駆動させるスイッチ素子駆動回路としての機能を有している。特にここでは、駆動巻線１Ｄの非ドット側端子を基準電位として、これにコンデンサ３１の充電電圧を加えた電圧レベルが、ＦＥＴ２９のゲートに与えられるようになっており、コンデンサ３１は、駆動巻線１Ｄの非ドット側端子に発生する電圧に対して、一定の上方にレベルシフトした電位にＦＥＴ２９のゲートを保持するレベルシフト回路として設けられている。
【００３７】
スイッチ素子としてのＦＥＴ２９は、ＦＥＴ２のオフ時にＦＥＴ１１のゲートからコンデンサ２１に至る電流経路を短絡するもので、ＦＥＴ２９がオンすると、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄えられていた電荷を、ＦＥＴ２９のドレインからソースを通してＦＥＴ１１のソースに放出する放電経路が形成される。また、この電荷放出の過程で、コンデンサ２１よりもＦＥＴ１１のゲートに蓄積した電荷が先に完全に放出すると、今度はダイオード３２が導通して、コンデンサ２１に残留する電荷を完全に放出するようになっている。さらにツェナーダイオード３３は、ＦＥＴ１１，１２の接続点の電位に対し、ＦＥＴ２９のゲート電位がツェナー電圧以上にならないようにするもので、特に本実施例では、ＦＥＴ２９のオフ時において、ＦＥＴ２９のゲート電位を電圧降下Ｖｆ分下げて、ＦＥＴ２９が確実にオンしないレベルにする誤動作防止回路としての機能を有している。
【００３８】
次に、上記構成についてその作用を、図２の波形図を参照しながら説明する。なお、この図２において、最上段のＶgs2は、主スイッチング素子であるＦＥＴ２のゲート・ソース間電圧であり、以下のＶ1D，Ｖgs29，Ｖgs11は、駆動巻線１Ｄの非ドット側に発生する電圧，ＦＥＴ29のゲート・ソース間電圧，ＦＥＴ11のゲート・ソース間電圧をそれぞれ示している。また、ＶthはＦＥＴ２９のドレイン電流が流れ出す閾値である。
【００３９】
通常の動作時には、制御回路５からのパルス駆動信号によって、ＦＥＴ２をスイッチングさせることで、トランス１の一次巻線１Ａに入力電圧Ｖinが断続的に印加され、それにより二次巻線１Ｂに誘起した電圧を、同期整流回路１５が整流平滑することで、出力端子１６Ａ，１６Ｂから負荷に所望の出力電圧Ｖoutが供給される。
【００４０】
この一連の動作の過程で、制御回路からのパルス駆動信号がＨレベルになって、ＦＥＴ２がオンし、トランス１の一次巻線１Ａに対し、そのドット側端子に正極性の入力電圧Ｖinが印加されると、二次巻線１Ｂと駆動巻線１Ｄ，１Ｅのドット側端子に正極性の電圧が誘起され、整流側駆動回路１７のダイオード２２はオンする。そのため整流側駆動回路１７は、駆動巻線１Ｅからコンデンサ２１を通してＦＥＴ１１のゲート・ソース間に電圧を印加し、ＦＥＴ１１を直ちにオンにする。ＦＥＴ１１のボディダイオードに電流が流れるデッドタイムを減らすことで、ＦＥＴ１１としての効率を向上できる。
【００４１】
これに対して、転流側駆動回路１９はＦＥＴ１２に対し何も関与せず、代わりにＦＥＴ２がオンすると転流側オフ回路２０が動作して、ＦＥＴ１２のゲート・ソース間に蓄えられていた電荷を速やかに放電させ、ＦＥＴ２がオンするのと同時にＦＥＴ１２を高速にオフさせる。このとき、コンデンサ３１の一端が接続する駆動巻線１Ｄの非ドット側端子は、ドット側端子よりも電位が低く、また転流側オフ回路２０がＦＥＴ１２のゲート・ソース間電圧を下げて、ダイオード３４をオンにするので、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は速やかに下がって、このＦＥＴ２９がオフする。
【００４２】
ＦＥＴ２９がオフする期間において、仮に大きなリンギングが発生した場合でも、ツェナーダイオード３３の電圧降下Ｖｆがある程度大きいことで、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、ＦＥＴ１１，１２のソース電位を基準として、それよりもさらに電圧降下Ｖｆ分マイナスに下がることになり、ＦＥＴ２９が誤ってオン動作するのを確実に防止できる。
【００４３】
その後、制御回路５からのパルス駆動信号がＬレベルになって、ＦＥＴ２がオフすると、今度は二次巻線１Ｂと駆動巻線１Ｄ，１Ｅの非ドット側端子に正極性のフライバック電圧が発生し、転流側駆動回路１９のダイオード２３はオンする一方で、整流側駆動回路１７のダイオード２２はオフする。したがって転流側駆動回路１９は、駆動巻線１ＤからＦＥＴ１２のゲート・ソース間に電圧を印加し、ＦＥＴ１２を直ちにオンにする。ＦＥＴ１２のボディダイオードに電流が流れるデッドタイムを減らすことで、ＦＥＴ１２としての効率を向上できる。
【００４４】
またこのとき、ＦＥＴ１２をオンするための駆動巻線１Ｄの非ドット側端子の電位は、図２に示すように略正弦波状に変化するが、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、この駆動巻線１Ｄの非ドット側端子の電位に、コンデンサ３１の充電電圧を加えた分が発生するので、ＦＥＴ２がオフになった直後から、ＦＥＴ２９の閾値Ｖthよりも高くなり、それによってＦＥＴ２９を直ちにオンさせることができる。そのため、駆動巻線１Ｄの非ドット側端子とＦＥＴ２９のゲートを直接接続した場合よりも、ＦＥＴ１１に蓄積した電荷を速やかに放電して、ＦＥＴ２がオフするのと同時にＦＥＴ１１を高速にオフさせることができる。ＦＥＴ２のオフ期間において、整流側駆動回路１７はＦＥＴ１１に対し何も関与していないので、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄えられていた電荷が、ＦＥＴ２９のドレインからソースを経て放電し、やがてＦＥＴ１１のゲートに蓄積する電荷が完全に放電すると、今度はＦＥＴ３２がオンして、コンデンサ２１に残留する電荷を完全に放電する。ここでＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、コンデンサ３１によるレベルシフトの効果で、ダイオード３２がオフした直後から、次にＦＥＴ２がオンする直前まで、閾値Ｖth以上を保っている。
【００４５】
次に、複数の電源装置を負荷に並列接続する場合に、特定の電源装置の出力端子１６Ａ，１６Ｂから外部電圧が印加された場合の動作を説明する。この場合、ＦＥＴ１１，１２のソース電位に比べて、二次巻線１Ｂのドット側端子の電位が高くなるが、制御回路５からのパルス駆動信号がオンからオフに移行すると、巻線１Ｄの非ドット側端子に発生する電圧によってＦＥＴ２９がオンし、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄積された電荷を放電する。したがって、ＦＥＴ２がオフするのとほぼ同時に、ＦＥＴ１１も速やかにオフすることができ、二次巻線１Ｂに大きなフライバック電圧が発生するのを確実に防止できる。
【００４６】
以上のように、本実施例におけるスイッチング電源装置は、トランス１の一次巻線１ＡにＦＥＴ２を接続し、トランス１の二次巻線１ＢにＦＥＴ１１とＦＥＴ１２とを含む同期整流回路１５を接続すると共に、ＦＥＴ２にパルス駆動信号を供給する制御回路５を備えてなり、ＦＥＴ２がオフするのに同期して、ＦＥＴ１１をオフにさせる整流側オフ回路１８と、前記主スイッチング素子２がオフするのに同期して、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９とを備えたものにおいて、とりわけ転流側駆動回路１９が、トランス１に設けられた駆動巻線１Ｄからの電圧で、ＦＥＴ１２をオンにする駆動信号を生成する構成を有し、また整流側オフ回路１８は、駆動巻線１Ｄの一端に発生する電圧を上方にレベルシフトさせる容量性素子としてのコンデンサ３１と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子としてのＦＥＴ２９を備え、ＦＥＴ２がオフするのに伴いＦＥＴ２９がオンすると、ＦＥＴ１１の制御端子に蓄積した電荷をＦＥＴ２９を通して放電可能にする構成を有している。
【００４７】
この場合、主スイッチング素子であるＦＥＴ２がオフすると、駆動巻線１Ｄの一端に発生する電圧は緩やかに上昇するが、本実施例ではこの電圧をそのままＦＥＴ２９に供給するのではなく、コンデンサ３１の充電電圧によって上方にレベルシフトさせた上で、ＦＥＴ２９にスイッチ駆動信号として供給するので、ＦＥＴ２９はＦＥＴ２がオフするのとほぼ同時にオンして、ＦＥＴ１１の制御端子であるゲートに蓄積した電荷を速やかに放電する。したがって、本来はＦＥＴ１２をオンに駆動させる転流側駆動回路１９の駆動巻線１Ｄを利用して、この駆動巻線１Ｄにコンデンサ３１を付加するだけで、ＦＥＴ２がオフするのと同時に、ＦＥＴ１１も速やかにオフさせることができる。
【００４８】
また本実施例では、ＦＥＴ２９がオフすると、このＦＥＴ２９の制御端子であるゲートの電位を、ＦＥＴ１１，１２の接続点であるソース電位よりも下げる誤動作防止回路としてのツェナーダイオード３３を備えている。
【００４９】
このようにすると、ＦＥＴ２がオンすることに伴ない、駆動巻線１Ｄの一端に発生する電圧が低下してＦＥＴ２９がオフすると、ＦＥＴ２９のゲート電位が、ＦＥＴ１１，１２の接続点の電位よりも低くなる。そのため、大きなリンギングがＦＥＴ２９のゲートに発生した場合でも、ＦＥＴ２９のゲート電位が下がっていて、ＦＥＴ２９がオンするには至らず、ＦＥＴ２９が誤ってオン動作するのを確実に防止できる。
【００５０】
特に本実施例では、ＦＥＴ２９のゲートにリンギングが発生した場合でも、ＦＥＴ２９のゲート電位が閾値Ｖthに達しないように、ツェナーダイオード３３の順方向電圧降下Ｖｆを設定しているので、最適な順方向電圧降下Ｖｆの特性を有するツェナーダイオード３３を誤動作防止回路として予め組み込むだけで、ＦＥＴ２９の誤動作を簡単且つ確実に防止できる。
【実施例２】
【００５１】
図３は、実施例１の基本構成を改変した回路例で、ここではコンデンサ３１に抵抗３７を直列に接続した点が、図１に示す基本構成とは異なる。この抵抗３７はコンデンサ３１と共に、ＦＥＴ２９のゲートに発生するリンギングを調整する電圧調整回路を構成している。コンデンサ３１と抵抗３７とによる時定数を調整することで、ＦＥＴ２９がオフしている間に、ＦＥＴ２９のゲートに発生するリンギングの電圧レベルを抑制できる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例３】
【００５２】
図４は、実施例１の基本構成を改変した別の回路例である。本例では、実施例１で示したような駆動巻線１Ｅとダイオード２２が設けられておらず、代わりに二次巻線１Ｂとコンデンサ２１とにより整流側駆動回路１７を構成する点が注目される。つまりここでは、ＦＥＴ２がオンするのに同期して、トランス１の駆動巻線１Ｅからではなく、二次巻線１Ｂのドット側端子に発生する電圧を利用して、ＦＥＴ１１のゲートに駆動信号を供給することで、このＦＥＴ１１をオンに駆動させる整流側駆動回路１７を備えている。これによって、トランス１にわざわざ駆動巻線１Ｅを設けなくても、二次巻線１Ｂに発生する電圧（出力電圧Ｖout）を利用してＦＥＴ１１をオンに駆動できれば、その駆動巻線１Ｅを省略して、トランス構造の簡素化を図ることができる。
【００５３】
なお、この例では出力電圧Ｖoutからコンデンサ２１を介してＦＥＴ１１を直接駆動しているが、コンデンサ２１に代わり抵抗を介在させてもよい。その他の構成および作用効果は、基本構成と全く共通している。
【実施例４】
【００５４】
図５は、実施例１の基本構成を改変した別の回路例である。本例では、実施例１に示す回路に、電圧生成回路４１としての抵抗４２，４３と、コンデンサ４４と、ダイオード４５とを追加した点が注目される。
【００５５】
より具体的には、ＦＥＴ２９のゲートに抵抗４２の一端を接続し、またＦＥＴ１２のゲートにダイオード４５のアノードを接続し、これらの抵抗４２とダイオード４５のカソードを、抵抗４３とコンデンサ４４からなる並列回路の一端に接続すると共に、この並列回路の他端をＦＥＴ１１のソースに接続して、前記電圧生成回路４１を構成している。
【００５６】
電圧生成回路４１は、制御回路５がＦＥＴ２にパルス駆動信号を供給する動作時に、補助巻線１Ｄの非ドット側端子に誘起される電圧を利用して、抵抗４２またはダイオード４５を介してコンデンサ４４を充電し、このコンデンサ４４の両端間に、ＦＥＴ１１，１２の接続点であるソースよりも高い電圧を生成する。一方、制御回路５がＦＥＴ２にパルス駆動信号を供給する動作を停止する動作停止時になると、コンデンサ４４の両端間に生成した電圧によって、ＦＥＴ２９のゲート電位を抵抗４２でプルアップして、ＦＥＴ１１，１２のソース電位よりも一定時間高く保ち、ＦＥＴ２９をオン状態に保持する。これにより、制御回路５ひいては電源装置の停止時において、ＦＥＴ１１のゲートに蓄積する電荷を速やかに放出して、ＦＥＴ１１をオフ状態に保ち、ＦＥＴ１１，１２が交互にオンする自励発振動作を確実に回避することができる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例５】
【００５７】
図６は、実施例１の基本構成を改変した別の回路例である。ここでは、ＦＥＴ１１と直列にインダクタまたは可飽和リアクトルなどの誘導性素子５１を接続した点が、実施例１の回路とは異なる。
【００５８】
この誘導性素子５１は、例えば特許第４２３４９１５号公報明細書に記載されるように、電流が流れ始める過渡状態では、極めて大きなインピーダンスを有するが、その後の定常状態ではインピーダンスが極めて小さくなる素子である。したがって、ＦＥＴ２に同期してＦＥＴ１１，１２が正しいタイミングでオン・オフを繰り返す正常動作において、誘導性素子５１は平滑コンデンサ１４の充電に支障なく作用するものの、例えばＦＥＴ１１がオフで、ＦＥＴ１２がオンからオフになる前に、ＦＥＴ２がオンになる場合などにおいて、誘導性素子５１を接続した電流経路に正常時よりも大きな電流が発生しようとすると、その電流の流れ始めに誘導性素子５１のインピーダンスが極めて大きくなって、当該電流を制限し、整流平滑回路１５を含めたトランス１の二次側回路に大電流が流れるのを防ぐことができる。
【００５９】
また、補助巻線１Ｄからの電圧を利用して、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９が設けられている場合、本例のような誘導性素子５１を付加すると、誘導性素子５１に発生するリンギング電圧で補助巻線１Ｄに発生するリンギング電圧を相殺して、ＦＥＴ２９のゲート・ソース間電圧のリンギングを抑制できる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例６】
【００６０】
図７に示す別な回路例は、図６における転流側オフ回路２０が、ダイオード５２と、スイッチ素子であるＦＥＴ５３と、抵抗５４とにより示されている。ここでの整流側オフ回路２０は、誘導性素子５１に流れる電流によりその両端に誘起した電圧値が一定値を越えたら、ＦＥＴ５３をオン状態にして、ＦＥＴ１２のゲートに蓄積された電荷を、ダイオード５２からＦＥＴ５３を通して放電するようにし、ＦＥＴ１２をオフにさせるように構成しており、それにより誘導性素子５１に流れる電流を利用して、ＦＥＴ１２を確実にオフさせることができる。なお、その他の構成および作用効果は、図６における回路構成と全く共通している。
【実施例７】
【００６１】
図８に示す回路例は、上記説明した実施例１，２，４〜６の回路例を適宜組み合わせたものである。これらの各部における動作は、上述した通りであるので、繰り返して説明はしない。
【００６２】
その他にここでは、ＦＥＴ１１のゲートにアノードを接続したダイオード２４と、ダイオード２４のカソードと二次巻線１Ｂのドット側端子との間に接続した抵抗６１と、補助巻線１Ｅのドット側端子と、コンデンサ２１の一端およびＦＥＴ２９のドレインの接続点との間に接続した抵抗６２と、補助巻線１Ｅのドット側端子とＦＥＴ５３のゲートとの間に接続したコンデンサ６３と、ＦＥＴ１１のゲート・ソース間に接続した抵抗６４と、ＦＥＴ１２のゲート・ソース間に接続した抵抗６５と、誘導性素子５１の両端間に接続され、この誘導性素子５１をバイパスして、ＦＥＴ１１のソースからチョークコイル１３またはＦＥＴ１２のソースへの電流の流れを可能にするダイオード６６と、誘導性素子５１の一端とＦＥＴ５３のゲートとの間に接続するダイオード６７と、補助巻線１Ｅの非ドット側端子にアノードを接続したツェナーダイオード６８と、ツェナーダイオード６８のカソードにカソードを接続し、ＦＥＴ１２のゲートにアノードを接続したダイオード６９と、をそれぞれ付加している。なお、平滑コンデンサ１４は複数の容量性素子を並列接続することにより構成してもよい。
【００６３】
図９は、図８の回路例における実測結果を示すもので、Ｖds2はＦＥＴ２のドレイン・ソース間電圧，Ｖgs11はＦＥＴ１１のゲート・ソース間電圧，Ｖgs29はＦＥＴ２９のゲート・ソース間電圧を示している。ここに示すように、ＦＥＴ２のオン期間において、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、ＦＥＴ１１，１２のソース電位に対して、ツェナーダイオード３３の順方向電圧降下Ｖｆ分がマイナスに下がっている。そのため、ＦＥＴ２９がリンギングにより誤ってオンする動作を回避できる。
【００６４】
また図１０は、図８の回路例において、制御回路５を停止させたときの各部の動作を示している。ここにあるＶoutは出力端子１６Ａ，１６Ｂ間の電圧，Ｖpoは、制御回路５への動作信号で、この動作信号の電圧レベルがＨからＬに切換わった後は、制御回路５としての動作が停止している。さらにＶgs29はＦＥＴ２９のゲート・ソース間電圧を示している。制御回路５の動作が停止した後、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は抵抗４２でプルアップされる。これにより、ＦＥＴ２９はオンし続けてＦＥＴ１１を確実にオフ状態にし、従来のような自励発振を回避することができる。
【００６５】
なお本発明は、本実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば上記各実施例に共通して、主スイッチング素子，整流側および転流側同期整流素子，スイッチ素子は、何れもＭＯＳ型ＦＥＴに限定されるものではなく、他の制御端子付き半導体素子であってもよい。また、コンデンサ３１に代わる容量性素子を用いたり、誤動作防止回路としてツェナーダイオード３３以外の素子を利用したりしてもよい。
【符号の説明】
【００６６】
１ トランス
１Ａ 一次巻線
２ ＦＥＴ（主スイッチング素子）
５ 制御回路
１１ ＦＥＴ（整流側同期整流素子）
１２ ＦＥＴ（転流側同期整流素子）
１５ 同期整流回路
１７ 整流側オン回路（整流側駆動回路）
１８ 整流側オフ回路
１９ 転流側オン回路（転流側駆動回路）
２０ 転流側オフ回路
２９ ＦＥＴ（スイッチ素子）
３１ コンデンサ（容量性素子）
３３ ツェナーダイオード（誤動作防止回路）
３７ 抵抗
４１ 電圧生成回路
５１ 誘導性素子
【技術分野】
【０００１】
本発明は、各種電子機器に利用可能な同期整流型のスイッチング電源装置に関する。
【背景技術】
【０００２】
従来から知られているスイッチング電源装置の回路図を図１１に示す。同図において、１は入力側と出力側とを絶縁するトランス、２は主スイッチング素子としてＭＯＳ型ＦＥＴで、ここでのトランス１は、一次巻線１Ａ，二次巻線１Ｂ，電圧検出巻線１Ｃ，第１の駆動巻線１Ｄおよび第２の駆動巻線１Ｅを電磁気的に結合して構成される。トランス１の一次巻線１ＡとＦＥＴ２との直列回路は、直流入力電圧Ｖinが印加される入力端子３Ａ，３Ｂ間に接続される。この入力端子３Ａ，３Ｂ間には、他に入力電圧Ｖinを平滑化するための入力コンデンサ４も接続される。
【０００３】
トランス１の一次側には、ＦＥＴ２のゲートにパルス駆動信号を供給する制御回路５が設けられる。制御回路５は、電圧検出巻線１Ｃに発生する電圧によって、後述する出力電圧Ｖoutの変動を間接的に検出し、その検出結果に応じてパルス駆動信号の導通幅を可変制御するが、負荷の短絡時などにおいてパルス駆動信号の導通幅を最小にし、またはパルス駆動信号そのものを停止して、装置内部の各素子を保護する保護回路としての機能も含んでいる。
【０００４】
一方、トランス１の二次巻線には、整流側同期整流素子としてのＭＯＳ型ＦＥＴ１１と、転流側同期整流素子としてのＭＯＳ型ＦＥＴ１２と、チョークコイル１３と、平滑コンデンサ１４とを含む整流平滑回路としての同期整流回路１５が接続される。より詳しくは、同期整流回路１５は、二次巻線１Ｂのドット側端子にＦＥＴ１２のドレインが接続され、二次巻線Ｂの非ドット側端子にＦＥＴ１１のドレインが接続され、これらのＦＥＴ１１，１２のソースが、チョークコイル１３の一端に接続されると共に、ＦＥＴ１２のドレインとチョークコイル１３の他端との間に、平滑コンデンサ１４を接続して構成される。そして、同期整流回路１５の出力端である平滑コンデンサ１４の両端には、出力端子１６Ａ，１６Ｂが接続され、この出力端子１６Ａ，１６Ｂから図示しない負荷に所望の出力電圧Ｖoutが供給されるようになっている。
【０００５】
また、ＦＥＴ２と同期して同期整流回路１５の各ＦＥＴ１１，１２をスイッチングさせるために、ここではＦＥＴ１１をオンに駆動させる整流側駆動回路１７と、ＦＥＴ１１をオフにさせる整流側オフ回路１８と、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９と、ＦＥＴ１２をオフにさせる転流側オフ回路２０とを備える。整流側駆動回路１７は、抵抗６２と、前記駆動巻線１Ｅと、逆流防止用のダイオード２２との直列回路を、ＦＥＴ１１のゲート・ソース間に接続して構成され、転流側駆動回路１９は、逆流防止用のダイオード２３と駆動巻線１Ｄとの直列回路を、ＦＥＴ１２のゲート・ソース間に接続して構成される。また整流側オフ回路１８は、ＦＥＴ１１のゲートと二次巻線１Ｂのドット側端子との間に接続するダイオード２４と、ＦＥＴ１１のゲート・ソース間に接続する抵抗２５およびダイオード２６の並列回路により構成される。
【０００６】
この従来例では、制御回路５からのパルス駆動信号によって、ＦＥＴ２をスイッチングさせることで、トランス１の一次巻線１Ａに入力電圧Ｖinが断続的に印加され、それにより二次巻線１Ｂに誘起した電圧を、同期整流回路１５が整流平滑することで、出力端子１６Ａ，１６Ｂから負荷に所望の出力電圧Ｖoutが供給される。
【０００７】
具体的には、ＦＥＴ２がオンすると、二次巻線１Ｂと駆動巻線１Ｄ，１Ｅのドット側端子に何れも正極性の電圧が誘起される関係で、整流側駆動回路１７のダイオード２２はオンする。そのため、駆動巻線１ＥからＦＥＴ１１のゲート・ソース間に電圧が印加され、ＦＥＴ１１がオンすると共に、それまでＦＥＴ１２のゲート・ソース間に蓄えられていた電荷が、転流側オフ回路２０によって速やかに放電し、ＦＥＴ２がオンするのと同時にＦＥＴ１２を高速にオフさせることができる。
【０００８】
またＦＥＴ２がオフすると、今度は二次巻線１Ｂと駆動巻線１Ｄ，１Ｅの非ドット側端子に何れも正極性の電圧が誘起される関係で、転流側駆動回路１９のダイオード２３はオンする一方で、整流側駆動回路１７のダイオード２２はオフする。そのため、駆動巻線１ＤからＦＥＴ１２のゲート・ソース間に電圧が印加され、ＦＥＴ１２がオンすると共に、それまでＦＥＴ１１のゲート・ソース間に蓄えられていた電荷が、整流側オフ回路１８によって速やかに放電し、ＦＥＴ２がオフするのと同時にＦＥＴ１１を高速にオフさせることができる。
【０００９】
ところで、図１１に示す従来例では、例えば複数の電源装置を負荷に並列接続する場合に、それらの電源装置間における出力電圧Ｖoutの電位差によって、特定の電源装置の出力端子１６Ａ，１６Ｂに電流が流れ込んで、チョークコイル１３の電流が常にマイナスレベル（出力端子１６Ａからチョークコイル１３を通って出力端子１６Ｂに流れる方向）になる状態に陥る。こうなると、ＦＥＴ１２のドレイン・ソース間に接続するボディダイオードに電流が流れず、ＦＥＴ１１，１２のソース電位に比べて、整流側オフ回路１８を構成するダイオード２４のカソード電位が高くなり、ダイオード２４はオフ状態になって、ＦＥＴ１１のゲート・ソース間に蓄積する電荷を速やかに放電できなくなり（抵抗２５でのみ放電）、本来よりも長い期間ＦＥＴ１１がオンし続けることになる。その結果、ＦＥＴ１１がオフした後に、ＦＥＴ１１のドレイン・ソース間に印加するフライバック電圧が高くなって、やがてトランス１の二次側で異常発振が起こり、素子の定格電圧を超える虞れがある。また、電源装置の停止時にＦＥＴ２を完全にオフしたにも拘らず、ＦＥＴ１１，１２が交互にオンする自励発振動作に陥ると、トランス１の一次側にエネルギーが逆伝送されると共に、ＦＥＴ２，１１，１２の耐圧オーバーによる破損や、入力端子３Ａ，３Ｂ間に接続する入力電源の破損などを引き起こす。
【００１０】
図１２および図１３は、そのような異常発振が発生する前後の状態を実測した各部の動作波形を示している。同図において、図１２は異常発振が起こる少し前の状態を示し、また図１３は、異常発振が起こった後の状態を示す。いずれの図も、Ｖgs2はＦＥＴ２のゲート・ソース間電圧を示し、Ｖds2はＦＥＴ２のドレイン・ソース間電圧を示し、Ｖgs11はＦＥＴ１１のゲート・ソース間電圧を示している。
【００１１】
この実測結果からも明らかなように、異常発振が発生する前の状態になると、ＦＥＴ２がオンからオフに移行しても、ＦＥＴ１１のゲート・ソース間電圧Ｖgs11は速やかに０Ｖにまで下がらず、その分ＦＥＴ２のドレイン・ソース間電圧Ｖds2ひいては二次巻線１Ｂに発生するフライバック電圧が大きくなる。やがて異常発振が発生すると、このフライバック電圧はさらに大きくなり、電源装置内の各素子の定格を超えるほどになる。
【００１２】
このような問題を解決するスイッチング電源装置として、図１４に示すような別な従来例が、特許文献２などで提案されている。ここでは、共通する駆動巻線１Ｅに整流側駆動回路１７と転流側駆動回路１９が接続され、この駆動巻線１Ｅに誘起する電圧を利用して、ＦＥＴ１１，１２を交互にオンさせる構成を有している。また、ＦＥＴ１１を高速にオフする整流側オフ回路１８は、ＦＥＴ２がオフになった瞬間に、ＦＥＴ１１のゲートに蓄積された電荷を、ツェナーダイオード２７からＦＥＴ１２のゲートに分配する機能を有している。
【００１３】
整流側駆動回路１７は、コンデンサ２１と、駆動巻線１Ｅと、逆流防止用のダイオード２２との直列回路を、ＦＥＴ１１のゲート・ソース間に接続して構成され、転流側駆動回路１９は、コンデンサ２１と、駆動巻線１Ｅと、ツェナーダイオード２７とを、ＦＥＴ１１，１２のゲート間に接続して構成される。また整流側オフ回路１８は、前記転流側駆動回路１９の構成に加えて、駆動巻線１Ｅとコンデンサ２１との接続点にドレインを接続し、ＦＥＴ１１のソースにソースを接続してなる第１のスイッチ素子としてのＦＥＴ２９と、ＦＥＴ１１のゲートにドレインを接続し、ＦＥＴ１１のソースにソースを接続してなる第２のスイッチ素子としてのＦＥＴ３０とを備え、これらのＦＥＴ２９，３０のゲートが、何れもＦＥＴ１２のゲートに直接接続される。
【００１４】
図１４に示す回路の動作は引用文献１に開示されており、ここでは詳細な説明を省略するが、ＦＥＴ１１の放電経路が二次巻線１Ｂのドット側端子に接続しておらず、しかもＦＥＴ２９，３０がオンすれば、ＦＥＴ１１のゲート電荷を速やかに放電できるので、出力端子１６Ａ，１６Ｂから外部電圧が印加されても、ＦＥＴ１１を速やかにオフにすることができ、上述した問題を解消することができる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３９４４１２６号公報明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ところで上記図１４の回路では、転流側オフ回路２０が動作することによって、ＦＥＴ１１がオンするよりも先にＦＥＴ１２がオフすると、トランス１のリーケージインダクタンスやパターン配線などの影響で、ＦＥＴ１１，１２のソース電位にリンギングが発生する。その後、ＦＥＴ１１がオンする際に、駆動巻線１Ｅ間に発生する電圧にも同様のリンギングが発生すると、ＦＥＴ２９のゲートにもそのリンギングが発生し、場合によってはＦＥＴ２９をオンさせてしまう虞れがある。
【００１７】
特にＦＥＴ２９は比較的小型で耐圧の低い素子を使用するので、ドレイン電流の流れ出す閾値Ｖthの低いものが多い。しかも温度が上昇すると、ＦＥＴ２９の閾値Ｖthは一層下がり、多少のリンギングであってもＦＥＴ２９はオンし易くなって、図１４の回路を使用する上で問題となる。
【００１８】
図１５は、図１４の回路におけるＦＥＴ２９のゲート・ソース間電圧Ｖgs29を示したものである。同図からも明らかなように、ＦＥＴ２のゲート・ソース間電圧がＬ（低）レベルになり、ＦＥＴ１１のオン期間に移行しても、ＦＥＴ２９のゲート・ソース間にはリンギングに伴う電圧Ｖgs29が発生しており、このＦＥＴ２９がオンすればＦＥＴ１１のゲートから電荷が放電する現象が起きてしまう。こうなると、ＦＥＴ１１を十分に駆動できなくなり、電源装置としての効率低下や出力電圧Ｖoutの大きな変動を引き起こす要因となる。
【００１９】
本発明は上記問題点に着目してなされたもので、主スイッチング素子がオフするのと同時に、整流側同期整流素子を速やかにオフさせることができ、しかも整流側同期整流素子のオン期間中に、スイッチ素子が誤動作するのを防止できるスイッチング電源装置を提供することを、その目的とする。
【課題を解決するための手段】
【００２０】
本発明のスイッチング電源装置は、上記目的を達成するために、トランスの一次巻線側に主スイッチング素子を備え、このトランスの二次巻線側に、整流側同期整流素子と転流側同期整流素子とを含む同期整流回路を備えると共に、前記主スイッチング素子にパルス駆動信号を供給する制御回路を備えてなり、前記主スイッチング素子がオフするのに同期して、前記整流側同期整流素子をオフにさせる整流側オフ回路と、前記主スイッチング素子がオフするのに同期して、前記転流側同期整流素子をオンに駆動させる転流側駆動回路と、を備えたスイッチング電源装置において、前記転流側駆動回路は、前記トランスに設けられた駆動巻線から前記転流側同期整流素子をオンにする駆動信号を生成する構成を有し、前記整流側オフ回路は、前記駆動巻線の一端に発生する電圧を上方にレベルシフトさせる容量性素子と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子と、を備え、前記主スイッチング素子がオフするのに伴い前記スイッチ素子がオンすると、前記整流側同期整流素子の制御端子に蓄積した電荷を放電可能にする構成とし、前記スイッチ素子がオフすると、このスイッチ素子の制御端子の電位を、前記整流側同期整流素子および前記転流側同期整流素子の接続点の電位よりも下げる誤動作防止回路を備えて構成される。
【００２１】
この場合、前記容量性素子に接続され、この容量性素子と共に前記スイッチ素子の制御端子に発生するリンギングを調整する抵抗をさらに備えることが好ましい。
【００２２】
その代わりに若しくはそれに加えて、前記主スイッチング素子がオンするのに同期して、前記トランスの二次巻線に発生する電圧を用いて、前記整流側同期整流素子をオンに駆動させる整流側駆動回路を備えてもよい。
【００２３】
また、それらの代わりに若しくはそれらに加えて、前記制御回路の動作時に、前記整流側同期整流素子および前記転流側同期整流素子の接続点よりも高い電位を生成し、前記制御回路の動作停止時に、この生成した電位によって前記スイッチ素子をオン状態に保持する電圧生成回路を備えてもよい。
【００２４】
さらに、前記整流側同期整流素子と直列に誘導性素子を接続してもよい。
【００２５】
その場合、前記誘導性素子に流れる電流を検出し、この電流が一定値を越えたら、前記転流側同期整流素子をオフにさせる転流側オフ回路をさらに備えるのが好ましい。
【発明の効果】
【００２６】
本発明のスイッチング電源装置によれば、主スイッチング素子がオフすると、駆動巻線の一端に発生する電圧は緩やかに上昇するが、この電圧をそのままスイッチ素子に供給するのではなく、容量性素子によって上方にレベルシフトさせた上で、これをスイッチ素子にスイッチ駆動信号として供給するので、スイッチ素子は主スイッチング素子がオフするのとほぼ同時にオンして、整流側同期整流素子の制御端子に蓄積した電荷を速やかに放電する。したがって、本来は転流側同期整流素子をオンに駆動させる転流側駆動回路の駆動巻線を利用して、この駆動巻線に容量性素子を付加するだけで、主スイッチング素子がオフするのと同時に、整流側同期整流素子を速やかにオフさせることができる。
【００２７】
また、主スイッチング素子がオンすることに伴ない、駆動巻線の一端に発生する電圧が低下してスイッチ素子がオフすると、スイッチ素子の制御端子の電位が、整流側同期整流素子および転流側同期整流素子の接続点の電位よりも低くなる。そのため、大きなリンギングがスイッチ素子の制御端子に発生した場合でも、スイッチ素子がオンするには至らず、スイッチ素子が誤ってオン動作するのを確実に防止できる。
【００２８】
本発明では、好ましくはスイッチ素子のゲートに発生するリンギングを調整する電圧調整回路を有するので、スイッチ素子がオフしている間に、スイッチ素子のゲートに発生するリンギングの電圧レベルを調整できる。
【００２９】
また、トランスにわざわざ駆動巻線を設けなくても、トランスの二次巻線に発生する電圧を利用して整流側同期整流素子をオンに駆動できれば、その駆動巻線を省略して、トランス構造の簡素化を図ることができる。
【００３０】
また電圧生成回路は、制御回路の動作時に、整流側同期整流素子および転流側同期整流素子の接続点よりも高い電位を生成し、制御回路が動作停止すると、その生成した電位を利用して、スイッチ素子をオン状態に保持する。これにより、制御回路ひいては電源装置の停止時において、整流側同期整流素子の制御端子に蓄積する電荷を速やかに放出して、整流側同期整流素子をオフ状態に保ち、整流側同期整流素子および転流側同期整流素子が交互にオンする自励発振動作を確実に回避することができる。
【００３１】
また誘導性素子を付加することにより、トランスの二次側に大電流が流れるのを防止しつつ、スイッチ素子に発生するリンギングを効果的に抑制でき、スイッチ素子の誤動作が回避できる。
【００３２】
さらに、誘導性素子に流れる電流を利用して、転流側同期整流素子を確実にオフさせることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例１を示すスイッチング電源装置の回路図である。
【図２】同上、各部の動作を示す波形図である。
【図３】本発明の実施例２を示すスイッチング電源装置の回路図である。
【図４】本発明の実施例３を示すスイッチング電源装置の回路図である。
【図５】本発明の実施例４を示すスイッチング電源装置の回路図である。
【図６】本発明の実施例５を示すスイッチング電源装置の回路図である。
【図７】本発明の実施例６を示すスイッチング電源装置の回路図である。
【図８】本発明の実施例７を示すスイッチング電源装置の回路図である。
【図９】図８の回路例において、各部の動作を実測した波形図である。
【図１０】図８の回路例において、各部の動作を実測した波形図である。
【図１１】従来例を示すスイッチング電源装置の回路図である。
【図１２】図１１の回路において、異常発振が起こる少し前の状態を実測した各部の波形図である。
【図１３】図１１の回路において、異常発振時の状態を実測した各部の波形図である。
【図１４】別な従来例を示すスイッチング電源装置の回路図である。
【図１５】図１４の回路例において、リンギングが発生した状態の波形図である。
【発明を実施するための形態】
【００３４】
以下、添付図面を参照して、本発明の好適な各実施例について説明する。なお、従来例で示したものと同一箇所には同一符号を付し、共通する部分の説明は重複を避けるために極力省略する。
【実施例１】
【００３５】
図１は、本発明で提案するスイッチング電源装置の基本構成を示すもので、前記図１４で示した従来例と比較すると、ここではＦＥＴ１１をオンにする駆動信号を生成する駆動巻線１Ｅと、ＦＥＴ１２をオンにする駆動信号を生成する駆動巻線１Ｄが別個に設けられており、またＦＥＴ２のオフ時に、ＦＥＴ１１のゲートに蓄積した電荷を、ＦＥＴ１２に分配するツェナーダイオード２７が存在しない。また整流側オフ回路１８は、駆動巻線１Ｅとコンデンサ２１との接続点にドレインを接続し、ＦＥＴ１１のソースにソースを接続したＦＥＴ２９と、駆動巻線１Ｄの非ドット側端子とＦＥＴ２９のゲートとの間に接続したコンデンサ３１とにより構成される。その他、ＦＥＴ１１のソースにアノードを接続し、ＦＥＴ１２のゲートにカソードを接続したダイオード３２と、ＦＥＴ２９のソースにアノードを接続し、ＦＥＴ２９のゲートにカソードを接続した定電圧素子たるツェナーダイオード３３と、ＦＥＴ２９のゲートにアノードを接続し、ＦＥＴ１２のゲートにカソードを接続したダイオード３４と、がそれぞれ設けられる。それ以外の構成は、図１４に示す従来例と共通している。
【００３６】
コンデンサ３１は、ＦＥＴ２がオフするのに伴い、駆動巻線１Ｄの非ドット側端子に発生する電圧を利用して、ＦＥＴ２９のゲートに対する駆動信号を生成し、それによりＦＥＴ２９をオンに駆動させるスイッチ素子駆動回路としての機能を有している。特にここでは、駆動巻線１Ｄの非ドット側端子を基準電位として、これにコンデンサ３１の充電電圧を加えた電圧レベルが、ＦＥＴ２９のゲートに与えられるようになっており、コンデンサ３１は、駆動巻線１Ｄの非ドット側端子に発生する電圧に対して、一定の上方にレベルシフトした電位にＦＥＴ２９のゲートを保持するレベルシフト回路として設けられている。
【００３７】
スイッチ素子としてのＦＥＴ２９は、ＦＥＴ２のオフ時にＦＥＴ１１のゲートからコンデンサ２１に至る電流経路を短絡するもので、ＦＥＴ２９がオンすると、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄えられていた電荷を、ＦＥＴ２９のドレインからソースを通してＦＥＴ１１のソースに放出する放電経路が形成される。また、この電荷放出の過程で、コンデンサ２１よりもＦＥＴ１１のゲートに蓄積した電荷が先に完全に放出すると、今度はダイオード３２が導通して、コンデンサ２１に残留する電荷を完全に放出するようになっている。さらにツェナーダイオード３３は、ＦＥＴ１１，１２の接続点の電位に対し、ＦＥＴ２９のゲート電位がツェナー電圧以上にならないようにするもので、特に本実施例では、ＦＥＴ２９のオフ時において、ＦＥＴ２９のゲート電位を電圧降下Ｖｆ分下げて、ＦＥＴ２９が確実にオンしないレベルにする誤動作防止回路としての機能を有している。
【００３８】
次に、上記構成についてその作用を、図２の波形図を参照しながら説明する。なお、この図２において、最上段のＶgs2は、主スイッチング素子であるＦＥＴ２のゲート・ソース間電圧であり、以下のＶ1D，Ｖgs29，Ｖgs11は、駆動巻線１Ｄの非ドット側に発生する電圧，ＦＥＴ29のゲート・ソース間電圧，ＦＥＴ11のゲート・ソース間電圧をそれぞれ示している。また、ＶthはＦＥＴ２９のドレイン電流が流れ出す閾値である。
【００３９】
通常の動作時には、制御回路５からのパルス駆動信号によって、ＦＥＴ２をスイッチングさせることで、トランス１の一次巻線１Ａに入力電圧Ｖinが断続的に印加され、それにより二次巻線１Ｂに誘起した電圧を、同期整流回路１５が整流平滑することで、出力端子１６Ａ，１６Ｂから負荷に所望の出力電圧Ｖoutが供給される。
【００４０】
この一連の動作の過程で、制御回路からのパルス駆動信号がＨレベルになって、ＦＥＴ２がオンし、トランス１の一次巻線１Ａに対し、そのドット側端子に正極性の入力電圧Ｖinが印加されると、二次巻線１Ｂと駆動巻線１Ｄ，１Ｅのドット側端子に正極性の電圧が誘起され、整流側駆動回路１７のダイオード２２はオンする。そのため整流側駆動回路１７は、駆動巻線１Ｅからコンデンサ２１を通してＦＥＴ１１のゲート・ソース間に電圧を印加し、ＦＥＴ１１を直ちにオンにする。ＦＥＴ１１のボディダイオードに電流が流れるデッドタイムを減らすことで、ＦＥＴ１１としての効率を向上できる。
【００４１】
これに対して、転流側駆動回路１９はＦＥＴ１２に対し何も関与せず、代わりにＦＥＴ２がオンすると転流側オフ回路２０が動作して、ＦＥＴ１２のゲート・ソース間に蓄えられていた電荷を速やかに放電させ、ＦＥＴ２がオンするのと同時にＦＥＴ１２を高速にオフさせる。このとき、コンデンサ３１の一端が接続する駆動巻線１Ｄの非ドット側端子は、ドット側端子よりも電位が低く、また転流側オフ回路２０がＦＥＴ１２のゲート・ソース間電圧を下げて、ダイオード３４をオンにするので、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は速やかに下がって、このＦＥＴ２９がオフする。
【００４２】
ＦＥＴ２９がオフする期間において、仮に大きなリンギングが発生した場合でも、ツェナーダイオード３３の電圧降下Ｖｆがある程度大きいことで、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、ＦＥＴ１１，１２のソース電位を基準として、それよりもさらに電圧降下Ｖｆ分マイナスに下がることになり、ＦＥＴ２９が誤ってオン動作するのを確実に防止できる。
【００４３】
その後、制御回路５からのパルス駆動信号がＬレベルになって、ＦＥＴ２がオフすると、今度は二次巻線１Ｂと駆動巻線１Ｄ，１Ｅの非ドット側端子に正極性のフライバック電圧が発生し、転流側駆動回路１９のダイオード２３はオンする一方で、整流側駆動回路１７のダイオード２２はオフする。したがって転流側駆動回路１９は、駆動巻線１ＤからＦＥＴ１２のゲート・ソース間に電圧を印加し、ＦＥＴ１２を直ちにオンにする。ＦＥＴ１２のボディダイオードに電流が流れるデッドタイムを減らすことで、ＦＥＴ１２としての効率を向上できる。
【００４４】
またこのとき、ＦＥＴ１２をオンするための駆動巻線１Ｄの非ドット側端子の電位は、図２に示すように略正弦波状に変化するが、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、この駆動巻線１Ｄの非ドット側端子の電位に、コンデンサ３１の充電電圧を加えた分が発生するので、ＦＥＴ２がオフになった直後から、ＦＥＴ２９の閾値Ｖthよりも高くなり、それによってＦＥＴ２９を直ちにオンさせることができる。そのため、駆動巻線１Ｄの非ドット側端子とＦＥＴ２９のゲートを直接接続した場合よりも、ＦＥＴ１１に蓄積した電荷を速やかに放電して、ＦＥＴ２がオフするのと同時にＦＥＴ１１を高速にオフさせることができる。ＦＥＴ２のオフ期間において、整流側駆動回路１７はＦＥＴ１１に対し何も関与していないので、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄えられていた電荷が、ＦＥＴ２９のドレインからソースを経て放電し、やがてＦＥＴ１１のゲートに蓄積する電荷が完全に放電すると、今度はＦＥＴ３２がオンして、コンデンサ２１に残留する電荷を完全に放電する。ここでＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、コンデンサ３１によるレベルシフトの効果で、ダイオード３２がオフした直後から、次にＦＥＴ２がオンする直前まで、閾値Ｖth以上を保っている。
【００４５】
次に、複数の電源装置を負荷に並列接続する場合に、特定の電源装置の出力端子１６Ａ，１６Ｂから外部電圧が印加された場合の動作を説明する。この場合、ＦＥＴ１１，１２のソース電位に比べて、二次巻線１Ｂのドット側端子の電位が高くなるが、制御回路５からのパルス駆動信号がオンからオフに移行すると、巻線１Ｄの非ドット側端子に発生する電圧によってＦＥＴ２９がオンし、ＦＥＴ１１のゲートおよびコンデンサ２１に蓄積された電荷を放電する。したがって、ＦＥＴ２がオフするのとほぼ同時に、ＦＥＴ１１も速やかにオフすることができ、二次巻線１Ｂに大きなフライバック電圧が発生するのを確実に防止できる。
【００４６】
以上のように、本実施例におけるスイッチング電源装置は、トランス１の一次巻線１ＡにＦＥＴ２を接続し、トランス１の二次巻線１ＢにＦＥＴ１１とＦＥＴ１２とを含む同期整流回路１５を接続すると共に、ＦＥＴ２にパルス駆動信号を供給する制御回路５を備えてなり、ＦＥＴ２がオフするのに同期して、ＦＥＴ１１をオフにさせる整流側オフ回路１８と、前記主スイッチング素子２がオフするのに同期して、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９とを備えたものにおいて、とりわけ転流側駆動回路１９が、トランス１に設けられた駆動巻線１Ｄからの電圧で、ＦＥＴ１２をオンにする駆動信号を生成する構成を有し、また整流側オフ回路１８は、駆動巻線１Ｄの一端に発生する電圧を上方にレベルシフトさせる容量性素子としてのコンデンサ３１と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子としてのＦＥＴ２９を備え、ＦＥＴ２がオフするのに伴いＦＥＴ２９がオンすると、ＦＥＴ１１の制御端子に蓄積した電荷をＦＥＴ２９を通して放電可能にする構成を有している。
【００４７】
この場合、主スイッチング素子であるＦＥＴ２がオフすると、駆動巻線１Ｄの一端に発生する電圧は緩やかに上昇するが、本実施例ではこの電圧をそのままＦＥＴ２９に供給するのではなく、コンデンサ３１の充電電圧によって上方にレベルシフトさせた上で、ＦＥＴ２９にスイッチ駆動信号として供給するので、ＦＥＴ２９はＦＥＴ２がオフするのとほぼ同時にオンして、ＦＥＴ１１の制御端子であるゲートに蓄積した電荷を速やかに放電する。したがって、本来はＦＥＴ１２をオンに駆動させる転流側駆動回路１９の駆動巻線１Ｄを利用して、この駆動巻線１Ｄにコンデンサ３１を付加するだけで、ＦＥＴ２がオフするのと同時に、ＦＥＴ１１も速やかにオフさせることができる。
【００４８】
また本実施例では、ＦＥＴ２９がオフすると、このＦＥＴ２９の制御端子であるゲートの電位を、ＦＥＴ１１，１２の接続点であるソース電位よりも下げる誤動作防止回路としてのツェナーダイオード３３を備えている。
【００４９】
このようにすると、ＦＥＴ２がオンすることに伴ない、駆動巻線１Ｄの一端に発生する電圧が低下してＦＥＴ２９がオフすると、ＦＥＴ２９のゲート電位が、ＦＥＴ１１，１２の接続点の電位よりも低くなる。そのため、大きなリンギングがＦＥＴ２９のゲートに発生した場合でも、ＦＥＴ２９のゲート電位が下がっていて、ＦＥＴ２９がオンするには至らず、ＦＥＴ２９が誤ってオン動作するのを確実に防止できる。
【００５０】
特に本実施例では、ＦＥＴ２９のゲートにリンギングが発生した場合でも、ＦＥＴ２９のゲート電位が閾値Ｖthに達しないように、ツェナーダイオード３３の順方向電圧降下Ｖｆを設定しているので、最適な順方向電圧降下Ｖｆの特性を有するツェナーダイオード３３を誤動作防止回路として予め組み込むだけで、ＦＥＴ２９の誤動作を簡単且つ確実に防止できる。
【実施例２】
【００５１】
図３は、実施例１の基本構成を改変した回路例で、ここではコンデンサ３１に抵抗３７を直列に接続した点が、図１に示す基本構成とは異なる。この抵抗３７はコンデンサ３１と共に、ＦＥＴ２９のゲートに発生するリンギングを調整する電圧調整回路を構成している。コンデンサ３１と抵抗３７とによる時定数を調整することで、ＦＥＴ２９がオフしている間に、ＦＥＴ２９のゲートに発生するリンギングの電圧レベルを抑制できる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例３】
【００５２】
図４は、実施例１の基本構成を改変した別の回路例である。本例では、実施例１で示したような駆動巻線１Ｅとダイオード２２が設けられておらず、代わりに二次巻線１Ｂとコンデンサ２１とにより整流側駆動回路１７を構成する点が注目される。つまりここでは、ＦＥＴ２がオンするのに同期して、トランス１の駆動巻線１Ｅからではなく、二次巻線１Ｂのドット側端子に発生する電圧を利用して、ＦＥＴ１１のゲートに駆動信号を供給することで、このＦＥＴ１１をオンに駆動させる整流側駆動回路１７を備えている。これによって、トランス１にわざわざ駆動巻線１Ｅを設けなくても、二次巻線１Ｂに発生する電圧（出力電圧Ｖout）を利用してＦＥＴ１１をオンに駆動できれば、その駆動巻線１Ｅを省略して、トランス構造の簡素化を図ることができる。
【００５３】
なお、この例では出力電圧Ｖoutからコンデンサ２１を介してＦＥＴ１１を直接駆動しているが、コンデンサ２１に代わり抵抗を介在させてもよい。その他の構成および作用効果は、基本構成と全く共通している。
【実施例４】
【００５４】
図５は、実施例１の基本構成を改変した別の回路例である。本例では、実施例１に示す回路に、電圧生成回路４１としての抵抗４２，４３と、コンデンサ４４と、ダイオード４５とを追加した点が注目される。
【００５５】
より具体的には、ＦＥＴ２９のゲートに抵抗４２の一端を接続し、またＦＥＴ１２のゲートにダイオード４５のアノードを接続し、これらの抵抗４２とダイオード４５のカソードを、抵抗４３とコンデンサ４４からなる並列回路の一端に接続すると共に、この並列回路の他端をＦＥＴ１１のソースに接続して、前記電圧生成回路４１を構成している。
【００５６】
電圧生成回路４１は、制御回路５がＦＥＴ２にパルス駆動信号を供給する動作時に、補助巻線１Ｄの非ドット側端子に誘起される電圧を利用して、抵抗４２またはダイオード４５を介してコンデンサ４４を充電し、このコンデンサ４４の両端間に、ＦＥＴ１１，１２の接続点であるソースよりも高い電圧を生成する。一方、制御回路５がＦＥＴ２にパルス駆動信号を供給する動作を停止する動作停止時になると、コンデンサ４４の両端間に生成した電圧によって、ＦＥＴ２９のゲート電位を抵抗４２でプルアップして、ＦＥＴ１１，１２のソース電位よりも一定時間高く保ち、ＦＥＴ２９をオン状態に保持する。これにより、制御回路５ひいては電源装置の停止時において、ＦＥＴ１１のゲートに蓄積する電荷を速やかに放出して、ＦＥＴ１１をオフ状態に保ち、ＦＥＴ１１，１２が交互にオンする自励発振動作を確実に回避することができる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例５】
【００５７】
図６は、実施例１の基本構成を改変した別の回路例である。ここでは、ＦＥＴ１１と直列にインダクタまたは可飽和リアクトルなどの誘導性素子５１を接続した点が、実施例１の回路とは異なる。
【００５８】
この誘導性素子５１は、例えば特許第４２３４９１５号公報明細書に記載されるように、電流が流れ始める過渡状態では、極めて大きなインピーダンスを有するが、その後の定常状態ではインピーダンスが極めて小さくなる素子である。したがって、ＦＥＴ２に同期してＦＥＴ１１，１２が正しいタイミングでオン・オフを繰り返す正常動作において、誘導性素子５１は平滑コンデンサ１４の充電に支障なく作用するものの、例えばＦＥＴ１１がオフで、ＦＥＴ１２がオンからオフになる前に、ＦＥＴ２がオンになる場合などにおいて、誘導性素子５１を接続した電流経路に正常時よりも大きな電流が発生しようとすると、その電流の流れ始めに誘導性素子５１のインピーダンスが極めて大きくなって、当該電流を制限し、整流平滑回路１５を含めたトランス１の二次側回路に大電流が流れるのを防ぐことができる。
【００５９】
また、補助巻線１Ｄからの電圧を利用して、ＦＥＴ１２をオンに駆動させる転流側駆動回路１９が設けられている場合、本例のような誘導性素子５１を付加すると、誘導性素子５１に発生するリンギング電圧で補助巻線１Ｄに発生するリンギング電圧を相殺して、ＦＥＴ２９のゲート・ソース間電圧のリンギングを抑制できる。その他の構成および作用効果は、基本構成と全く共通している。
【実施例６】
【００６０】
図７に示す別な回路例は、図６における転流側オフ回路２０が、ダイオード５２と、スイッチ素子であるＦＥＴ５３と、抵抗５４とにより示されている。ここでの整流側オフ回路２０は、誘導性素子５１に流れる電流によりその両端に誘起した電圧値が一定値を越えたら、ＦＥＴ５３をオン状態にして、ＦＥＴ１２のゲートに蓄積された電荷を、ダイオード５２からＦＥＴ５３を通して放電するようにし、ＦＥＴ１２をオフにさせるように構成しており、それにより誘導性素子５１に流れる電流を利用して、ＦＥＴ１２を確実にオフさせることができる。なお、その他の構成および作用効果は、図６における回路構成と全く共通している。
【実施例７】
【００６１】
図８に示す回路例は、上記説明した実施例１，２，４〜６の回路例を適宜組み合わせたものである。これらの各部における動作は、上述した通りであるので、繰り返して説明はしない。
【００６２】
その他にここでは、ＦＥＴ１１のゲートにアノードを接続したダイオード２４と、ダイオード２４のカソードと二次巻線１Ｂのドット側端子との間に接続した抵抗６１と、補助巻線１Ｅのドット側端子と、コンデンサ２１の一端およびＦＥＴ２９のドレインの接続点との間に接続した抵抗６２と、補助巻線１Ｅのドット側端子とＦＥＴ５３のゲートとの間に接続したコンデンサ６３と、ＦＥＴ１１のゲート・ソース間に接続した抵抗６４と、ＦＥＴ１２のゲート・ソース間に接続した抵抗６５と、誘導性素子５１の両端間に接続され、この誘導性素子５１をバイパスして、ＦＥＴ１１のソースからチョークコイル１３またはＦＥＴ１２のソースへの電流の流れを可能にするダイオード６６と、誘導性素子５１の一端とＦＥＴ５３のゲートとの間に接続するダイオード６７と、補助巻線１Ｅの非ドット側端子にアノードを接続したツェナーダイオード６８と、ツェナーダイオード６８のカソードにカソードを接続し、ＦＥＴ１２のゲートにアノードを接続したダイオード６９と、をそれぞれ付加している。なお、平滑コンデンサ１４は複数の容量性素子を並列接続することにより構成してもよい。
【００６３】
図９は、図８の回路例における実測結果を示すもので、Ｖds2はＦＥＴ２のドレイン・ソース間電圧，Ｖgs11はＦＥＴ１１のゲート・ソース間電圧，Ｖgs29はＦＥＴ２９のゲート・ソース間電圧を示している。ここに示すように、ＦＥＴ２のオン期間において、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は、ＦＥＴ１１，１２のソース電位に対して、ツェナーダイオード３３の順方向電圧降下Ｖｆ分がマイナスに下がっている。そのため、ＦＥＴ２９がリンギングにより誤ってオンする動作を回避できる。
【００６４】
また図１０は、図８の回路例において、制御回路５を停止させたときの各部の動作を示している。ここにあるＶoutは出力端子１６Ａ，１６Ｂ間の電圧，Ｖpoは、制御回路５への動作信号で、この動作信号の電圧レベルがＨからＬに切換わった後は、制御回路５としての動作が停止している。さらにＶgs29はＦＥＴ２９のゲート・ソース間電圧を示している。制御回路５の動作が停止した後、ＦＥＴ２９のゲート・ソース間電圧Ｖgs29は抵抗４２でプルアップされる。これにより、ＦＥＴ２９はオンし続けてＦＥＴ１１を確実にオフ状態にし、従来のような自励発振を回避することができる。
【００６５】
なお本発明は、本実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば上記各実施例に共通して、主スイッチング素子，整流側および転流側同期整流素子，スイッチ素子は、何れもＭＯＳ型ＦＥＴに限定されるものではなく、他の制御端子付き半導体素子であってもよい。また、コンデンサ３１に代わる容量性素子を用いたり、誤動作防止回路としてツェナーダイオード３３以外の素子を利用したりしてもよい。
【符号の説明】
【００６６】
１ トランス
１Ａ 一次巻線
２ ＦＥＴ（主スイッチング素子）
５ 制御回路
１１ ＦＥＴ（整流側同期整流素子）
１２ ＦＥＴ（転流側同期整流素子）
１５ 同期整流回路
１７ 整流側オン回路（整流側駆動回路）
１８ 整流側オフ回路
１９ 転流側オン回路（転流側駆動回路）
２０ 転流側オフ回路
２９ ＦＥＴ（スイッチ素子）
３１ コンデンサ（容量性素子）
３３ ツェナーダイオード（誤動作防止回路）
３７ 抵抗
４１ 電圧生成回路
５１ 誘導性素子
【特許請求の範囲】
【請求項１】
トランスの一次巻線側に主スイッチング素子を備え、このトランスの二次巻線側に、整流側同期整流素子と転流側同期整流素子とを含む同期整流回路を備えると共に、前記主スイッチング素子にパルス駆動信号を供給する制御回路を備えてなり、
前記主スイッチング素子がオフするのに同期して、前記整流側同期整流素子をオフにさせる整流側オフ回路と、
前記主スイッチング素子がオフするのに同期して、前記転流側同期整流素子をオンに駆動させる転流側駆動回路と、を備えたスイッチング電源装置において、
前記転流側駆動回路は、前記トランスに設けられた駆動巻線から前記転流側同期整流素子をオンにする駆動信号を生成する構成を有し、
前記整流側オフ回路は、前記駆動巻線の一端に発生する電圧を上方にレベルシフトさせる容量性素子と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子と、を備え、前記主スイッチング素子がオフするのに伴い前記スイッチ素子がオンすると、前記整流側同期整流素子の制御端子に蓄積した電荷を放電可能にする構成とし、
前記スイッチ素子がオフすると、このスイッチ素子の制御端子の電位を、前記整流側同期整流素子および前記転流側同期整流素子の接続点の電位よりも下げる誤動作防止回路を備えたことを特徴とするスイッチング電源装置。
【請求項２】
前記容量性素子に接続され、この容量性素子と共に前記スイッチ素子の制御端子に発生するリンギングを調整する抵抗をさらに備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記主スイッチング素子がオンするのに同期して、前記トランスの二次巻線に発生する電圧を用いて、前記整流側同期整流素子をオンに駆動させる整流側駆動回路を備えたことを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記制御回路の動作時に、前記整流側同期整流素子および前記転流側同期整流素子の接続点よりも高い電位を生成し、前記制御回路の動作停止時に、この生成した電位によって前記スイッチ素子をオン状態に保持する電圧生成回路を備えたことを特徴とする請求項１〜３のいずれか一つに記載のスイッチング電源装置。
【請求項５】
前記整流側同期整流素子と直列に誘導性素子を接続したことを特徴とする請求項１〜４のいずれか一つに記載のスイッチング電源装置。
【請求項６】
前記誘導性素子に流れる電流を検出し、この電流が一定値を越えたら、前記転流側同期整流素子をオフにさせる転流側オフ回路をさらに備えたことを特徴とする請求項５記載のスイッチング電源装置。
【請求項１】
トランスの一次巻線側に主スイッチング素子を備え、このトランスの二次巻線側に、整流側同期整流素子と転流側同期整流素子とを含む同期整流回路を備えると共に、前記主スイッチング素子にパルス駆動信号を供給する制御回路を備えてなり、
前記主スイッチング素子がオフするのに同期して、前記整流側同期整流素子をオフにさせる整流側オフ回路と、
前記主スイッチング素子がオフするのに同期して、前記転流側同期整流素子をオンに駆動させる転流側駆動回路と、を備えたスイッチング電源装置において、
前記転流側駆動回路は、前記トランスに設けられた駆動巻線から前記転流側同期整流素子をオンにする駆動信号を生成する構成を有し、
前記整流側オフ回路は、前記駆動巻線の一端に発生する電圧を上方にレベルシフトさせる容量性素子と、前記レベルシフトした電圧がスイッチ駆動信号として与えられるスイッチ素子と、を備え、前記主スイッチング素子がオフするのに伴い前記スイッチ素子がオンすると、前記整流側同期整流素子の制御端子に蓄積した電荷を放電可能にする構成とし、
前記スイッチ素子がオフすると、このスイッチ素子の制御端子の電位を、前記整流側同期整流素子および前記転流側同期整流素子の接続点の電位よりも下げる誤動作防止回路を備えたことを特徴とするスイッチング電源装置。
【請求項２】
前記容量性素子に接続され、この容量性素子と共に前記スイッチ素子の制御端子に発生するリンギングを調整する抵抗をさらに備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記主スイッチング素子がオンするのに同期して、前記トランスの二次巻線に発生する電圧を用いて、前記整流側同期整流素子をオンに駆動させる整流側駆動回路を備えたことを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記制御回路の動作時に、前記整流側同期整流素子および前記転流側同期整流素子の接続点よりも高い電位を生成し、前記制御回路の動作停止時に、この生成した電位によって前記スイッチ素子をオン状態に保持する電圧生成回路を備えたことを特徴とする請求項１〜３のいずれか一つに記載のスイッチング電源装置。
【請求項５】
前記整流側同期整流素子と直列に誘導性素子を接続したことを特徴とする請求項１〜４のいずれか一つに記載のスイッチング電源装置。
【請求項６】
前記誘導性素子に流れる電流を検出し、この電流が一定値を越えたら、前記転流側同期整流素子をオフにさせる転流側オフ回路をさらに備えたことを特徴とする請求項５記載のスイッチング電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１４】
【図１５】
【図９】
【図１０】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１１】
【図１４】
【図１５】
【図９】
【図１０】
【図１２】
【図１３】
【公開番号】特開２０１１−１０４６３（Ｐ２０１１−１０４６３Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５１４６７（Ｐ２００９−１５１４６７）
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３９００１３７２３）ＴＤＫラムダ株式会社 (272)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２５日（２００９．６．２５）
【出願人】（３９００１３７２３）ＴＤＫラムダ株式会社 (272)
【Ｆターム（参考）】
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