セルダイオードを採用する相変移記憶素子及びその製造方法
【課題】セルダイオードを用いる相変移記憶素子及びその製造方法を提供すること。
【解決手段】相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。前記ワードラインは、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された第１半導体パターンを提供する。前記第１半導体パターンは、前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。
【解決手段】相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。前記ワードラインは、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された第１半導体パターンを提供する。前記第１半導体パターンは、前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶素子及びその製造方法に関し、特に、セルダイオードを採用する相変移記憶素子及びその製造方法（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ｅｍｐｌｏｙｉｎｇ ｃｅｌｌ ｄｉｏｄｅｓ ａｎｄ ｍｅｔｈｏｄｓ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
不揮発性記憶素子は、電源を切ってもそれらの内部に保存されたデータが消滅しないという特徴を有する。このような不揮発性記憶素子は、積層ゲート構造（ｓｔａｃｋｅｄ ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するフラッシュ記憶セルを主に採用している。前記積層ゲート構造はチャンネル上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）及び制御ゲート電極を含む。よって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質を改善する必要があり、セルのカップリング比率を増加させなければならない。
【０００３】
前記フラッシュ記憶セルの代りに新しい（ｎｏｖｅｌ）不揮発性記憶セル、例えば、相変移記憶セルが最近提案されている。前記相変移記憶セルの製造方法は特許文献１に「電極とプログラム素子間に介在する面積の縮小（Ｒｅｄｕｃｅｄ Ａｒｅａ Ｉｎｓｅｒｔｉｏｎ Ｂｅｔｗｅｅｎ Ｅｌｅｃｔｒｏｄｅ ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｅｌｅｍｅｎｔ）」という題目でデニソン（Ｄｅｎｎｉｓｏｎ）らによって開示されている。デニソンらによれば、前記相変移記憶セルのそれぞれは複数のビットライン、及び複数のワードラインの交差点（ｃｒｏｓｓ−ｐｏｉｎｔｓ）に配置される。また、前記相変移記憶セルのそれぞれは電気的に直列接続された相変移物質パターン及びセルダイオードを含む。前記セルダイオードのＮ型半導体は前記ワードラインに電気的に接続され、前記相変移物質パターンは前記ビットラインに電気的に接続される。前記ワードライン及び前記セルダイオードの形成はＰ型半導体基板上にエピタキシャル技術を用いて第１Ｎ型半導体層、前記第１Ｎ型半導体層より低い濃度を有する第２Ｎ型半導体層、及びＰ型半導体層を順に形成し、前記Ｐ型半導体層上に金属シリサイド層を形成することを含む。
【０００４】
前記金属シリサイド層、前記Ｐ型半導体層、前記第２Ｎ型半導体層、及び前記第１Ｎ型半導体層をパターニングして前記Ｐ型半導体基板上に配置された複数の平行なＮ型のワードラインと共に前記各Ｎ型のワードライン上に順に積層された第２Ｎ型半導体パターン、Ｐ型半導体パターン、及び金属シリサイドパターンを形成する。この場合、前記ワードラインを形成するために前記第１Ｎ型半導体層をエッチングする間に前記Ｐ型半導体基板がオーバーエッチングされることもある。これは前記Ｐ型半導体基板が前記第１Ｎ型半導体層に対してエッチング選択比を有しないからである。その結果、前記ワードライン間に高いアスペクト比を有する深いトレンチ領域を形成することができる。このような深いトレンチ領域は、後続の工程で形成される素子分離膜で完全に埋め込まれないこともある。すなわち、前記トレンチ領域の高いアスペクト比は前記素子分離膜内にボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）を誘発することになる。
【０００５】
さらに、前記ワードライン上の前記第２Ｎ型半導体パターン、前記Ｐ型半導体パターン、及び前記金属シリサイドパターンは、前記ワードラインを横切るマスクパターンをエッチングマスクとして用いてエッチングされて二次元的に配列され、互いに隔離した複数のセルダイオード及び複数の金属シリサイド電極を形成する。この場合、また前記ワードラインも前記第２Ｎ型半導体パターンに対し低いエッチング選択比を有することもある。その結果、前記セルダイオードを形成するために前記第２Ｎ型半導体パターンをエッチングする間に前記ワードラインはオーバーエッチングされる。これにより、特許文献１に記載されている図２に示したように、前記セルダイオード間の前記ワードラインがリセスする。前記ワードラインのオーバーエッチングは前記ワードラインの電気的な抵抗を増加させる。特許文献１によれば、前記ワードラインのリセスした領域上に高濃度にドーピングされたポケット（図２の２００）を形成して前記ワードラインの電気的な抵抗の増加を防止する。
【０００６】
前記ワードラインは、隣合う相変移セル間に寄生的に形成される水平バイポーラトランジスタ（ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）のベース領域の役割を果たす。この場合、前記ワードライン（すなわち、前記ベース領域）の電気的な抵抗が増加すると、前記寄生水平バイポーラトランジスタ（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の電流利得（ｃｕｒｒｅｎｔ ｇａｉｎ）が増加する。前記寄生水平バイポーラトランジスタの電流利得が増加すると、選択された相変移セルのデータを読み出すための読み出しモード時に、前記選択された相変移セルに電気的に接続されたビットラインに誘導される電圧が一時的に不安定になることがある。これは前記選択された相変移セルに隣接した非選択された相変移セルのビットラインを介して前記寄生バイポーラトランジスタのコレクタ電流に相当する大きい充電電流（ｌａｒｇｅ ｃｈａｒｇｉｎｇ ｃｕｒｒｅｎｔ）が流れるためである。その結果、前記選択された相変移セルのデータを読み出すのにかかるアクセス時間（ａｃｃｅｓｓ ｔｉｍｅ）が増加して相変移記憶素子の特性を低下させる。
【０００７】
さらに、前記寄生水平バイポーラトランジスタの電流利得が増加すると、選択された相変移セル内にデータを保存するためのプログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）時に、前記寄生水平バイポーラトランジスタが動作して前記選択された相変移セルに隣接した非選択された相変移セルのビットラインを介して流れるコレクタ電流を増加させることができる。その結果、前記非選択された相変移セルもプログラムされて前記非選択された相変移セルのデータを変化させることができる。
【０００８】
制限された面積（ｌｉｍｉｔｅｄ ａｒｅａ）内で、前記ワードラインの電気的な抵抗を低減させるためには、前記第１Ｎ型半導体層の厚さを増加させることもできる。しかしながら、前記第１Ｎ型半導体層の厚さを増加させる場合、前記トレンチ領域のアスペクト比がさらに増加して前記素子分離膜の信頼性が低下することになる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６６０５５２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようする技術的課題は、集積度を低下させることなく、信頼性及び電気的な特性の改善に適した相変移記憶素子を提供することにある。
【００１１】
本発明が解決しようする他の技術的課題は、集積度を低下させることなく、信頼性及び電気的な特性を改善させることができる相変移記憶素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一様態によると、セルダイオードを採用する相変移記憶素子が提供される。前記相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数の平行なワードラインを含む。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された複数の第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。
【００１３】
本発明のいくつかの実施形態において、前記第１導電型及び前記第２導電型はそれぞれＰ型及びＮ型とすることができる。
【００１４】
他の実施形態において、前記半導体基板と前記ワードラインとの間の接触面は前記ワードラインに隣接した前記半導体基板の表面と実質的に同じ高さを有することができる。
【００１５】
さらに他の実施形態において、前記ワードラインと前記半導体基板との間に複数のバッファラインを提供することができる。前記バッファラインは前記半導体基板と同じ導電型を有することができ、前記ワードラインと前記バッファラインとの間の接触面は前記絶縁膜と前記半導体基板との間の接触面よりも高い場合もある。
【００１６】
さらに他の実施形態において、前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域をシード層として用いて成長した半導体パターンとすることができる。これとは異なって、前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域上に形成した多結晶半導体パターン、または非晶質半導体パターンを固相エピタキシャル技術を用いて結晶化した半導体パターンとすることができる。
【００１７】
さらに他の実施形態において、前記第１半導体パターンは前記絶縁膜によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンとすることができ、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンとすることができる。
【００１８】
さらに他の実施形態において、前記第１及び第２半導体パターンは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。
【００１９】
さらに他の実施形態において、前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することができる。
【００２０】
さらに他の実施形態において、前記相変移物質パターンを有する基板上に層間絶縁膜を提供することができ、前記層間絶縁膜上に複数のビットラインを配置することができる。前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールによって前記相変移物質パターンに電気的に接続することができる。
【００２１】
さらに他の実施形態において、前記ワードライン、前記第１半導体パターン、及び前記第２半導体パターンは単結晶半導体とすることができる。
【００２２】
さらに他の実施形態において、前記ワードラインの端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）に隣接するように第１及び第２グループのスイッチング素子を配置することができる。第１及び第２グループのスイッチング素子は、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに提供することができる。さらに、平面図として見た場合に、前記ワードライン間に複数のメインワードライン（ｍａｉｎ ｗｏｒｄ ｌｉｎｅｓ）を配置することができる。前記メインワードラインはそれぞれの前記スイッチング素子を制御する電気的信号を伝達する。前記第１グループのスイッチング素子は前記ワードラインのうち奇数番目のワードライン（ｏｄｄ ｗｏｒｄ ｌｉｎｅｓ）にそれぞれ電気的に接続され、前記第２グループのスイッチング素子は前記ワードラインのうち偶数番目のワードライン（ｅｖｅｎ ｗｏｒｄ ｌｉｎｅｓ）にそれぞれ電気的に接続される。前記第１及び第２グループのスイッチング素子はアクセスＭＯＳトランジスタとすることができる。この場合、前記メインワードラインはそれぞれ前記アクセスＭＯＳトランジスタのゲート電極に電気的に接続され、前記ワードラインは前記アクセスＭＯＳトランジスタのドレイン領域にそれぞれ電気的に接続される。前記第２半導体パターン及び前記相変移物質パターン間の前記絶縁膜内に複数の導電性プラグを提供することができる。この場合、前記メインワードラインは前記導電性プラグ間の領域を通ることができる。
【００２３】
本発明の他の様態によると、前記相変移記憶素子は第１導電型の半導体基板及び前記半導体基板上に提供された下部モールド膜を含む。前記下部モールド膜は前記半導体基板の所定領域を露出させる複数の平行な下部開口部（ｌｏｗｅｒ ｏｐｅｎｉｎｇｓ）を有する。前記下部開口部は複数のワードラインで埋められる。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードライン及び前記下部モールド膜は上部モールド膜で覆われる。前記下部モールド膜は前記各ワードラインの所定領域を露出させる複数の上部開口部を有する。前記上部開口部内に第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に第２半導体パターンが積層され、前記第２半導体パターンは前記上部開口部内に提供される。前記第２半導体パターンは前記第１導電型を有する。前記第２半導体パターンの上部にそれぞれ複数の相変移物質パターンが配置される。前記相変移物質パターンはそれぞれ前記第２半導体パターンに電気的に接続される。前記ワードラインと前記第１半導体パターンとの間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記上部モールド膜との間の接触面と実質的に同じ高さを有する。
【００２４】
本発明のさらに他の様態によると、前記相変移記憶素子は第１導電型の半導体基板及び前記半導体基板上に提供された第１モールド膜を含む。前記第１モールド膜は前記半導体基板の所定領域を露出させる複数の第１平行な開口部（ｆｉｒｓｔ ｐａｒａｌｌｅｌ ｏｐｅｎｉｎｇｓ）を有する。前記第１開口部の下部領域は複数のワードラインで埋められる。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記第１開口部の上部領域内に複数の隔壁（ｓｅｐａｒａｔｉｎｇ ｗａｌｌｓ）が位置する。前記隔壁は前記ワードラインの所定領域を露出させる複数の第２開口部を提供する。前記隔壁は前記第１モールド膜に対してエッチング選択比を有する第２モールド膜からなる。前記第２開口部内に第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に第２半導体パターンが積層され、前記第２半導体パターンは前記第２開口部内に提供される。前記第２半導体パターンは前記第１導電型を有する。前記第２半導体パターン上部にそれぞれ複数の相変移物質パターンが配置され、前記相変移物質パターンはそれぞれ前記第２半導体パターンに電気的に接続される。前記ワードラインと前記第１半導体パターンとの間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記隔壁との間の接触面と実質的に同じ高さを有する。
【００２５】
本発明のさらに他の様態によると、セルダイオードを有する相変移記憶素子の製造方法を提供する。前記方法は、第１導電型の半導体基板上に複数の平行なワードラインと前記ワードラインとの間のギャップ領域を埋めるワードライン分離膜（ｗｏｒｄ ｌｉｎｅ ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）を形成することを含む。前記ワードラインは前記第１導電型と異なる第２導電型を有するように形成される。前記ワードライン及び前記ワードライン分離膜上に上部モールド膜を形成する。前記上部モールド膜をパターニングして前記ワードラインの所定領域を露出させる複数の上部開口部を形成する。前記上部開口部内に第１半導体パターン及び第２半導体パターンを順に形成する。前記第１半導体パターンは前記第１導電型または前記第２導電型を有するように形成し、前記第２半導体パターンは前記第１導電型を有するように形成する。前記第２半導体パターンを有する基板上に前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する。
【００２６】
本発明のいくつかの実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、前記半導体基板上に前記第１導電型と異なる第２導電型の上部エピタキシャル層を形成することと、前記上部エピタキシャル半導体層をパターニングして複数の平行な上部エピタキシャル半導体パターンを形成することと、前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成することと、前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出させることを含む。
【００２７】
他の実施形態において、前記ワードラインの下部にバッファラインを追加で形成することができる。この場合、前記バッファライン、前記ワードライン、及び前記ワードライン分離膜を形成することは、前記半導体基板上に前記第１導電型を有する下部エピタキシャル半導体層及び前記第１導電型と異なる第２導電型の上部エピタキシャル半導体層を順に形成することと、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングして順に積層した下部エピタキシャル半導体パターン及び上部エピタキシャル半導体パターンを形成することと、前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成することと、前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出させることを含むことができる。
【００２８】
さらに他の実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、前記半導体基板上に下部モールド膜を形成することと、前記下部モールド膜をパターニングして前記半導体基板の所定領域を露出させる複数の平行な下部開口部を形成することと、前記下部開口部内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数の半導体ラインを形成することを含むことができる。前記半導体ラインは前記第１導電型と異なる第２導電型を有するように形成することができる。前記半導体ラインを形成する前に、前記下部開口部の下部領域内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数のバッファラインを形成することができる。前記バッファラインは前記第１導電型を有するように形成することができる。
【００２９】
さらに他の実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、第１導電型の半導体基板の所定領域内にトレンチ素子分離膜を形成して複数の平行な活性領域を画定することと、前記活性領域内に前記第１導電型と異なる第２導電型の不純物イオンを注入して第２導電型のワードラインを形成することを含むことができる。前記第２導電型の不純物イオンを注入する前後に、前記活性領域内に前記第１導電型の不純物イオンを注入して前記ワードラインの下部に前記第１導電型のバッファラインを形成することができる。
【００３０】
さらに他の実施形態において、前記第１及び第２半導体パターンは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。
【００３１】
さらに他の実施形態において、前記第２半導体パターン上にそれぞれ複数の導電性プラグを形成することができる。前記第１及び第２半導体パターンと共に前記導電性プラグは前記上部開口部内に形成することができる。
【００３２】
さらに他の実施形態において、前記第１導電型及び前記第２導電型はそれぞれＰ型及びＮ型とすることができる。
【００３３】
さらに他の実施形態において、前記半導体基板は単結晶半導体基板とすることができ、前記ワードライン、前記第１半導体パターン、及び前記第２半導体パターンは単結晶半導体パターンとすることができる。
【００３４】
さらに他の実施形態において、前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することができる。
【００３５】
さらに他の実施形態において、前記相変移物質パターンを有する基板上に層間絶縁膜を形成することができ、前記層間絶縁膜をパターニングして前記相変移物質パターンを露出させるビットラインコンタクトホールを形成することができる。さらに、前記層間絶縁膜上に前記ビットラインコンタクトホールを覆う複数のビットラインを形成することができる。前記ビットラインは前記ワードラインの上部を横切るように形成することができる。
【００３６】
本発明のさらに他の様態によると、前記相変移記憶素子を製造する方法は、第１導電型の半導体基板上に第１モールド膜を形成することと、前記第１モールド膜をパターニングして前記半導体基板の所定領域を露出させる第１開口部を形成することを含む。前記第１開口部の下部領域内に複数のワードラインを形成する。前記ワードラインは前記第１導電型と異なる第２導電型を有するように形成する。前記第１開口部の上部領域内に第２モールド膜パターンを形成する。前記第２モールド膜パターンは前記第１モールド膜に対してエッチング選択比を有する絶縁膜で形成する。前記第２モールド膜パターンをパターニングして前記各ワードラインの所定領域を露出させる複数の第２開口部を提供する隔離パターンを形成する。前記第２開口部内に第１半導体パターン及び第２半導体パターンを順に形成する。前記第１半導体パターンは前記第１導電型または前記第２導電型を有するように形成し、前記第２半導体パターンは前記第１導電型を有するように形成する。前記第２半導体パターンを有する基板上に前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する。
【発明の効果】
【００３７】
本発明によれば、ワードライン及びセルダイオードがモールド膜及び選択的エピタキシャル成長技術を用いて半導体基板上に形成される。これによって、前記ワードラインの電気的な抵抗を低減させるために前記ワードラインの厚さ（すなわち、高さ）を増加させても、前記ワードライン間の前記モールド膜内に如何なるボイドまたは隙間（ｓｅａｍｓ）を形成することを防止することができる。また、前記ワードライン及びセルダイオードを形成するためにエッチング工程を伴うパターニング工程を必要としない。よって、前記半導体基板及び前記ワードラインがリセスされるのを防止することができる。結果的に、制限された面積内で工程欠陥（ｐｒｏｃｅｓｓ ｄｅｆｅｃｔｓ）なしに、前記ワードラインの電気的な抵抗を最小化させることができるので、相変移セルアレイ領域内の寄生バイポーラトランジスタの動作を著しく抑制することができる。
【図面の簡単な説明】
【００３８】
【図１】セルダイオードを採用する相変移記憶素子を示す例示的なブロックダイヤグラムである。
【図２】セルダイオード及び選択トランジスタを採用する相変移記憶素子の１つのセルブロックを示す例示的な概路図である。
【図３】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。
【図４】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。
【図５Ａ】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図である。
【図５Ｂ】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図６Ａ】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図である。
【図６Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図７Ａ】本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図４のＩ−Ｉ’に沿った断面図である。
【図７Ｂ】本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図４のＩＩ−ＩＩ’に沿った断面図である。
【図８Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図８Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図９Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図９Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１０Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１０Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１１Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１１Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１２Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１２Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１３Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１３Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１４Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１４Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１５Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１５Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【発明を実施するための形態】
【００３９】
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００４０】
図１はセルダイオードを用いた相変移記憶セルを備える相変移記憶素子を示す例示的な（ｅｘｅｍｐｌａｒｙ）ブロックダイヤグラムである。
【００４１】
図１を参照すると、前記相変移記憶素子はセルアレイ領域ＣＡ及び周辺回路領域を含む。セルアレイ領域ＣＡはｎ個の（ｎ−ｎｕｍｂｅｒ ｏｆ）ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎ及びビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎと交差するｍ個の（ｍ−ｎｕｍｂｅｒ ｏｆ）ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍを備える。ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎ及びワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍの交差点（ｃｒｏｓｓ ｐｏｉｎｔｓ）にそれぞれ二次元的に配列された複数の相変移記憶セルＣｐが配置される。相変移記憶セルＣｐのそれぞれは電気的に直列接続された相変移物質パターンＲｐ及びセルダイオードＤを含む。
【００４２】
セルダイオードＤのＰ型半導体は、相変移物質パターンＲｐの一端に電気的に接続され、相変移物質パターンＲｐの他の端はビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち何れか１つに電気的に接続される。また、セルダイオードＤのＮ型半導体は、ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍのうち何れか１つに電気的に接続される。ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍは前記周辺回路領域内のワードラインドライバＷＬＤに接続され、ワードラインドライバＷＬＤは、読み出しモード（ｒｅａｄ ｍｏｄｅ）またはプログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）時にワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍのうち何れか１つを選択する。
【００４３】
各ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎは、前記周辺回路領域内のビットラインドライバ及び感知増幅器で構成されるコア回路（ｃｏｒｅ ｃｉｒｃｕｉｔ）Ｂ／Ｓに電気的に接続される。前記ビットラインドライバは、ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち少なくとも何れか１つを選択する。すなわち、前記ビットラインドライバによって選択されるビットラインの数は前記相変移記憶素子のビット構成（ｂｉｔ ｏｒｇａｎｉｚａｔｉｏｎ）によって決まる。例えば、前記相変移記憶素子のビット構成が“×４”の場合に、前記ビットラインドライバはビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち４つのビットラインを選択する。ここで、前記ビット構成は一度で出力されるデータの数を意味する。また感知増幅器は、前記選択されたビットラインに誘導される電気的な信号（例えば、電圧）を基準信号φｒｅｆと比べて前記ビットライン信号が論理“０”、または論理“１”であるのかを判別（ｄｉｓｃｒｉｍｉｎａｔｅ）し、前記ビットライン信号を入／出力パッドＩ／Ｏｐａｄｓに伝送する。
【００４４】
図１に示す相変移記憶素子によると、１つのワードラインに数十個、またはその以上の相変移記憶セルを接続することができる。この場合、ワードラインドライバＷＬＤから一番遠い相変移セルに保存されたデータのアクセス時間は前記ワードラインの電気的な抵抗及び寄生キャパシタンス（すなわち、ローディングキャパシタンス）により著しく増加することができる。よって、セルアレイ領域ＣＡを複数のセルブロックＢＬＫで分割して前記１つのワードラインに接続される相変移セルの数を減少させると、前記選択された相変移セルに保存されたデータのアクセス時間を低減することができる。
【００４５】
図２は複数のセルブロックＢＬＫのうちに１つのセルブロック及びそれに接続されたコア回路を示す概路図である。
【００４６】
図２を参照すると、１つのセルブロックＢＬＫは４つのビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及び４つのワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を含むことができる．しかし、ビットライン及び前記ワードラインの数は４つに限られず、例えば４つよりも大きいこともある。４つのワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は４つのビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を横切って配置される。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及びワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４の交差点にそれぞれ１６個の相変移記憶セルＣｐが配置される。相変移記憶セルＣｐのそれぞれは図１において説明した内容と同じである。
【００４７】
ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、それぞれ４つのブロック選択スイッチング素子に接続され、前記ブロック選択スイッチング素子を制御する４つのメインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に隣接するように配置することができる。すなわち、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４間に配置することができる。前記ブロック選択スイッチング素子はアクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４とすることができる。この場合、第１〜第４ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４はそれぞれ第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のドレイン領域に接続され、第１〜第４メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれ第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のゲート電極に接続される。また、アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のソース領域はすべて接地される。
【００４８】
第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３、すなわち第１グループのアクセスＭＯＳトランジスタは図２に示したようにセルブロックＢＬＫの右側に配置することができ、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４、すなわち第２グループのアクセスＭＯＳトランジスタはセルブロックＢＬＫの左側に配置することができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は図１で説明したようにコア回路Ｂ／Ｓに接続される。
【００４９】
図２で示したセルブロックＢＬＫにおいて、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４のうちに何れか１つが選択されると、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のうち何れか１つが選択される。例えば、第２メインワードラインＭＷＬ２が選択されると、第２ワードラインＷＬ２に接続された第２アクセスＭＯＳトランジスタＴＡ２がターンオンされるので第２ワードラインＷＬ２が選択される。
【００５０】
図３は本発明の好適な実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図であり、図４は本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。すなわち、図３は図１のセルアレイ領域ＣＡの一部分を示す平面図であり、図４は図２に示されたセルブロックＢＬＫの平面図である。
【００５１】
図５Ａは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図であり、図５Ｂは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００５２】
図３、図５Ａ及び図５Ｂを参照すると、第１導電型の半導体基板１上に下部モールド膜３が配置される。下部モールド膜３はシリコン酸化膜のような絶縁膜とすることができ、前記第１導電型はＰ型とすることができる。下部モールド膜３は半導体基板１の所定領域を露出させる複数の平行な下部開口部を有することができる。前記下部開口部はそれぞれ前記第１導電型と異なる第２導電型有する複数のワードライン、すなわち第１〜第４ワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）で埋められる。前記第１導電型がＰ型であれば、前記第２導電型はＮ型とすることができる。ワードライン５ａ、５ｂ、５ｃ、５ｄは前記下部開口部によって露出した半導体基板１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、ワードライン５ａ、５ｂ、５ｃ、５ｄは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、半導体基板１が単結晶半導体基板の場合、またワードライン５ａ、５ｂ、５ｃ、５ｄも単結晶半導体パターンとすることができる。
【００５３】
第１〜第４ワードライン５ａ、５ｂ、５ｃ、５ｄの下部にそれぞれ第１〜第４バッファライン２ａ、２ｂ、２ｃ、２ｄを配置することができる。バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１と同じ導電型、すなわち前記第１導電型を有するエピタキシャルパターンとすることができる。また、バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１から突出された部分にあたる。すなわち、バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１の延長部（ｅｘｔｅｎｓｉｏｎｓ）にあたる。バッファライン２ａ、２ｂ、２ｃ、２ｄは隣接したワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な分離特性（ｅｌｅｃｔｒｉｃａｌ ｉｓｏｌａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を向上させることができる。バッファライン２ａ、２ｂ、２ｃ、２ｄが提供される場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちバッファライン２ａ、２ｂ、２ｃ、２ｄとワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は下部モールド膜３と半導体基板１との間の第２接触面Ｆ２よりも高くなりうる。
【００５４】
また、バッファライン２ａ、２ｂ、２ｃ、２ｄが提供されない場合、ワードライン５ａ、５ｂ、５ｃ、５ｄと半導体基板１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は、第２接触面Ｆ２と実質的に同じ高さを有することができる。また、ワードライン５ａ、５ｂ、５ｃ、５ｄは、１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有する高濃度半導体パターン（ｈｅａｖｉｌｙ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｔｔｅｒｎｓ）とすることができる。
【００５５】
ワードライン５ａ、５ｂ、５ｃ、５ｄ及び下部モールド膜３上に上部モールド膜７が提供される。上部モールド膜７は下部モールド膜３と同じ物質膜とすることができる。また、上部モールド膜７は下部モールド膜３と異なる絶縁膜とすることができる。例えば、下部モールド膜３がシリコン酸化膜の場合、上部モールド膜７はシリコン窒化膜とすることができる。これとは逆に、下部モールド膜３がシリコン窒化膜の場合、上部モールド膜７はシリコン酸化膜とすることができる。
【００５６】
上部モールド膜７は各ワードライン５ａ、５ｂ、５ｃ、５ｄの所定領域を露出させる複数の上部開口部７ａを有する。上部開口部７ａの下部領域のそれぞれは、順に積層された第１半導体パターン９及び第２半導体パターン１１で埋められる。第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄと同じ導電型を有することができ、第２半導体パターン１１は第１半導体パターン９と異なる導電型を有することができる。すなわち、第１半導体パターン９及び第２半導体パターン１１はそれぞれ前記第２導電型及び前記第１導電型を有することができる。これによって、第１半導体パターン９及びその上の第２半導体パターン１１はセルダイオードＤを構成する。この場合、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有することが好ましい。これは、セルダイオードＤに逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）が印加される場合に前記逆バイアスされたセルダイオード（ｒｅｖｅｒｓｅ ｂｉａｓｅｄ ｃｅｌｌ ｄｉｏｄｅｓ）を通って流れる漏洩電流を低減させるためである。第２半導体パターン１１は第１半導体パターン９より高い不純物濃度を有することができる。
【００５７】
また、第１及び第２半導体パターン９、１１は、ワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型を有することができる。すなわち、第１半導体パターン９及び第２半導体パターン１１は前記第１導電型を有することができる。この場合、セルダイオードＤは第１半導体パターン９及びワードライン５ａ、５ｂ、５ｃ、５ｄで構成され、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄ及び第２半導体パターン１１より低い不純物濃度を有することが好ましい。
【００５８】
第１半導体パターン９は上部開口部７ａによって露出したワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として用いて成長したエピタキシャル半導体パターンとすることができ、第２半導体パターン１１は第１半導体パターン９をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、第１及び第２半導体パターン９、１１は固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄが単結晶半導体パターンの場合に、第１及び第２半導体パターン９、１１も単結晶半導体パターンとすることができる。
【００５９】
第１半導体パターン９とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第３接触面Ｆ３は、上部モールド膜７とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第４接触面Ｆ４と実質的に同じ高さを有することができる。
【００６０】
上部開口部７ａの上部領域は複数の導電性プラグ１３で埋められている。導電性プラグ１３は第２半導体パターン１１に対してオーミック接触を有する金属プラグとすることができる。例えば、導電性プラグ１３はタングステンプラグとすることができる。導電性プラグ１３は提供されないこともある。この場合、上部開口部７ａはセルダイオードＤで全部埋められる。
【００６１】
導電性プラグ１３及び上部モールド膜７上に絶縁膜１７を提供することができ、絶縁膜１７上に相変移物質パターン２１（図３のＲｐ）を二次元的に配列することができる。相変移物質パターン２１はそれぞれが絶縁膜１７を貫通するコンタクトホール１７ａを介して導電性プラグ１３に直接接触することができる。この場合、相変移物質パターン２１はコンタクトホール１７ａに埋め込まれた構造を有する。また、相変移物質パターン２１はそれぞれがコンタクトホール１７ａに埋め込まれた下部電極１９を介して導電性プラグ１３に電気的に接続することができる。
【００６２】
相変移物質パターン２１上に上部電極２３を積層することができる。上部電極２３を有する基板上に層間絶縁膜２５が提供され、層間絶縁膜２５上に複数の平行なビットライン２９ａ、２９ｂ、２９ｃ、２９ｄ（図３のＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）が配置される。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄはワードライン５ａ、５ｂ、５ｃ、５ｄの上部を横切るように配置される。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄは、層間絶縁膜２５を貫通する複数のビットラインコンタクトホール２５ａを介して上部電極２３に直接接触することができる。また、ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄは、ビットラインコンタクトホール２５ａを埋めるビットラインコンタクトプラグ２７を介して上部電極２３に電気的に接続することができる。
【００６３】
図５Ａ及び図５Ｂに示す実施形態によると、隣接した一対のセルダイオードＤ及びそれらに接続された前記ワードライン（例えば、第１ワードライン５ａ）が寄生水平バイポーラトランジスタ（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）ＢＪＴ２を構成することができる。この場合、隣接したセルダイオードＤの第２半導体パターン１１は、それぞれ寄生水平バイポーラトランジスタＢＪＴ２のエミッタＥ及びコレクタＣの役割を果たし、第１ワードライン５ａは寄生水平バイポーラトランジスタＢＪＴ２のベースＢの役割を果たす。よって、エミッタＥに接続された第３ビットライン２９ｃが選択され、コレクタＣに接続された第４ビットライン２９ｄが非選択されても、寄生水平バイポーラトランジスタＢＪＴ２が動作して非選択された第４ビットライン２９ｄに向けて流れるコレクタ電流Ｉｃが一時的に生成することができる。この場合、ワードライン５ａを介して流れるベース電流Ｉｂは一時的に減少することができる。コレクタ電流Ｉｃは、第４ビットライン２９ｄのローディングキャパシタ（寄生キャパシタ）を充電させるために流れる電流である。コレクタ電流Ｉｃの量が大きければ、前記選択されたビットライン（すなわち、前記第３ビットライン２９ｃ）に誘導される電気的な信号が不安定となり前記相変移素子の読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を妨害する。
【００６４】
しかし、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄが実質的に平らな表面を有する。すなわち、セルダイオードＤ間のワードライン５ａ、５ｂ、５ｃ、５ｄの表面に如何なるリセスされた領域も提供されてない。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗を最小化することができる。その結果、本実施形態に係る相変移素子のセルアレイ領域は寄生水平バイポーラトランジスタＢＪＴ２の動作を抑制するのに好適である。
【００６５】
さらに、本実施形態に係る相変移セルアレイ領域は、図５Ａに示すように寄生垂直バイポーラトランジスタＢＪＴ１を提供することができる。例えば、寄生垂直バイポーラトランジスタＢＪＴ１は、半導体基板１、第１ワードライン５ａ及び第１ワードライン５ａに接続されたセルダイオードＤの第２半導体パターン１１で構成することができる。この場合、半導体基板１及び第１ワードライン５ａは、それぞれ寄生垂直バイポーラトランジスタＢＪＴ１のコレクタＣ及びベースＢの役割を果たして、第２半導体パターン１１は寄生垂直バイポーラトランジスタＢＪＴ１のエミッタＥの役割を果たす。寄生垂直バイポーラトランジスタＢＪＴ１の電流利得が大きければ、半導体基板１内に流れるコレクタ電流Ｉｃが増加して半導体基板１に形成された周辺回路領域内のＭＯＳトランジスタの特性を不安定にさせる。しかし、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗が最小化して寄生垂直バイポーラトランジスタＢＪＴ１の電流利得を著しく減少することができる。
【００６６】
図６Ａは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図であり、図６Ｂは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００６７】
図３、図６Ａ及び図６Ｂを参照すると、第１導電型の半導体基板５１上に第１モールド膜５３が提供される。前記第１導電型はＰ型とすることができ、第１モールド膜５３はシリコン酸化膜のような絶縁膜とすることができる。第１モールド膜５３は半導体基板５１の所定領域を露出する複数の第１平行な開口部５３ａ、５３ｂ、５３ｃ、５３ｄを有することができる。第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの下部領域は前記第１導電型と異なる第２導電型を有する複数のワードライン、すなわち、第１〜第４ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）で埋められる。前記第１導電型がＰ型の場合、前記第２導電型はＮ型とすることができる。ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄによって露出した半導体基板５１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、半導体基板５１が単結晶半導体基板の場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄも単結晶半導体パターンとすることができる。
【００６８】
第１〜第４ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部にそれぞれ第１〜第４バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを配置することができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは半導体基板５１と同じ導電型、すなわち前記第１導電型を有するエピタキシャルパターンとすることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは隣接したワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの電気的な分離特性（ｅｌｅｃｔｒｉｃａｌ ｉｓｏｌａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を向上させることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄが提供される場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄとワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’よりも高くなる。
【００６９】
また、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄが提供されない場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと半導体基板５１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’と実質的に同じ高さを有することができる。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有する高濃度半導体パターン（ｈｅａｖｉｌｙ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｔｔｅｒｎｓ）とすることができる。
【００７０】
第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域内に複数の隔壁（ｓｅｐａｒａｔｉｎｇ ｗａｌｌｓ）５７ａ’が提供される。すなわち、隔壁５７ａ’は各ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ上に一次元的に配列される。よって、ワードライン５５ａ、５５ｂ、５５ｃまたは５５ｄの所定領域は隔壁５７ａ’間の第２開口部５７ｄによって露出される。隔壁５７ａ’は第１モールド膜５３に対してエッチング選択比を有する第２モールド膜からなる。例えば、第１モールド膜５３がシリコン酸化膜の場合、隔壁５７ａ’はシリコン窒化膜とすることができる。これと逆に、第１モールド膜５３がシリコン窒化膜の場合、隔壁５７ａ’はシリコン酸化膜とすることができる。
【００７１】
第２開口部５７ｄの下部領域のそれぞれは順に積層された第１半導体パターン６１及び第２半導体パターン６３で埋められる。第１半導体パターン６１はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ導電型を有することができ、第２半導体パターン６３は第１半導体パターン６１と異なる導電型を有することができる。すなわち、第１半導体パターン６１及び第２半導体パターン６３はそれぞれ前記第２導電型及び前記第１導電型を有することができる。これによって、第１半導体パターン６１及びその上の第２半導体パターン６３はセルダイオードＤを構成する。この場合、第１半導体パターン６１は図５Ａ及び図５Ｂを参照して説明したようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有するのが好ましい。また、第２半導体パターン６３は第１半導体パターン６１よりも高い不純物濃度を有することができる。
【００７２】
また、第１及び第２半導体パターン６１、６３はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと異なる導電型を有することができる。すなわち、第１及び第２半導体パターン６１、６３は前記第１導電型を有することができる。この場合、セルダイオードＤは第１半導体パターン６１及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄで構成され、第１半導体パターン６１は第２半導体パターン６３及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有することが好適である。
【００７３】
第１半導体パターン６１は第２開口部５７ｄによって露出されたワードライン５５ａ、５５ｂ、５５ｃ、５５ｄをシード層として用いて成長したエピタキシャル半導体パターンとすることができ、第２半導体パターン６３は第１半導体パターン６１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、第１及び第２半導体パターン６１、６３は固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄが単結晶半導体パターンの場合、第１及び第２半導体パターン６１、６３も単結晶半導体パターンとすることができる。
【００７４】
第１半導体パターン６１とワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第３接触面Ｆ３’は、隔壁５７ａ’とワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第４接触面Ｆ４’と実質的に同じ高さを有することができる。すなわち、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは平らな表面を有することができる。
【００７５】
第２開口部５７ｄの上部領域はそれぞれ複数の導電性プラグ６５で埋められることができる。導電性プラグ６５は第２半導体パターン６３に対してオーミック接触を有する金属プラグとすることができる。例えば、導電性プラグ６５はタングステンプラグとすることができる。導電性プラグ６５は提供されないこともある。この場合、第２開口部５７ｄはセルダイオードＤで完全に埋められることができる。
【００７６】
導電性プラグ６５、第１モールド膜５３、及び隔壁５７ａ’を有する基板上に図５Ａ及び図５Ｂを参照して説明された実施形態と同じ上部構造体を提供することができる。すなわち、導電性プラグ６５を有する基板上に図５Ａ及び図５Ｂに示されたように同じ相変移物質パターン２１及びビットライン２９ａ、２９ｂ、２９ｃ、２９ｄを配置することができる。
【００７７】
本実施形態によると、セルダイオードＤがワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと自己整合することができる。
【００７８】
図７Ａは本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルブロックを説明する図４のＩ−Ｉ’に沿った断面図であり、図７Ｂは本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルブロックを説明する図４のＩＩ−ＩＩ’に沿った断面図である。本実施形態に係るセルブロック内の複数の相変移セルは図６Ａ及び図６Ｂを参照して説明された相変移セルと同じ構造を有することができる。しかし、本実施形態に係るセルブロック内の相変移セルは図６Ａ及び図６Ｂに示した相変移セルに限定されない。例えば、本実施形態に係るセルブロック内の相変移セルは図５Ａ及び図５Ｂを参照して説明した相変移セルと同じ構造を有する。よって、本実施形態において前記相変移セルの構造に対する説明は省略する。
【００７９】
図４、図７Ａ及び図７Ｂを参照すると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図４のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）にそれぞれ隣接するように複数のブロック選択スイッチング素子、例えば、第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４が配置される。第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は、それぞれ半導体基板５１上の第１〜第４エピタキシャル半導体ボディパターン６４ａ、６４ｂ、６４ｃ、６４ｄに提供することができる。エピタキシャル半導体ボディパターン６４ａ、６４ｂ、６４ｃ、６４ｄは半導体基板５１をシード層として用いて成長した半導体パターンとすることができる。また、エピタキシャル半導体パターン６４ａ、６４ｂ、６４ｃ、６４ｄはＰ型の半導体パターンとすることができる。また、アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は半導体基板５１に直接提供することもできる。
【００８０】
第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３は、それぞれ第１及び第３ワードライン５５ａ、５５ｃ、すなわち奇数番目のワードライン（ｏｄｄ ｗｏｒｄ ｌｉｎｅｓ）に電気的に接続され、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４はそれぞれ第２及び第４ワードライン５５ｂ、５５ｄ、すなわち偶数番目のワードライン（ｅｖｅｎ ｗｏｒｄ ｌｉｎｅｓ）に電気的に接続される。この場合に、第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３、すなわち第１グループのアクセスＭＯＳトランジスタは図４に示されたように第１及び第３ワードラインＷＬ１、ＷＬ３の右側に位置することができ、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４、すなわち第２グループのアクセスＭＯＳトランジスタは図４に示されたように第２及び第４ワードラインＷＬ２、ＷＬ４の左側に位置することができる。
【００８１】
アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のそれぞれはエピタキシャル半導体パターン６４ａ、６４ｂ、６４ｃ、６４ｄの両端内にそれぞれ提供されたソース領域６４ｓ及びドレイン領域６４ｄと共にソース／ドレイン領域６４ｓ、６４ｄ間のチャンネル領域の上部を横切るゲート電極を含むことができる。アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４の前記ゲート電極は延長されてメインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４の役割を果たす。また、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は前記ゲート電極と異なる導電層とすることができる。この場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は、局所配線（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ；図示せず）を介して前記ゲート電極に電気的に接続することができる。
【００８２】
図４の平面図から見た場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４間に配置することができる。メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４のレベル（ｌｅｖｅｌｓ）はエピタキシャル半導体ボディパターン６４ａの上部面のレベルによって決められる。例えば、エピタキシャル半導体ボディパターン６４ａの上部面が図７Ａに示されたようにセルダイオードＤの上部面と同じレベルを有する場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は図７Ｂに示されたように導電性プラグ６５間に配置することができる。すなわち、第１メインワードラインＭＷＬ１は第１ワードラインＷＬ１上の導電性プラグ６５と第２ワードラインＷＬ２上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができ、第２メインワードラインＭＷＬ２は第２ワードラインＷＬ２上の導電性プラグ６５と第３ワードラインＷＬ３上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができる。同様に、第３メインワードラインＭＷＬ３は第３ワードラインＷＬ３上の導電性プラグ６５と第４ワードラインＷＬ４上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができ、第４メインワードラインＭＷＬ４は第４ワードラインＷＬ４上の導電性プラグ６５と第５ワードライン（図示せず）上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができる。導電性プラグ６５が提供されない場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はセルダイオードＤ間の領域を通るように配置することができる。
【００８３】
アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は第１モールド膜５３で覆われることができる。この場合、ドレイン領域６４ｄは第１モールド膜５３を貫通するドレインコンタクトホール５７ｄ’によって露出されて、ソース領域６４ｓは第１モールド膜５３を貫通するソースコンタクトホール５７ｓ’によって露出される。また、ドレイン領域６４ｄに隣接したワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の端部は隔壁５７ａ’を貫通する配線コンタクトホール５７ｉによって露出することができる。配線コンタクトホール５７ｉ、ドレインコンタクトホール５７ｄ’、及びソースコンタクトホール５７ｓ’はそれぞれの配線コンタクトプラグ６５ｐ、ドレインコンタクトプラグ６５ｄ、及びソースコンタクトプラグ６５ｓで埋められることができる。
【００８４】
ドレインコンタクトプラグ６５ｄはそれぞれの絶縁膜１７内に提供された局所配線１９ｉを介してドレインコンタクトプラグ６５ｄに隣接した配線コンタクトプラグ６５ｐに電気的に接続される。また、ソースコンタクトプラグ６５ｓは絶縁膜１７内に提供された接地配線１９ｓと電気的に接続される。
【００８５】
次いで、本発明の好適な実施形態に係る相変移記憶素子を製造する方法を説明する。
【００８６】
図８Ａ、図９Ａ、図１０Ａ、及び図１１Ａは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩ−Ｉ’に沿った断面図であり、図８Ｂ、図９Ｂ、図１０Ｂ、及び図１１Ｂは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００８７】
図３、図８Ａ、及び図８Ｂを参照すると、第１導電型の半導体基板１上に下部モールド膜３を形成する。前記第１導電型の半導体基板１はＰ型の単結晶半導体基板とすることができる。下部モールド膜３は、シリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成することができる。下部モールド膜３をパターニングして半導体基板１の所定領域を露出させる複数の平行な下部開口部３ａ、３ｂ、３ｃ、３ｄを形成する。
【００８８】
図３、図９Ａ及び図９Ｂを参照すると、下部開口部３ａ、３ｂ、３ｃ、３ｄによって露出された半導体基板１をシード層として採用する選択的エピタキシャル成長技術を用いて下部開口部３ａ、３ｂ、３ｃ、３ｄを埋めるバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を順に形成する。半導体基板１が単結晶半導体基板の場合、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄも単結晶構造を有する半導体パターンとすることができる。バッファライン２ａ、２ｂ、２ｃ、２ｄは前記第１導電型の不純物でドーピングされ、ワードライン５ａ、５ｂ、５ｃ、５ｄは前記第１導電型と異なる第２導電型の不純物でドーピングされた。例えば、バッファライン２ａ、２ｂ、２ｃ、２ｄはＰ型の不純物でドーピングされ、ワードライン５ａ、５ｂ、５ｃ、５ｄはＮ型の不純物でドーピングされうる。バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄはインサイチュドーピング技術、またはイオン注入技術を用いてドーピングすることができる。ワードライン５ａ、５ｂ、５ｃ、５ｄは１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有するようにドーピングすることが好ましい。
【００８９】
また（ａｌｔｅｒｎａｔｉｖｅｌｙ）、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは固相エピタキシャル（ｓｏｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｉａｌ；ＳＰＥ）技術を用いて形成することができる。具体的には、下部開口部３ａ、３ｂ、３ｃ、３ｄを有する基板上に多結晶半導体膜（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）または非晶質半導体膜（ａｍｏｒｐｈｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）のような半導体膜を形成し、前記半導体膜を平坦化させて下部モールド膜３の上部面を露出させる。その結果、下部開口部３ａ、３ｂ、３ｃ、３ｄ内に半導体パターンが形成される。前記半導体パターンは半導体基板１をシード層として採用する固相エピタキシャル技術を用いて結晶化される。半導体基板１が単結晶構造を有する場合、前記半導体パターンは前記固相エピタキシャル工程の間に単結晶構造を有するように変換されることができる。前記単結晶半導体パターン内に不純物イオンを注入してバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを形成する。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成するためのイオン注入工程は省略することができる。この場合、バッファライン２ａ、２ｂ、２ｃ、２ｄは形成されない。また、前記固相エピタキシャル工程は前記半導体膜の平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）前に実施することもできる。前記多結晶半導体膜、または前記非晶質半導体膜がインサイチュドーピングされた半導体膜で形成する場合、前記不純物イオン注入工程は省略することができる。
【００９０】
ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗は下部モールド膜３の厚さを増加させることによって、著しく低減することができる。それにもかかわらず、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄ間の下部モールド膜３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成することを根本的に防止することができる。これは、上述したようにワードライン５ａ、５ｂ、５ｃ、５ｄが選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成するからである。また、本実施形態によると、隣接したワードライン５ａ、５ｂ、５ｃ、５ｄ間の電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）の長さはバッファライン２ａ、２ｂ、２ｃ、２ｄの存在により増加することができる。これによって、ワードライン５ａ、５ｂ、５ｃ、５ｄ間の電気的な分離特性を改善することができる。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成する場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちワードライン５ａ、５ｂ、５ｃ、５ｄとバッファライン２ａ、２ｂ、２ｃ、２ｄとの間の第１接触面Ｆ１は、図９Ｂに示されたように下部モールド膜３と半導体基板１との間の第２接触面Ｆ２よりも高くなる。
【００９１】
また、バッファライン２ａ、２ｂ、２ｃ、２ｄを形成する工程は省略することもできる。この場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちワードライン５ａ、５ｂ、５ｃ、５ｄと半導体基板１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は、下部モールド膜３と半導体基板１との間の第２接触面Ｆ２と実質的に同じ高さを有することができる。これは、ワードライン５ａ、５ｂ、５ｃ、５ｄをパターニングするためのエッチング工程を必要としないので、半導体基板１がオーバーエッチングすることを防止することができるからである。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄの厚さ（すなわち、高さ）を増加させるのに如何なる制約も受けない。
【００９２】
他の実施形態において、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは、下部モールド膜３及び前記選択的エピタキシャル成長技術を使用せずに、通常のリソグラフィ／エッチング工程を用いて形成することもできる。具体的には、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは、半導体基板１上に前記第１導電型の下部エピタキシャル半導体層及び前記第１導電型と異なる第２導電型を有する上部エピタキシャル半導体層を順に形成し、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングすることで形成することができる。続いて、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを有する基板上に絶縁膜を形成し、前記絶縁膜を平坦化させて下部モールド膜３に相応するワードライン分離膜（ｗｏｒｄ ｌｉｎｅ ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）を形成する。前記下部エピタキシャル半導体層を形成する工程は省略することもできる。この場合、バッファライン２ａ、２ｂ、２ｃ、２ｄは形成されない。
【００９３】
さらに他の実施形態において、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄはトレンチ素子分離技術を用いて半導体基板１内に形成することができる。例えば、半導体基板１の所定領域を選択的にエッチングして複数の平行な活性領域を画定するトレンチ領域を形成し、前記トレンチ領域を有する基板上にシリコン酸化膜のような絶縁膜を形成する。前記絶縁膜を平坦化させて前記トレンチ内に残存して下部モールド膜３に相応するトレンチ素子分離膜（すなわち、ワードライン分離膜）を形成する。続いて、前記活性領域内に不純物イオンを注入してバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを形成する。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成するためのイオン注入工程は省略することもできる。
【００９４】
ワードライン５ａ、５ｂ、５ｃ、５ｄを有する基板上に上部モールド膜７を形成する。上部モールド膜７は下部モールド膜３と同じ物質膜で形成することができる。また、上部モールド膜７は下部モールド膜３と異なる物質膜で形成することができる。例えば、下部モールド膜３がシリコン酸化膜で形成される場合、上部モールド膜７はシリコン窒化膜のような絶縁膜で形成することができる。これとは逆に、下部モールド膜３がシリコン窒化膜で形成される場合、上部モールド膜７はシリコン酸化膜のような絶縁膜で形成することができる。
【００９５】
上部モールド膜７をパターニングしてワードライン５ａ、５ｂ、５ｃ、５ｄの所定領域を露出させる複数の上部開口部７ａを形成する。上部開口部７ａは平面的に見た場合、二次元的に配列されるように形成することができる。上部開口部７ａはワードライン５ａ、５ｂ、５ｃ、５ｄとの誤整合を考慮してワードライン５ａ、５ｂ、５ｃ、５ｄよりも小さい幅を有するように形成することができる。
【００９６】
図３、図１０Ａ及び図１０Ｂを参照すると、上部開口部７ａによって露出されたワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として採用する選択的エピタキシャル成長技術を用いて上部開口部７ａの下部領域を埋めるセルダイオードＤを形成する。セルダイオードＤのそれぞれは順に積層された第１及び第２半導体パターン９、１１を備えるように形成される。第１半導体パターン９は前記露出されたワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として用いて形成され、第２半導体パターン１１は第１半導体パターン９をシード層として用いて形成される。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄが単結晶半導体パターンの場合、第１及び第２半導体パターン９、１１も単結晶構造を有するように形成することができる。
【００９７】
本実施形態によると、セルダイオードＤは上部モールド膜７及び選択的エピタキシャル成長技術を用いて形成される。すなわち、前記隔離されたセルダイオードＤを形成するために如何なるエッチング工程も要求しない。その結果、セルダイオードＤを形成する間にセルダイオードＤ間のワードライン５ａ、５ｂ、５ｃ、５ｄがオーバーエッチングすることを防止することができる。よって、第１半導体パターン９とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第３接触面Ｆ３は、上部モールド膜７とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第４接触面Ｆ４と実質的に同じ高さを有することができる。すなわち、第１及び第２半導体パターン９、１１を形成した後にも、ワードライン５ａ、５ｂ、５ｃ、５ｄは実質的に平らな上部面を維持することができる。
【００９８】
第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄと同じ導電型を有する不純物でドーピングされ、第２半導体パターン１１はワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型を有する不純物でドーピングされた。第１半導体パターン９は第２半導体パターン１１と異なる不純物濃度を有するようにドーピングすることが好ましい。例えば、第１半導体パターン９は第２半導体パターン１１に比べて相対的に低い不純物濃度を有するように形成することが好ましい。これは、セルダイオードＤに逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）が印加される場合に前記逆バイアスされた（ｒｅｖｅｒｓｅ ｂｉａｓｅｄ）セルダイオードＤを介して流れる漏洩電流を最小化するためである。前記逆バイアスは読み出しモードまたはプログラムモードで非選択された相変移セルのセルダイオードＤに印加することができる。また、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有するように形成することができる。第１及び第２半導体パターン９、１１をドーピングすることはインサイチュドーピング技術 またはイオン注入技術を用いて実施することができる。
【００９９】
他の実施形態において、第１及び第２半導体パターン９、１１はワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型の不純物でドーピングされることもある。この場合、セルダイオードＤは第１半導体パターン９及びワードライン５ａ、５ｂ、５ｃ、５ｄで構成され、第１半導体パターン９は第２半導体パターン１１及びワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有するように形成することが好ましい。
【０１００】
さらに他の実施形態において、セルダイオードＤは固相エピタキシャル技術を用いて形成することができる。すなわち、上部開口部７ａ、７ｂ、７ｃ、７ｄ内に非晶質半導体パターン、または多結晶半導体パターンを形成し、前記半導体パターンをワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として使用する固相エピタキシャル技術を用いて結晶化させる。続いて、前記結晶化された半導体パターン内に不純物イオンを注入して第１及び第２半導体パターン９、１１を形成する。
【０１０１】
続いて、第２半導体パターン１１を有する基板上に金属膜のような導電膜を形成し、前記導電膜を平坦化させて上部開口部７ａの上部領域を埋める導電性プラグ１３を形成する。導電性プラグ１３は第２半導体パターン１１に対してオーミック接触を有する導電膜で形成することが好ましい。例えば、導電性プラグ１３は、Ｐ型半導体及びＮ型半導体の両方に対してオーミック接触を有するタングステン膜またはチタン窒化膜で形成することができる。導電性プラグ１３を形成する前に第２半導体パターン１１の表面にコバルトシリサイド層（ｃｏｂａｌｔ ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）のような金属シリサイド層１２を形成することができる。金属シリサイド層１２を形成する工程及び／または導電性プラグ１３を形成する工程は省略することができる。金属シリサイド層１２及び導電性プラグ１３を形成する工程がすべて省略される場合、セルダイオードＤは上部開口部７ａを完全に埋めるように形成することができる。導電性プラグ１３を有する基板上に絶縁膜１７を形成する。
【０１０２】
図３、図１１Ａ及び図１１Ｂを参照すると、絶縁膜１７をパターニングして導電性プラグ１３を露出させる複数のコンタクトホール１７ａを形成する。コンタクトホール１７ａ内に下部電極１９を形成する。下部電極１９はチタン窒化膜で形成することができる。下部電極１９を有する基板上に相変移物質膜及び上部電極膜を順に形成する。前記相変移物質膜はカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ ｌａｙｅｒ）で形成することができ、前記上部電極膜はチタン膜のような導電膜で形成することができる。前記上部電極膜及び前記相変移物質膜をパターニングして下部電極１９を覆う複数の相変移物質パターン２１及び相変移物質パターン２１上に積層された上部電極２３を形成する。
【０１０３】
下部電極１９を形成する工程は省略することができる。この場合、相変移物質パターン２１はそれぞれコンタクトホール１７ａを介して導電性プラグ１３に直接接触するので、相変移物質パターン２１はコンタクトホール１７ａに受め込まれた構造を有するように形成され、導電性プラグ１３が下部電極の役割を果たす。
【０１０４】
上部電極２３を有する基板上に層間絶縁膜２５を形成する。層間絶縁膜２５をパターニングして上部電極２３を露出させる複数のビットラインコンタクトホール２５ａを形成する。ビットラインコンタクトホール２５ａ内にビットラインコンタクトプラグ２７を形成し、ビットラインコンタクトプラグ２７を有する基板上に金属膜のような導電膜を形成する。前記導電膜をパターニングしてビットラインコンタクトプラグ２７を覆う複数のビットライン２９ａを形成する。ビットライン２９ａはワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の上部を横切るように形成する。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄを有する基板上にパッシベーション膜３１を形成する。
【０１０５】
図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩ−Ｉ’に沿った断面図で、図１２Ｂ、図１３Ｂ、図１４Ｂ、及び図１５Ｂは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【０１０６】
図３、図１２Ａ及び図１２Ｂを参照すると、第１導電型の半導体基板５１上に第１モールド膜５３を形成する。前記第１導電型の半導体基板５１はＰ型の単結晶半導体基板とすることができ、第１モールド膜５３はシリコン窒化膜またはシリコン酸化膜のような絶縁膜で形成することができる。第１モールド膜５３をパターニングして半導体基板５１の所定領域を露出させる複数の平行な第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄを形成する。第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄによって露出された半導体基板５１をシード層として採用する選択的エピタキシャル成長技術を用いて第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの下部領域を埋める複数のバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及び複数のワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を順に形成する。これによって、半導体基板５１が単結晶半導体基板の場合、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄも単結晶構造を有する半導体パターンとすることができる。
【０１０７】
バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは前記第１導電型の不純物でドーピングされ、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは前記第１導電型と異なる第２導電型の不純物でドーピングされる。すなわち、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄはＰ型の不純物でドーピングされることができ、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄはＮ型の不純物でドーピングされることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄはインサイチュドーピング技術またはイオン注入技術を用いてドーピングすることができる。ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有するようにドーピングすることが好ましい。
【０１０８】
本発明の好適な他の実施形態において、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、図９Ａ及び図９Ｂを参照して説明したように固相エピタキシャル技術及びイオン注入技術を用いて形成することができる。
【０１０９】
ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの電気的な抵抗は第１モールド膜５３の厚さを増加させることによって、著しく低減することができる。それにもかかわらず、本実施形態によると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の第１モールド膜５３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成されることを根本的に防止することができる。これは、上述したようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄが選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されるからである。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の電気的な分離特性は、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄの存在により改善することができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを形成する場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄとの間の第１接触面Ｆ１’は、図１２Ｂに示されたように第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’よりも高くなる。
【０１１０】
上述したように、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の第１モールド膜５３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成されることを根本的に防止することができる。
【０１１１】
バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを形成する工程は省略することもできる。この場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと半導体基板５１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は、第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’と実質的に同じ高さを有することができる。これは、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄをパターニングするためのエッチング工程を必要としないので半導体基板５１がオーバーエッチングされることを防止することができるからである。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの厚さ（すなわち、高さ）を増加させるのに如何なる制約も受けない。
【０１１２】
図３、図１３Ａ及び図１３Ｂを参照すると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄを有する基板上に第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域を埋める第２モールド膜を形成する。前記第２モールド膜は前記第１モールド膜に対してエッチング選択比を有する絶縁膜で形成することが好ましい。例えば、第１モールド膜５３がシリコン酸化膜で形成される場合、前記第２モールド膜はシリコン窒化膜で形成することができる。また、第１モールド膜５３がシリコン窒化膜で形成される場合、前記第２モールド膜はシリコン酸化膜で形成することができる。
【０１１３】
前記第２モールド膜を平坦化させて第１モールド膜５３の上部面を露出させる。その結果、第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域内に第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄが形成される。第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄを有する基板上にエッチングマスク５９、例えばフォトレジストパターンを形成する。フォトレジストパターン５９はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの上部を横切る複数の平行な開口部５９ａ、５９ｂ、５９ｃ、５９ｄを有するように形成される。
【０１１４】
図３、図１４Ａ及び図１４Ｂを参照すると、フォトレジストパターン５９をエッチングマスクとして用いて第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄを選択的にエッチングしてワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの所定領域を露出させる複数の第２開口部５７ｄを形成する。これによって、各ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ上に図１４Ａに示されたように一次元的に配列された隔壁５７ａ’が形成される。本実施形態によると、第２開口部５７ｄはワードライン５５ａ、５５ｂ、５５ｃ、５５ｄに自己整合されることができる。すなわち、第２開口部５７ｄは図１４Ｂに示されたようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ幅を有するように形成することができる。続いて、フォトレジストパターン５９を除去する。
【０１１５】
図３、図１５Ａ及び図１５Ｂを参照すると、第２開口部５７ｄの下部領域内に複数のセルダイオードＤを形成する。セルダイオードＤは図１０Ａ及び図１０Ｂを参照して説明したように選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。その結果、セルダイオードＤのそれぞれは順に積層された第１半導体パターン６１及び第２半導体パターン６３を備えるように形成される。第１半導体パターン６１はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ導電型を有するように形成され、第２半導体パターン６３は第１半導体パターン６１と異なる導電型を有するように形成される。また、第１及び第２半導体パターン６１、６３は、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと異なる導電型の不純物でドーピングすることもできる。この場合、セルダイオードＤは第１半導体パターン６１及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄで構成され、第１半導体パターン６１は第２半導体パターン６３及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有するように形成することが好ましい。
【０１１６】
続いて、第２開口部５７ｄの上部領域内に図１０Ａ及び図１０Ｂを参照して説明した実施形態と同じ方法を用いて複数の金属シリサイド層６４及び複数の導電性プラグ６５を形成することができる。金属シリサイド層６４を形成する工程及び／または導電性プラグ６５を形成する工程は省略することができる。金属シリサイド層６４及び導電性プラグ６５を形成する工程を全部省略させた場合、セルダイオードＤは第２開口部５７ｄを完全に埋めるように形成することができる。導電性プラグ６５を有する基板上に図１１Ａ及び図１１Ｂを参照して説明したことと同じ方法を用いて複数の相変移物質パターン及び複数のビットラインを形成する。
【符号の説明】
【０１１７】
１ 半導体基板
３ 下部モールド膜
２ａ、２ｂ、２ｃ、２ｄ 第１〜第４バッファライン
５ａ、５ｂ、５ｃ、５ｄ（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４） 第１〜第４ワードライン
７ 上部モールド膜
７ａ 上部開口部
９ 第１半導体パターン
１１ 第２半導体パターン
１３ 導電性プラグ
１７ 絶縁膜
１７ａ コンタクトホール
１９ 下部電極
２１（Ｒｐ） 相変移物質パターン
２３ 上部電極
２５ 層間絶縁膜
２５ａ ビットラインコンタクトホール
２９ａ、２９ｂ、２９ｃ、２９ｄ（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４） ビットライン
Ｄ セルダイオード
Ｆ１、Ｆ２、Ｆ３、Ｆ４ 第１〜第４接触面
【技術分野】
【０００１】
本発明は、半導体記憶素子及びその製造方法に関し、特に、セルダイオードを採用する相変移記憶素子及びその製造方法（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅｓ ｅｍｐｌｏｙｉｎｇ ｃｅｌｌ ｄｉｏｄｅｓ ａｎｄ ｍｅｔｈｏｄｓ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。
【背景技術】
【０００２】
不揮発性記憶素子は、電源を切ってもそれらの内部に保存されたデータが消滅しないという特徴を有する。このような不揮発性記憶素子は、積層ゲート構造（ｓｔａｃｋｅｄ ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）を有するフラッシュ記憶セルを主に採用している。前記積層ゲート構造はチャンネル上に順に積層されたトンネル酸化膜、浮遊ゲート、ゲート層間絶縁膜（ｉｎｔｅｒ−ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）及び制御ゲート電極を含む。よって、前記フラッシュ記憶セルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化膜の膜質を改善する必要があり、セルのカップリング比率を増加させなければならない。
【０００３】
前記フラッシュ記憶セルの代りに新しい（ｎｏｖｅｌ）不揮発性記憶セル、例えば、相変移記憶セルが最近提案されている。前記相変移記憶セルの製造方法は特許文献１に「電極とプログラム素子間に介在する面積の縮小（Ｒｅｄｕｃｅｄ Ａｒｅａ Ｉｎｓｅｒｔｉｏｎ Ｂｅｔｗｅｅｎ Ｅｌｅｃｔｒｏｄｅ ａｎｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｅｌｅｍｅｎｔ）」という題目でデニソン（Ｄｅｎｎｉｓｏｎ）らによって開示されている。デニソンらによれば、前記相変移記憶セルのそれぞれは複数のビットライン、及び複数のワードラインの交差点（ｃｒｏｓｓ−ｐｏｉｎｔｓ）に配置される。また、前記相変移記憶セルのそれぞれは電気的に直列接続された相変移物質パターン及びセルダイオードを含む。前記セルダイオードのＮ型半導体は前記ワードラインに電気的に接続され、前記相変移物質パターンは前記ビットラインに電気的に接続される。前記ワードライン及び前記セルダイオードの形成はＰ型半導体基板上にエピタキシャル技術を用いて第１Ｎ型半導体層、前記第１Ｎ型半導体層より低い濃度を有する第２Ｎ型半導体層、及びＰ型半導体層を順に形成し、前記Ｐ型半導体層上に金属シリサイド層を形成することを含む。
【０００４】
前記金属シリサイド層、前記Ｐ型半導体層、前記第２Ｎ型半導体層、及び前記第１Ｎ型半導体層をパターニングして前記Ｐ型半導体基板上に配置された複数の平行なＮ型のワードラインと共に前記各Ｎ型のワードライン上に順に積層された第２Ｎ型半導体パターン、Ｐ型半導体パターン、及び金属シリサイドパターンを形成する。この場合、前記ワードラインを形成するために前記第１Ｎ型半導体層をエッチングする間に前記Ｐ型半導体基板がオーバーエッチングされることもある。これは前記Ｐ型半導体基板が前記第１Ｎ型半導体層に対してエッチング選択比を有しないからである。その結果、前記ワードライン間に高いアスペクト比を有する深いトレンチ領域を形成することができる。このような深いトレンチ領域は、後続の工程で形成される素子分離膜で完全に埋め込まれないこともある。すなわち、前記トレンチ領域の高いアスペクト比は前記素子分離膜内にボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）を誘発することになる。
【０００５】
さらに、前記ワードライン上の前記第２Ｎ型半導体パターン、前記Ｐ型半導体パターン、及び前記金属シリサイドパターンは、前記ワードラインを横切るマスクパターンをエッチングマスクとして用いてエッチングされて二次元的に配列され、互いに隔離した複数のセルダイオード及び複数の金属シリサイド電極を形成する。この場合、また前記ワードラインも前記第２Ｎ型半導体パターンに対し低いエッチング選択比を有することもある。その結果、前記セルダイオードを形成するために前記第２Ｎ型半導体パターンをエッチングする間に前記ワードラインはオーバーエッチングされる。これにより、特許文献１に記載されている図２に示したように、前記セルダイオード間の前記ワードラインがリセスする。前記ワードラインのオーバーエッチングは前記ワードラインの電気的な抵抗を増加させる。特許文献１によれば、前記ワードラインのリセスした領域上に高濃度にドーピングされたポケット（図２の２００）を形成して前記ワードラインの電気的な抵抗の増加を防止する。
【０００６】
前記ワードラインは、隣合う相変移セル間に寄生的に形成される水平バイポーラトランジスタ（ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）のベース領域の役割を果たす。この場合、前記ワードライン（すなわち、前記ベース領域）の電気的な抵抗が増加すると、前記寄生水平バイポーラトランジスタ（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）の電流利得（ｃｕｒｒｅｎｔ ｇａｉｎ）が増加する。前記寄生水平バイポーラトランジスタの電流利得が増加すると、選択された相変移セルのデータを読み出すための読み出しモード時に、前記選択された相変移セルに電気的に接続されたビットラインに誘導される電圧が一時的に不安定になることがある。これは前記選択された相変移セルに隣接した非選択された相変移セルのビットラインを介して前記寄生バイポーラトランジスタのコレクタ電流に相当する大きい充電電流（ｌａｒｇｅ ｃｈａｒｇｉｎｇ ｃｕｒｒｅｎｔ）が流れるためである。その結果、前記選択された相変移セルのデータを読み出すのにかかるアクセス時間（ａｃｃｅｓｓ ｔｉｍｅ）が増加して相変移記憶素子の特性を低下させる。
【０００７】
さらに、前記寄生水平バイポーラトランジスタの電流利得が増加すると、選択された相変移セル内にデータを保存するためのプログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）時に、前記寄生水平バイポーラトランジスタが動作して前記選択された相変移セルに隣接した非選択された相変移セルのビットラインを介して流れるコレクタ電流を増加させることができる。その結果、前記非選択された相変移セルもプログラムされて前記非選択された相変移セルのデータを変化させることができる。
【０００８】
制限された面積（ｌｉｍｉｔｅｄ ａｒｅａ）内で、前記ワードラインの電気的な抵抗を低減させるためには、前記第１Ｎ型半導体層の厚さを増加させることもできる。しかしながら、前記第１Ｎ型半導体層の厚さを増加させる場合、前記トレンチ領域のアスペクト比がさらに増加して前記素子分離膜の信頼性が低下することになる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６６０５５２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようする技術的課題は、集積度を低下させることなく、信頼性及び電気的な特性の改善に適した相変移記憶素子を提供することにある。
【００１１】
本発明が解決しようする他の技術的課題は、集積度を低下させることなく、信頼性及び電気的な特性を改善させることができる相変移記憶素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一様態によると、セルダイオードを採用する相変移記憶素子が提供される。前記相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数の平行なワードラインを含む。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された複数の第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。
【００１３】
本発明のいくつかの実施形態において、前記第１導電型及び前記第２導電型はそれぞれＰ型及びＮ型とすることができる。
【００１４】
他の実施形態において、前記半導体基板と前記ワードラインとの間の接触面は前記ワードラインに隣接した前記半導体基板の表面と実質的に同じ高さを有することができる。
【００１５】
さらに他の実施形態において、前記ワードラインと前記半導体基板との間に複数のバッファラインを提供することができる。前記バッファラインは前記半導体基板と同じ導電型を有することができ、前記ワードラインと前記バッファラインとの間の接触面は前記絶縁膜と前記半導体基板との間の接触面よりも高い場合もある。
【００１６】
さらに他の実施形態において、前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域をシード層として用いて成長した半導体パターンとすることができる。これとは異なって、前記ワードラインは前記絶縁膜によって露出した前記半導体基板の所定領域上に形成した多結晶半導体パターン、または非晶質半導体パターンを固相エピタキシャル技術を用いて結晶化した半導体パターンとすることができる。
【００１７】
さらに他の実施形態において、前記第１半導体パターンは前記絶縁膜によって露出した前記ワードラインの所定領域をシード層として用いて成長した半導体パターンとすることができ、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンとすることができる。
【００１８】
さらに他の実施形態において、前記第１及び第２半導体パターンは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。
【００１９】
さらに他の実施形態において、前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することができる。
【００２０】
さらに他の実施形態において、前記相変移物質パターンを有する基板上に層間絶縁膜を提供することができ、前記層間絶縁膜上に複数のビットラインを配置することができる。前記ビットラインは前記層間絶縁膜を貫通するビットラインコンタクトホールによって前記相変移物質パターンに電気的に接続することができる。
【００２１】
さらに他の実施形態において、前記ワードライン、前記第１半導体パターン、及び前記第２半導体パターンは単結晶半導体とすることができる。
【００２２】
さらに他の実施形態において、前記ワードラインの端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）に隣接するように第１及び第２グループのスイッチング素子を配置することができる。第１及び第２グループのスイッチング素子は、前記半導体基板または前記半導体基板上のエピタキシャル半導体ボディパターンに提供することができる。さらに、平面図として見た場合に、前記ワードライン間に複数のメインワードライン（ｍａｉｎ ｗｏｒｄ ｌｉｎｅｓ）を配置することができる。前記メインワードラインはそれぞれの前記スイッチング素子を制御する電気的信号を伝達する。前記第１グループのスイッチング素子は前記ワードラインのうち奇数番目のワードライン（ｏｄｄ ｗｏｒｄ ｌｉｎｅｓ）にそれぞれ電気的に接続され、前記第２グループのスイッチング素子は前記ワードラインのうち偶数番目のワードライン（ｅｖｅｎ ｗｏｒｄ ｌｉｎｅｓ）にそれぞれ電気的に接続される。前記第１及び第２グループのスイッチング素子はアクセスＭＯＳトランジスタとすることができる。この場合、前記メインワードラインはそれぞれ前記アクセスＭＯＳトランジスタのゲート電極に電気的に接続され、前記ワードラインは前記アクセスＭＯＳトランジスタのドレイン領域にそれぞれ電気的に接続される。前記第２半導体パターン及び前記相変移物質パターン間の前記絶縁膜内に複数の導電性プラグを提供することができる。この場合、前記メインワードラインは前記導電性プラグ間の領域を通ることができる。
【００２３】
本発明の他の様態によると、前記相変移記憶素子は第１導電型の半導体基板及び前記半導体基板上に提供された下部モールド膜を含む。前記下部モールド膜は前記半導体基板の所定領域を露出させる複数の平行な下部開口部（ｌｏｗｅｒ ｏｐｅｎｉｎｇｓ）を有する。前記下部開口部は複数のワードラインで埋められる。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードライン及び前記下部モールド膜は上部モールド膜で覆われる。前記下部モールド膜は前記各ワードラインの所定領域を露出させる複数の上部開口部を有する。前記上部開口部内に第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に第２半導体パターンが積層され、前記第２半導体パターンは前記上部開口部内に提供される。前記第２半導体パターンは前記第１導電型を有する。前記第２半導体パターンの上部にそれぞれ複数の相変移物質パターンが配置される。前記相変移物質パターンはそれぞれ前記第２半導体パターンに電気的に接続される。前記ワードラインと前記第１半導体パターンとの間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記上部モールド膜との間の接触面と実質的に同じ高さを有する。
【００２４】
本発明のさらに他の様態によると、前記相変移記憶素子は第１導電型の半導体基板及び前記半導体基板上に提供された第１モールド膜を含む。前記第１モールド膜は前記半導体基板の所定領域を露出させる複数の第１平行な開口部（ｆｉｒｓｔ ｐａｒａｌｌｅｌ ｏｐｅｎｉｎｇｓ）を有する。前記第１開口部の下部領域は複数のワードラインで埋められる。前記ワードラインは前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記第１開口部の上部領域内に複数の隔壁（ｓｅｐａｒａｔｉｎｇ ｗａｌｌｓ）が位置する。前記隔壁は前記ワードラインの所定領域を露出させる複数の第２開口部を提供する。前記隔壁は前記第１モールド膜に対してエッチング選択比を有する第２モールド膜からなる。前記第２開口部内に第１半導体パターンが提供される。前記第１半導体パターンは前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に第２半導体パターンが積層され、前記第２半導体パターンは前記第２開口部内に提供される。前記第２半導体パターンは前記第１導電型を有する。前記第２半導体パターン上部にそれぞれ複数の相変移物質パターンが配置され、前記相変移物質パターンはそれぞれ前記第２半導体パターンに電気的に接続される。前記ワードラインと前記第１半導体パターンとの間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記隔壁との間の接触面と実質的に同じ高さを有する。
【００２５】
本発明のさらに他の様態によると、セルダイオードを有する相変移記憶素子の製造方法を提供する。前記方法は、第１導電型の半導体基板上に複数の平行なワードラインと前記ワードラインとの間のギャップ領域を埋めるワードライン分離膜（ｗｏｒｄ ｌｉｎｅ ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）を形成することを含む。前記ワードラインは前記第１導電型と異なる第２導電型を有するように形成される。前記ワードライン及び前記ワードライン分離膜上に上部モールド膜を形成する。前記上部モールド膜をパターニングして前記ワードラインの所定領域を露出させる複数の上部開口部を形成する。前記上部開口部内に第１半導体パターン及び第２半導体パターンを順に形成する。前記第１半導体パターンは前記第１導電型または前記第２導電型を有するように形成し、前記第２半導体パターンは前記第１導電型を有するように形成する。前記第２半導体パターンを有する基板上に前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する。
【００２６】
本発明のいくつかの実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、前記半導体基板上に前記第１導電型と異なる第２導電型の上部エピタキシャル層を形成することと、前記上部エピタキシャル半導体層をパターニングして複数の平行な上部エピタキシャル半導体パターンを形成することと、前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成することと、前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出させることを含む。
【００２７】
他の実施形態において、前記ワードラインの下部にバッファラインを追加で形成することができる。この場合、前記バッファライン、前記ワードライン、及び前記ワードライン分離膜を形成することは、前記半導体基板上に前記第１導電型を有する下部エピタキシャル半導体層及び前記第１導電型と異なる第２導電型の上部エピタキシャル半導体層を順に形成することと、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングして順に積層した下部エピタキシャル半導体パターン及び上部エピタキシャル半導体パターンを形成することと、前記上部エピタキシャル半導体パターンを有する基板上に絶縁膜を形成することと、前記絶縁膜を平坦化させて前記上部エピタキシャル半導体パターンの上部面を露出させることを含むことができる。
【００２８】
さらに他の実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、前記半導体基板上に下部モールド膜を形成することと、前記下部モールド膜をパターニングして前記半導体基板の所定領域を露出させる複数の平行な下部開口部を形成することと、前記下部開口部内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数の半導体ラインを形成することを含むことができる。前記半導体ラインは前記第１導電型と異なる第２導電型を有するように形成することができる。前記半導体ラインを形成する前に、前記下部開口部の下部領域内に選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて複数のバッファラインを形成することができる。前記バッファラインは前記第１導電型を有するように形成することができる。
【００２９】
さらに他の実施形態において、前記ワードライン及び前記ワードライン分離膜を形成することは、第１導電型の半導体基板の所定領域内にトレンチ素子分離膜を形成して複数の平行な活性領域を画定することと、前記活性領域内に前記第１導電型と異なる第２導電型の不純物イオンを注入して第２導電型のワードラインを形成することを含むことができる。前記第２導電型の不純物イオンを注入する前後に、前記活性領域内に前記第１導電型の不純物イオンを注入して前記ワードラインの下部に前記第１導電型のバッファラインを形成することができる。
【００３０】
さらに他の実施形態において、前記第１及び第２半導体パターンは選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。
【００３１】
さらに他の実施形態において、前記第２半導体パターン上にそれぞれ複数の導電性プラグを形成することができる。前記第１及び第２半導体パターンと共に前記導電性プラグは前記上部開口部内に形成することができる。
【００３２】
さらに他の実施形態において、前記第１導電型及び前記第２導電型はそれぞれＰ型及びＮ型とすることができる。
【００３３】
さらに他の実施形態において、前記半導体基板は単結晶半導体基板とすることができ、前記ワードライン、前記第１半導体パターン、及び前記第２半導体パターンは単結晶半導体パターンとすることができる。
【００３４】
さらに他の実施形態において、前記第１半導体パターンは前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することができる。
【００３５】
さらに他の実施形態において、前記相変移物質パターンを有する基板上に層間絶縁膜を形成することができ、前記層間絶縁膜をパターニングして前記相変移物質パターンを露出させるビットラインコンタクトホールを形成することができる。さらに、前記層間絶縁膜上に前記ビットラインコンタクトホールを覆う複数のビットラインを形成することができる。前記ビットラインは前記ワードラインの上部を横切るように形成することができる。
【００３６】
本発明のさらに他の様態によると、前記相変移記憶素子を製造する方法は、第１導電型の半導体基板上に第１モールド膜を形成することと、前記第１モールド膜をパターニングして前記半導体基板の所定領域を露出させる第１開口部を形成することを含む。前記第１開口部の下部領域内に複数のワードラインを形成する。前記ワードラインは前記第１導電型と異なる第２導電型を有するように形成する。前記第１開口部の上部領域内に第２モールド膜パターンを形成する。前記第２モールド膜パターンは前記第１モールド膜に対してエッチング選択比を有する絶縁膜で形成する。前記第２モールド膜パターンをパターニングして前記各ワードラインの所定領域を露出させる複数の第２開口部を提供する隔離パターンを形成する。前記第２開口部内に第１半導体パターン及び第２半導体パターンを順に形成する。前記第１半導体パターンは前記第１導電型または前記第２導電型を有するように形成し、前記第２半導体パターンは前記第１導電型を有するように形成する。前記第２半導体パターンを有する基板上に前記第２半導体パターンと電気的に接続された複数の相変移物質パターンを形成する。
【発明の効果】
【００３７】
本発明によれば、ワードライン及びセルダイオードがモールド膜及び選択的エピタキシャル成長技術を用いて半導体基板上に形成される。これによって、前記ワードラインの電気的な抵抗を低減させるために前記ワードラインの厚さ（すなわち、高さ）を増加させても、前記ワードライン間の前記モールド膜内に如何なるボイドまたは隙間（ｓｅａｍｓ）を形成することを防止することができる。また、前記ワードライン及びセルダイオードを形成するためにエッチング工程を伴うパターニング工程を必要としない。よって、前記半導体基板及び前記ワードラインがリセスされるのを防止することができる。結果的に、制限された面積内で工程欠陥（ｐｒｏｃｅｓｓ ｄｅｆｅｃｔｓ）なしに、前記ワードラインの電気的な抵抗を最小化させることができるので、相変移セルアレイ領域内の寄生バイポーラトランジスタの動作を著しく抑制することができる。
【図面の簡単な説明】
【００３８】
【図１】セルダイオードを採用する相変移記憶素子を示す例示的なブロックダイヤグラムである。
【図２】セルダイオード及び選択トランジスタを採用する相変移記憶素子の１つのセルブロックを示す例示的な概路図である。
【図３】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。
【図４】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。
【図５Ａ】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図である。
【図５Ｂ】本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図６Ａ】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図である。
【図６Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図７Ａ】本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図４のＩ−Ｉ’に沿った断面図である。
【図７Ｂ】本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図４のＩＩ−ＩＩ’に沿った断面図である。
【図８Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図８Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図９Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図９Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１０Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１０Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１１Ａ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１１Ｂ】本発明の好適な一実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１２Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１２Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１３Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１３Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１４Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１４Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【図１５Ａ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩ−Ｉ’に沿った断面図である。
【図１５Ｂ】本発明の好適な他の実施形態に係る相変移記憶素子の製造方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【発明を実施するための形態】
【００３９】
以下、添付した図面を参照しながら本発明の好ましい実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
【００４０】
図１はセルダイオードを用いた相変移記憶セルを備える相変移記憶素子を示す例示的な（ｅｘｅｍｐｌａｒｙ）ブロックダイヤグラムである。
【００４１】
図１を参照すると、前記相変移記憶素子はセルアレイ領域ＣＡ及び周辺回路領域を含む。セルアレイ領域ＣＡはｎ個の（ｎ−ｎｕｍｂｅｒ ｏｆ）ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎ及びビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎと交差するｍ個の（ｍ−ｎｕｍｂｅｒ ｏｆ）ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍを備える。ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎ及びワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍの交差点（ｃｒｏｓｓ ｐｏｉｎｔｓ）にそれぞれ二次元的に配列された複数の相変移記憶セルＣｐが配置される。相変移記憶セルＣｐのそれぞれは電気的に直列接続された相変移物質パターンＲｐ及びセルダイオードＤを含む。
【００４２】
セルダイオードＤのＰ型半導体は、相変移物質パターンＲｐの一端に電気的に接続され、相変移物質パターンＲｐの他の端はビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち何れか１つに電気的に接続される。また、セルダイオードＤのＮ型半導体は、ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍのうち何れか１つに電気的に接続される。ワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍは前記周辺回路領域内のワードラインドライバＷＬＤに接続され、ワードラインドライバＷＬＤは、読み出しモード（ｒｅａｄ ｍｏｄｅ）またはプログラムモード（ｐｒｏｇｒａｍ ｍｏｄｅ）時にワードラインＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬｍのうち何れか１つを選択する。
【００４３】
各ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎは、前記周辺回路領域内のビットラインドライバ及び感知増幅器で構成されるコア回路（ｃｏｒｅ ｃｉｒｃｕｉｔ）Ｂ／Ｓに電気的に接続される。前記ビットラインドライバは、ビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち少なくとも何れか１つを選択する。すなわち、前記ビットラインドライバによって選択されるビットラインの数は前記相変移記憶素子のビット構成（ｂｉｔ ｏｒｇａｎｉｚａｔｉｏｎ）によって決まる。例えば、前記相変移記憶素子のビット構成が“×４”の場合に、前記ビットラインドライバはビットラインＢＬ１、ＢＬ２、ＢＬ３、．．．、ＢＬｎのうち４つのビットラインを選択する。ここで、前記ビット構成は一度で出力されるデータの数を意味する。また感知増幅器は、前記選択されたビットラインに誘導される電気的な信号（例えば、電圧）を基準信号φｒｅｆと比べて前記ビットライン信号が論理“０”、または論理“１”であるのかを判別（ｄｉｓｃｒｉｍｉｎａｔｅ）し、前記ビットライン信号を入／出力パッドＩ／Ｏｐａｄｓに伝送する。
【００４４】
図１に示す相変移記憶素子によると、１つのワードラインに数十個、またはその以上の相変移記憶セルを接続することができる。この場合、ワードラインドライバＷＬＤから一番遠い相変移セルに保存されたデータのアクセス時間は前記ワードラインの電気的な抵抗及び寄生キャパシタンス（すなわち、ローディングキャパシタンス）により著しく増加することができる。よって、セルアレイ領域ＣＡを複数のセルブロックＢＬＫで分割して前記１つのワードラインに接続される相変移セルの数を減少させると、前記選択された相変移セルに保存されたデータのアクセス時間を低減することができる。
【００４５】
図２は複数のセルブロックＢＬＫのうちに１つのセルブロック及びそれに接続されたコア回路を示す概路図である。
【００４６】
図２を参照すると、１つのセルブロックＢＬＫは４つのビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及び４つのワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を含むことができる．しかし、ビットライン及び前記ワードラインの数は４つに限られず、例えば４つよりも大きいこともある。４つのワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は４つのビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４を横切って配置される。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４及びワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４の交差点にそれぞれ１６個の相変移記憶セルＣｐが配置される。相変移記憶セルＣｐのそれぞれは図１において説明した内容と同じである。
【００４７】
ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、それぞれ４つのブロック選択スイッチング素子に接続され、前記ブロック選択スイッチング素子を制御する４つのメインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４に隣接するように配置することができる。すなわち、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４間に配置することができる。前記ブロック選択スイッチング素子はアクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４とすることができる。この場合、第１〜第４ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４はそれぞれ第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のドレイン領域に接続され、第１〜第４メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれ第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のゲート電極に接続される。また、アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のソース領域はすべて接地される。
【００４８】
第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３、すなわち第１グループのアクセスＭＯＳトランジスタは図２に示したようにセルブロックＢＬＫの右側に配置することができ、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４、すなわち第２グループのアクセスＭＯＳトランジスタはセルブロックＢＬＫの左側に配置することができる。ビットラインＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４は図１で説明したようにコア回路Ｂ／Ｓに接続される。
【００４９】
図２で示したセルブロックＢＬＫにおいて、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４のうちに何れか１つが選択されると、ワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のうち何れか１つが選択される。例えば、第２メインワードラインＭＷＬ２が選択されると、第２ワードラインＷＬ２に接続された第２アクセスＭＯＳトランジスタＴＡ２がターンオンされるので第２ワードラインＷＬ２が選択される。
【００５０】
図３は本発明の好適な実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図であり、図４は本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域の一部分を示す平面図である。すなわち、図３は図１のセルアレイ領域ＣＡの一部分を示す平面図であり、図４は図２に示されたセルブロックＢＬＫの平面図である。
【００５１】
図５Ａは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図であり、図５Ｂは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００５２】
図３、図５Ａ及び図５Ｂを参照すると、第１導電型の半導体基板１上に下部モールド膜３が配置される。下部モールド膜３はシリコン酸化膜のような絶縁膜とすることができ、前記第１導電型はＰ型とすることができる。下部モールド膜３は半導体基板１の所定領域を露出させる複数の平行な下部開口部を有することができる。前記下部開口部はそれぞれ前記第１導電型と異なる第２導電型有する複数のワードライン、すなわち第１〜第４ワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）で埋められる。前記第１導電型がＰ型であれば、前記第２導電型はＮ型とすることができる。ワードライン５ａ、５ｂ、５ｃ、５ｄは前記下部開口部によって露出した半導体基板１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、ワードライン５ａ、５ｂ、５ｃ、５ｄは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、半導体基板１が単結晶半導体基板の場合、またワードライン５ａ、５ｂ、５ｃ、５ｄも単結晶半導体パターンとすることができる。
【００５３】
第１〜第４ワードライン５ａ、５ｂ、５ｃ、５ｄの下部にそれぞれ第１〜第４バッファライン２ａ、２ｂ、２ｃ、２ｄを配置することができる。バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１と同じ導電型、すなわち前記第１導電型を有するエピタキシャルパターンとすることができる。また、バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１から突出された部分にあたる。すなわち、バッファライン２ａ、２ｂ、２ｃ、２ｄは半導体基板１の延長部（ｅｘｔｅｎｓｉｏｎｓ）にあたる。バッファライン２ａ、２ｂ、２ｃ、２ｄは隣接したワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な分離特性（ｅｌｅｃｔｒｉｃａｌ ｉｓｏｌａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を向上させることができる。バッファライン２ａ、２ｂ、２ｃ、２ｄが提供される場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちバッファライン２ａ、２ｂ、２ｃ、２ｄとワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は下部モールド膜３と半導体基板１との間の第２接触面Ｆ２よりも高くなりうる。
【００５４】
また、バッファライン２ａ、２ｂ、２ｃ、２ｄが提供されない場合、ワードライン５ａ、５ｂ、５ｃ、５ｄと半導体基板１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は、第２接触面Ｆ２と実質的に同じ高さを有することができる。また、ワードライン５ａ、５ｂ、５ｃ、５ｄは、１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有する高濃度半導体パターン（ｈｅａｖｉｌｙ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｔｔｅｒｎｓ）とすることができる。
【００５５】
ワードライン５ａ、５ｂ、５ｃ、５ｄ及び下部モールド膜３上に上部モールド膜７が提供される。上部モールド膜７は下部モールド膜３と同じ物質膜とすることができる。また、上部モールド膜７は下部モールド膜３と異なる絶縁膜とすることができる。例えば、下部モールド膜３がシリコン酸化膜の場合、上部モールド膜７はシリコン窒化膜とすることができる。これとは逆に、下部モールド膜３がシリコン窒化膜の場合、上部モールド膜７はシリコン酸化膜とすることができる。
【００５６】
上部モールド膜７は各ワードライン５ａ、５ｂ、５ｃ、５ｄの所定領域を露出させる複数の上部開口部７ａを有する。上部開口部７ａの下部領域のそれぞれは、順に積層された第１半導体パターン９及び第２半導体パターン１１で埋められる。第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄと同じ導電型を有することができ、第２半導体パターン１１は第１半導体パターン９と異なる導電型を有することができる。すなわち、第１半導体パターン９及び第２半導体パターン１１はそれぞれ前記第２導電型及び前記第１導電型を有することができる。これによって、第１半導体パターン９及びその上の第２半導体パターン１１はセルダイオードＤを構成する。この場合、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有することが好ましい。これは、セルダイオードＤに逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）が印加される場合に前記逆バイアスされたセルダイオード（ｒｅｖｅｒｓｅ ｂｉａｓｅｄ ｃｅｌｌ ｄｉｏｄｅｓ）を通って流れる漏洩電流を低減させるためである。第２半導体パターン１１は第１半導体パターン９より高い不純物濃度を有することができる。
【００５７】
また、第１及び第２半導体パターン９、１１は、ワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型を有することができる。すなわち、第１半導体パターン９及び第２半導体パターン１１は前記第１導電型を有することができる。この場合、セルダイオードＤは第１半導体パターン９及びワードライン５ａ、５ｂ、５ｃ、５ｄで構成され、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄ及び第２半導体パターン１１より低い不純物濃度を有することが好ましい。
【００５８】
第１半導体パターン９は上部開口部７ａによって露出したワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として用いて成長したエピタキシャル半導体パターンとすることができ、第２半導体パターン１１は第１半導体パターン９をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、第１及び第２半導体パターン９、１１は固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄが単結晶半導体パターンの場合に、第１及び第２半導体パターン９、１１も単結晶半導体パターンとすることができる。
【００５９】
第１半導体パターン９とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第３接触面Ｆ３は、上部モールド膜７とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第４接触面Ｆ４と実質的に同じ高さを有することができる。
【００６０】
上部開口部７ａの上部領域は複数の導電性プラグ１３で埋められている。導電性プラグ１３は第２半導体パターン１１に対してオーミック接触を有する金属プラグとすることができる。例えば、導電性プラグ１３はタングステンプラグとすることができる。導電性プラグ１３は提供されないこともある。この場合、上部開口部７ａはセルダイオードＤで全部埋められる。
【００６１】
導電性プラグ１３及び上部モールド膜７上に絶縁膜１７を提供することができ、絶縁膜１７上に相変移物質パターン２１（図３のＲｐ）を二次元的に配列することができる。相変移物質パターン２１はそれぞれが絶縁膜１７を貫通するコンタクトホール１７ａを介して導電性プラグ１３に直接接触することができる。この場合、相変移物質パターン２１はコンタクトホール１７ａに埋め込まれた構造を有する。また、相変移物質パターン２１はそれぞれがコンタクトホール１７ａに埋め込まれた下部電極１９を介して導電性プラグ１３に電気的に接続することができる。
【００６２】
相変移物質パターン２１上に上部電極２３を積層することができる。上部電極２３を有する基板上に層間絶縁膜２５が提供され、層間絶縁膜２５上に複数の平行なビットライン２９ａ、２９ｂ、２９ｃ、２９ｄ（図３のＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）が配置される。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄはワードライン５ａ、５ｂ、５ｃ、５ｄの上部を横切るように配置される。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄは、層間絶縁膜２５を貫通する複数のビットラインコンタクトホール２５ａを介して上部電極２３に直接接触することができる。また、ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄは、ビットラインコンタクトホール２５ａを埋めるビットラインコンタクトプラグ２７を介して上部電極２３に電気的に接続することができる。
【００６３】
図５Ａ及び図５Ｂに示す実施形態によると、隣接した一対のセルダイオードＤ及びそれらに接続された前記ワードライン（例えば、第１ワードライン５ａ）が寄生水平バイポーラトランジスタ（ｐａｒａｓｉｔｉｃ ｌａｔｅｒａｌ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）ＢＪＴ２を構成することができる。この場合、隣接したセルダイオードＤの第２半導体パターン１１は、それぞれ寄生水平バイポーラトランジスタＢＪＴ２のエミッタＥ及びコレクタＣの役割を果たし、第１ワードライン５ａは寄生水平バイポーラトランジスタＢＪＴ２のベースＢの役割を果たす。よって、エミッタＥに接続された第３ビットライン２９ｃが選択され、コレクタＣに接続された第４ビットライン２９ｄが非選択されても、寄生水平バイポーラトランジスタＢＪＴ２が動作して非選択された第４ビットライン２９ｄに向けて流れるコレクタ電流Ｉｃが一時的に生成することができる。この場合、ワードライン５ａを介して流れるベース電流Ｉｂは一時的に減少することができる。コレクタ電流Ｉｃは、第４ビットライン２９ｄのローディングキャパシタ（寄生キャパシタ）を充電させるために流れる電流である。コレクタ電流Ｉｃの量が大きければ、前記選択されたビットライン（すなわち、前記第３ビットライン２９ｃ）に誘導される電気的な信号が不安定となり前記相変移素子の読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を妨害する。
【００６４】
しかし、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄが実質的に平らな表面を有する。すなわち、セルダイオードＤ間のワードライン５ａ、５ｂ、５ｃ、５ｄの表面に如何なるリセスされた領域も提供されてない。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗を最小化することができる。その結果、本実施形態に係る相変移素子のセルアレイ領域は寄生水平バイポーラトランジスタＢＪＴ２の動作を抑制するのに好適である。
【００６５】
さらに、本実施形態に係る相変移セルアレイ領域は、図５Ａに示すように寄生垂直バイポーラトランジスタＢＪＴ１を提供することができる。例えば、寄生垂直バイポーラトランジスタＢＪＴ１は、半導体基板１、第１ワードライン５ａ及び第１ワードライン５ａに接続されたセルダイオードＤの第２半導体パターン１１で構成することができる。この場合、半導体基板１及び第１ワードライン５ａは、それぞれ寄生垂直バイポーラトランジスタＢＪＴ１のコレクタＣ及びベースＢの役割を果たして、第２半導体パターン１１は寄生垂直バイポーラトランジスタＢＪＴ１のエミッタＥの役割を果たす。寄生垂直バイポーラトランジスタＢＪＴ１の電流利得が大きければ、半導体基板１内に流れるコレクタ電流Ｉｃが増加して半導体基板１に形成された周辺回路領域内のＭＯＳトランジスタの特性を不安定にさせる。しかし、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗が最小化して寄生垂直バイポーラトランジスタＢＪＴ１の電流利得を著しく減少することができる。
【００６６】
図６Ａは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩ−Ｉ’に沿った断面図であり、図６Ｂは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００６７】
図３、図６Ａ及び図６Ｂを参照すると、第１導電型の半導体基板５１上に第１モールド膜５３が提供される。前記第１導電型はＰ型とすることができ、第１モールド膜５３はシリコン酸化膜のような絶縁膜とすることができる。第１モールド膜５３は半導体基板５１の所定領域を露出する複数の第１平行な開口部５３ａ、５３ｂ、５３ｃ、５３ｄを有することができる。第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの下部領域は前記第１導電型と異なる第２導電型を有する複数のワードライン、すなわち、第１〜第４ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）で埋められる。前記第１導電型がＰ型の場合、前記第２導電型はＮ型とすることができる。ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄによって露出した半導体基板５１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、半導体基板５１が単結晶半導体基板の場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄも単結晶半導体パターンとすることができる。
【００６８】
第１〜第４ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部にそれぞれ第１〜第４バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを配置することができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは半導体基板５１と同じ導電型、すなわち前記第１導電型を有するエピタキシャルパターンとすることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは隣接したワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの電気的な分離特性（ｅｌｅｃｔｒｉｃａｌ ｉｓｏｌａｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）を向上させることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄが提供される場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄとワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’よりも高くなる。
【００６９】
また、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄが提供されない場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと半導体基板５１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’と実質的に同じ高さを有することができる。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有する高濃度半導体パターン（ｈｅａｖｉｌｙ ｄｏｐｅｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｔｔｅｒｎｓ）とすることができる。
【００７０】
第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域内に複数の隔壁（ｓｅｐａｒａｔｉｎｇ ｗａｌｌｓ）５７ａ’が提供される。すなわち、隔壁５７ａ’は各ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ上に一次元的に配列される。よって、ワードライン５５ａ、５５ｂ、５５ｃまたは５５ｄの所定領域は隔壁５７ａ’間の第２開口部５７ｄによって露出される。隔壁５７ａ’は第１モールド膜５３に対してエッチング選択比を有する第２モールド膜からなる。例えば、第１モールド膜５３がシリコン酸化膜の場合、隔壁５７ａ’はシリコン窒化膜とすることができる。これと逆に、第１モールド膜５３がシリコン窒化膜の場合、隔壁５７ａ’はシリコン酸化膜とすることができる。
【００７１】
第２開口部５７ｄの下部領域のそれぞれは順に積層された第１半導体パターン６１及び第２半導体パターン６３で埋められる。第１半導体パターン６１はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ導電型を有することができ、第２半導体パターン６３は第１半導体パターン６１と異なる導電型を有することができる。すなわち、第１半導体パターン６１及び第２半導体パターン６３はそれぞれ前記第２導電型及び前記第１導電型を有することができる。これによって、第１半導体パターン６１及びその上の第２半導体パターン６３はセルダイオードＤを構成する。この場合、第１半導体パターン６１は図５Ａ及び図５Ｂを参照して説明したようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有するのが好ましい。また、第２半導体パターン６３は第１半導体パターン６１よりも高い不純物濃度を有することができる。
【００７２】
また、第１及び第２半導体パターン６１、６３はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと異なる導電型を有することができる。すなわち、第１及び第２半導体パターン６１、６３は前記第１導電型を有することができる。この場合、セルダイオードＤは第１半導体パターン６１及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄで構成され、第１半導体パターン６１は第２半導体パターン６３及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有することが好適である。
【００７３】
第１半導体パターン６１は第２開口部５７ｄによって露出されたワードライン５５ａ、５５ｂ、５５ｃ、５５ｄをシード層として用いて成長したエピタキシャル半導体パターンとすることができ、第２半導体パターン６３は第１半導体パターン６１をシード層として用いて成長したエピタキシャル半導体パターンとすることができる。また、第１及び第２半導体パターン６１、６３は固相エピタキシャル技術を用いて形成した半導体パターンとすることができる。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄが単結晶半導体パターンの場合、第１及び第２半導体パターン６１、６３も単結晶半導体パターンとすることができる。
【００７４】
第１半導体パターン６１とワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第３接触面Ｆ３’は、隔壁５７ａ’とワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとの間の第４接触面Ｆ４’と実質的に同じ高さを有することができる。すなわち、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは平らな表面を有することができる。
【００７５】
第２開口部５７ｄの上部領域はそれぞれ複数の導電性プラグ６５で埋められることができる。導電性プラグ６５は第２半導体パターン６３に対してオーミック接触を有する金属プラグとすることができる。例えば、導電性プラグ６５はタングステンプラグとすることができる。導電性プラグ６５は提供されないこともある。この場合、第２開口部５７ｄはセルダイオードＤで完全に埋められることができる。
【００７６】
導電性プラグ６５、第１モールド膜５３、及び隔壁５７ａ’を有する基板上に図５Ａ及び図５Ｂを参照して説明された実施形態と同じ上部構造体を提供することができる。すなわち、導電性プラグ６５を有する基板上に図５Ａ及び図５Ｂに示されたように同じ相変移物質パターン２１及びビットライン２９ａ、２９ｂ、２９ｃ、２９ｄを配置することができる。
【００７７】
本実施形態によると、セルダイオードＤがワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと自己整合することができる。
【００７８】
図７Ａは本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルブロックを説明する図４のＩ−Ｉ’に沿った断面図であり、図７Ｂは本発明の好適なさらに他の実施形態に係る相変移記憶素子のセルブロックを説明する図４のＩＩ−ＩＩ’に沿った断面図である。本実施形態に係るセルブロック内の複数の相変移セルは図６Ａ及び図６Ｂを参照して説明された相変移セルと同じ構造を有することができる。しかし、本実施形態に係るセルブロック内の相変移セルは図６Ａ及び図６Ｂに示した相変移セルに限定されない。例えば、本実施形態に係るセルブロック内の相変移セルは図５Ａ及び図５Ｂを参照して説明した相変移セルと同じ構造を有する。よって、本実施形態において前記相変移セルの構造に対する説明は省略する。
【００７９】
図４、図７Ａ及び図７Ｂを参照すると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図４のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の端部（ｅｎｄ ｐｏｒｔｉｏｎｓ）にそれぞれ隣接するように複数のブロック選択スイッチング素子、例えば、第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４が配置される。第１〜第４アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は、それぞれ半導体基板５１上の第１〜第４エピタキシャル半導体ボディパターン６４ａ、６４ｂ、６４ｃ、６４ｄに提供することができる。エピタキシャル半導体ボディパターン６４ａ、６４ｂ、６４ｃ、６４ｄは半導体基板５１をシード層として用いて成長した半導体パターンとすることができる。また、エピタキシャル半導体パターン６４ａ、６４ｂ、６４ｃ、６４ｄはＰ型の半導体パターンとすることができる。また、アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は半導体基板５１に直接提供することもできる。
【００８０】
第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３は、それぞれ第１及び第３ワードライン５５ａ、５５ｃ、すなわち奇数番目のワードライン（ｏｄｄ ｗｏｒｄ ｌｉｎｅｓ）に電気的に接続され、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４はそれぞれ第２及び第４ワードライン５５ｂ、５５ｄ、すなわち偶数番目のワードライン（ｅｖｅｎ ｗｏｒｄ ｌｉｎｅｓ）に電気的に接続される。この場合に、第１及び第３アクセスＭＯＳトランジスタＴＡ１、ＴＡ３、すなわち第１グループのアクセスＭＯＳトランジスタは図４に示されたように第１及び第３ワードラインＷＬ１、ＷＬ３の右側に位置することができ、第２及び第４アクセスＭＯＳトランジスタＴＡ２、ＴＡ４、すなわち第２グループのアクセスＭＯＳトランジスタは図４に示されたように第２及び第４ワードラインＷＬ２、ＷＬ４の左側に位置することができる。
【００８１】
アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４のそれぞれはエピタキシャル半導体パターン６４ａ、６４ｂ、６４ｃ、６４ｄの両端内にそれぞれ提供されたソース領域６４ｓ及びドレイン領域６４ｄと共にソース／ドレイン領域６４ｓ、６４ｄ間のチャンネル領域の上部を横切るゲート電極を含むことができる。アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４の前記ゲート電極は延長されてメインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４の役割を果たす。また、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は前記ゲート電極と異なる導電層とすることができる。この場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は、局所配線（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ；図示せず）を介して前記ゲート電極に電気的に接続することができる。
【００８２】
図４の平面図から見た場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はそれぞれワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４間に配置することができる。メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４のレベル（ｌｅｖｅｌｓ）はエピタキシャル半導体ボディパターン６４ａの上部面のレベルによって決められる。例えば、エピタキシャル半導体ボディパターン６４ａの上部面が図７Ａに示されたようにセルダイオードＤの上部面と同じレベルを有する場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４は図７Ｂに示されたように導電性プラグ６５間に配置することができる。すなわち、第１メインワードラインＭＷＬ１は第１ワードラインＷＬ１上の導電性プラグ６５と第２ワードラインＷＬ２上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができ、第２メインワードラインＭＷＬ２は第２ワードラインＷＬ２上の導電性プラグ６５と第３ワードラインＷＬ３上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができる。同様に、第３メインワードラインＭＷＬ３は第３ワードラインＷＬ３上の導電性プラグ６５と第４ワードラインＷＬ４上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができ、第４メインワードラインＭＷＬ４は第４ワードラインＷＬ４上の導電性プラグ６５と第５ワードライン（図示せず）上の導電性プラグ６５との間の第１モールド膜５３を貫通するように配置することができる。導電性プラグ６５が提供されない場合、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ３、ＭＷＬ４はセルダイオードＤ間の領域を通るように配置することができる。
【００８３】
アクセスＭＯＳトランジスタＴＡ１、ＴＡ２、ＴＡ３、ＴＡ４は第１モールド膜５３で覆われることができる。この場合、ドレイン領域６４ｄは第１モールド膜５３を貫通するドレインコンタクトホール５７ｄ’によって露出されて、ソース領域６４ｓは第１モールド膜５３を貫通するソースコンタクトホール５７ｓ’によって露出される。また、ドレイン領域６４ｄに隣接したワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の端部は隔壁５７ａ’を貫通する配線コンタクトホール５７ｉによって露出することができる。配線コンタクトホール５７ｉ、ドレインコンタクトホール５７ｄ’、及びソースコンタクトホール５７ｓ’はそれぞれの配線コンタクトプラグ６５ｐ、ドレインコンタクトプラグ６５ｄ、及びソースコンタクトプラグ６５ｓで埋められることができる。
【００８４】
ドレインコンタクトプラグ６５ｄはそれぞれの絶縁膜１７内に提供された局所配線１９ｉを介してドレインコンタクトプラグ６５ｄに隣接した配線コンタクトプラグ６５ｐに電気的に接続される。また、ソースコンタクトプラグ６５ｓは絶縁膜１７内に提供された接地配線１９ｓと電気的に接続される。
【００８５】
次いで、本発明の好適な実施形態に係る相変移記憶素子を製造する方法を説明する。
【００８６】
図８Ａ、図９Ａ、図１０Ａ、及び図１１Ａは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩ−Ｉ’に沿った断面図であり、図８Ｂ、図９Ｂ、図１０Ｂ、及び図１１Ｂは本発明の好適な一実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【００８７】
図３、図８Ａ、及び図８Ｂを参照すると、第１導電型の半導体基板１上に下部モールド膜３を形成する。前記第１導電型の半導体基板１はＰ型の単結晶半導体基板とすることができる。下部モールド膜３は、シリコン酸化膜またはシリコン窒化膜のような絶縁膜で形成することができる。下部モールド膜３をパターニングして半導体基板１の所定領域を露出させる複数の平行な下部開口部３ａ、３ｂ、３ｃ、３ｄを形成する。
【００８８】
図３、図９Ａ及び図９Ｂを参照すると、下部開口部３ａ、３ｂ、３ｃ、３ｄによって露出された半導体基板１をシード層として採用する選択的エピタキシャル成長技術を用いて下部開口部３ａ、３ｂ、３ｃ、３ｄを埋めるバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を順に形成する。半導体基板１が単結晶半導体基板の場合、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄも単結晶構造を有する半導体パターンとすることができる。バッファライン２ａ、２ｂ、２ｃ、２ｄは前記第１導電型の不純物でドーピングされ、ワードライン５ａ、５ｂ、５ｃ、５ｄは前記第１導電型と異なる第２導電型の不純物でドーピングされた。例えば、バッファライン２ａ、２ｂ、２ｃ、２ｄはＰ型の不純物でドーピングされ、ワードライン５ａ、５ｂ、５ｃ、５ｄはＮ型の不純物でドーピングされうる。バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄはインサイチュドーピング技術、またはイオン注入技術を用いてドーピングすることができる。ワードライン５ａ、５ｂ、５ｃ、５ｄは１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有するようにドーピングすることが好ましい。
【００８９】
また（ａｌｔｅｒｎａｔｉｖｅｌｙ）、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは固相エピタキシャル（ｓｏｌｉｄ ｐｈａｓｅ ｅｐｉｔａｘｉａｌ；ＳＰＥ）技術を用いて形成することができる。具体的には、下部開口部３ａ、３ｂ、３ｃ、３ｄを有する基板上に多結晶半導体膜（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）または非晶質半導体膜（ａｍｏｒｐｈｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）のような半導体膜を形成し、前記半導体膜を平坦化させて下部モールド膜３の上部面を露出させる。その結果、下部開口部３ａ、３ｂ、３ｃ、３ｄ内に半導体パターンが形成される。前記半導体パターンは半導体基板１をシード層として採用する固相エピタキシャル技術を用いて結晶化される。半導体基板１が単結晶構造を有する場合、前記半導体パターンは前記固相エピタキシャル工程の間に単結晶構造を有するように変換されることができる。前記単結晶半導体パターン内に不純物イオンを注入してバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを形成する。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成するためのイオン注入工程は省略することができる。この場合、バッファライン２ａ、２ｂ、２ｃ、２ｄは形成されない。また、前記固相エピタキシャル工程は前記半導体膜の平坦化（ｐｌａｎａｒｉｚａｔｉｏｎ）前に実施することもできる。前記多結晶半導体膜、または前記非晶質半導体膜がインサイチュドーピングされた半導体膜で形成する場合、前記不純物イオン注入工程は省略することができる。
【００９０】
ワードライン５ａ、５ｂ、５ｃ、５ｄの電気的な抵抗は下部モールド膜３の厚さを増加させることによって、著しく低減することができる。それにもかかわらず、本実施形態によると、ワードライン５ａ、５ｂ、５ｃ、５ｄ間の下部モールド膜３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成することを根本的に防止することができる。これは、上述したようにワードライン５ａ、５ｂ、５ｃ、５ｄが選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成するからである。また、本実施形態によると、隣接したワードライン５ａ、５ｂ、５ｃ、５ｄ間の電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）の長さはバッファライン２ａ、２ｂ、２ｃ、２ｄの存在により増加することができる。これによって、ワードライン５ａ、５ｂ、５ｃ、５ｄ間の電気的な分離特性を改善することができる。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成する場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちワードライン５ａ、５ｂ、５ｃ、５ｄとバッファライン２ａ、２ｂ、２ｃ、２ｄとの間の第１接触面Ｆ１は、図９Ｂに示されたように下部モールド膜３と半導体基板１との間の第２接触面Ｆ２よりも高くなる。
【００９１】
また、バッファライン２ａ、２ｂ、２ｃ、２ｄを形成する工程は省略することもできる。この場合、ワードライン５ａ、５ｂ、５ｃ、５ｄの下部面、すなわちワードライン５ａ、５ｂ、５ｃ、５ｄと半導体基板１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１は、下部モールド膜３と半導体基板１との間の第２接触面Ｆ２と実質的に同じ高さを有することができる。これは、ワードライン５ａ、５ｂ、５ｃ、５ｄをパターニングするためのエッチング工程を必要としないので、半導体基板１がオーバーエッチングすることを防止することができるからである。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄの厚さ（すなわち、高さ）を増加させるのに如何なる制約も受けない。
【００９２】
他の実施形態において、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは、下部モールド膜３及び前記選択的エピタキシャル成長技術を使用せずに、通常のリソグラフィ／エッチング工程を用いて形成することもできる。具体的には、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄは、半導体基板１上に前記第１導電型の下部エピタキシャル半導体層及び前記第１導電型と異なる第２導電型を有する上部エピタキシャル半導体層を順に形成し、前記上部エピタキシャル半導体層及び前記下部エピタキシャル半導体層をパターニングすることで形成することができる。続いて、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを有する基板上に絶縁膜を形成し、前記絶縁膜を平坦化させて下部モールド膜３に相応するワードライン分離膜（ｗｏｒｄ ｌｉｎｅ ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）を形成する。前記下部エピタキシャル半導体層を形成する工程は省略することもできる。この場合、バッファライン２ａ、２ｂ、２ｃ、２ｄは形成されない。
【００９３】
さらに他の実施形態において、バッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄはトレンチ素子分離技術を用いて半導体基板１内に形成することができる。例えば、半導体基板１の所定領域を選択的にエッチングして複数の平行な活性領域を画定するトレンチ領域を形成し、前記トレンチ領域を有する基板上にシリコン酸化膜のような絶縁膜を形成する。前記絶縁膜を平坦化させて前記トレンチ内に残存して下部モールド膜３に相応するトレンチ素子分離膜（すなわち、ワードライン分離膜）を形成する。続いて、前記活性領域内に不純物イオンを注入してバッファライン２ａ、２ｂ、２ｃ、２ｄ及びワードライン５ａ、５ｂ、５ｃ、５ｄを形成する。バッファライン２ａ、２ｂ、２ｃ、２ｄを形成するためのイオン注入工程は省略することもできる。
【００９４】
ワードライン５ａ、５ｂ、５ｃ、５ｄを有する基板上に上部モールド膜７を形成する。上部モールド膜７は下部モールド膜３と同じ物質膜で形成することができる。また、上部モールド膜７は下部モールド膜３と異なる物質膜で形成することができる。例えば、下部モールド膜３がシリコン酸化膜で形成される場合、上部モールド膜７はシリコン窒化膜のような絶縁膜で形成することができる。これとは逆に、下部モールド膜３がシリコン窒化膜で形成される場合、上部モールド膜７はシリコン酸化膜のような絶縁膜で形成することができる。
【００９５】
上部モールド膜７をパターニングしてワードライン５ａ、５ｂ、５ｃ、５ｄの所定領域を露出させる複数の上部開口部７ａを形成する。上部開口部７ａは平面的に見た場合、二次元的に配列されるように形成することができる。上部開口部７ａはワードライン５ａ、５ｂ、５ｃ、５ｄとの誤整合を考慮してワードライン５ａ、５ｂ、５ｃ、５ｄよりも小さい幅を有するように形成することができる。
【００９６】
図３、図１０Ａ及び図１０Ｂを参照すると、上部開口部７ａによって露出されたワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として採用する選択的エピタキシャル成長技術を用いて上部開口部７ａの下部領域を埋めるセルダイオードＤを形成する。セルダイオードＤのそれぞれは順に積層された第１及び第２半導体パターン９、１１を備えるように形成される。第１半導体パターン９は前記露出されたワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として用いて形成され、第２半導体パターン１１は第１半導体パターン９をシード層として用いて形成される。よって、ワードライン５ａ、５ｂ、５ｃ、５ｄが単結晶半導体パターンの場合、第１及び第２半導体パターン９、１１も単結晶構造を有するように形成することができる。
【００９７】
本実施形態によると、セルダイオードＤは上部モールド膜７及び選択的エピタキシャル成長技術を用いて形成される。すなわち、前記隔離されたセルダイオードＤを形成するために如何なるエッチング工程も要求しない。その結果、セルダイオードＤを形成する間にセルダイオードＤ間のワードライン５ａ、５ｂ、５ｃ、５ｄがオーバーエッチングすることを防止することができる。よって、第１半導体パターン９とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第３接触面Ｆ３は、上部モールド膜７とワードライン５ａ、５ｂ、５ｃ、５ｄとの間の第４接触面Ｆ４と実質的に同じ高さを有することができる。すなわち、第１及び第２半導体パターン９、１１を形成した後にも、ワードライン５ａ、５ｂ、５ｃ、５ｄは実質的に平らな上部面を維持することができる。
【００９８】
第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄと同じ導電型を有する不純物でドーピングされ、第２半導体パターン１１はワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型を有する不純物でドーピングされた。第１半導体パターン９は第２半導体パターン１１と異なる不純物濃度を有するようにドーピングすることが好ましい。例えば、第１半導体パターン９は第２半導体パターン１１に比べて相対的に低い不純物濃度を有するように形成することが好ましい。これは、セルダイオードＤに逆バイアス（ｒｅｖｅｒｓｅ ｂｉａｓ）が印加される場合に前記逆バイアスされた（ｒｅｖｅｒｓｅ ｂｉａｓｅｄ）セルダイオードＤを介して流れる漏洩電流を最小化するためである。前記逆バイアスは読み出しモードまたはプログラムモードで非選択された相変移セルのセルダイオードＤに印加することができる。また、第１半導体パターン９はワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有するように形成することができる。第１及び第２半導体パターン９、１１をドーピングすることはインサイチュドーピング技術 またはイオン注入技術を用いて実施することができる。
【００９９】
他の実施形態において、第１及び第２半導体パターン９、１１はワードライン５ａ、５ｂ、５ｃ、５ｄと異なる導電型の不純物でドーピングされることもある。この場合、セルダイオードＤは第１半導体パターン９及びワードライン５ａ、５ｂ、５ｃ、５ｄで構成され、第１半導体パターン９は第２半導体パターン１１及びワードライン５ａ、５ｂ、５ｃ、５ｄよりも低い不純物濃度を有するように形成することが好ましい。
【０１００】
さらに他の実施形態において、セルダイオードＤは固相エピタキシャル技術を用いて形成することができる。すなわち、上部開口部７ａ、７ｂ、７ｃ、７ｄ内に非晶質半導体パターン、または多結晶半導体パターンを形成し、前記半導体パターンをワードライン５ａ、５ｂ、５ｃ、５ｄをシード層として使用する固相エピタキシャル技術を用いて結晶化させる。続いて、前記結晶化された半導体パターン内に不純物イオンを注入して第１及び第２半導体パターン９、１１を形成する。
【０１０１】
続いて、第２半導体パターン１１を有する基板上に金属膜のような導電膜を形成し、前記導電膜を平坦化させて上部開口部７ａの上部領域を埋める導電性プラグ１３を形成する。導電性プラグ１３は第２半導体パターン１１に対してオーミック接触を有する導電膜で形成することが好ましい。例えば、導電性プラグ１３は、Ｐ型半導体及びＮ型半導体の両方に対してオーミック接触を有するタングステン膜またはチタン窒化膜で形成することができる。導電性プラグ１３を形成する前に第２半導体パターン１１の表面にコバルトシリサイド層（ｃｏｂａｌｔ ｓｉｌｉｃｉｄｅ ｌａｙｅｒ）のような金属シリサイド層１２を形成することができる。金属シリサイド層１２を形成する工程及び／または導電性プラグ１３を形成する工程は省略することができる。金属シリサイド層１２及び導電性プラグ１３を形成する工程がすべて省略される場合、セルダイオードＤは上部開口部７ａを完全に埋めるように形成することができる。導電性プラグ１３を有する基板上に絶縁膜１７を形成する。
【０１０２】
図３、図１１Ａ及び図１１Ｂを参照すると、絶縁膜１７をパターニングして導電性プラグ１３を露出させる複数のコンタクトホール１７ａを形成する。コンタクトホール１７ａ内に下部電極１９を形成する。下部電極１９はチタン窒化膜で形成することができる。下部電極１９を有する基板上に相変移物質膜及び上部電極膜を順に形成する。前記相変移物質膜はカルコゲナイド膜（ｃｈａｌｃｏｇｅｎｉｄｅ ｌａｙｅｒ）で形成することができ、前記上部電極膜はチタン膜のような導電膜で形成することができる。前記上部電極膜及び前記相変移物質膜をパターニングして下部電極１９を覆う複数の相変移物質パターン２１及び相変移物質パターン２１上に積層された上部電極２３を形成する。
【０１０３】
下部電極１９を形成する工程は省略することができる。この場合、相変移物質パターン２１はそれぞれコンタクトホール１７ａを介して導電性プラグ１３に直接接触するので、相変移物質パターン２１はコンタクトホール１７ａに受め込まれた構造を有するように形成され、導電性プラグ１３が下部電極の役割を果たす。
【０１０４】
上部電極２３を有する基板上に層間絶縁膜２５を形成する。層間絶縁膜２５をパターニングして上部電極２３を露出させる複数のビットラインコンタクトホール２５ａを形成する。ビットラインコンタクトホール２５ａ内にビットラインコンタクトプラグ２７を形成し、ビットラインコンタクトプラグ２７を有する基板上に金属膜のような導電膜を形成する。前記導電膜をパターニングしてビットラインコンタクトプラグ２７を覆う複数のビットライン２９ａを形成する。ビットライン２９ａはワードライン５ａ、５ｂ、５ｃ、５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）の上部を横切るように形成する。ビットライン２９ａ、２９ｂ、２９ｃ、２９ｄを有する基板上にパッシベーション膜３１を形成する。
【０１０５】
図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩ−Ｉ’に沿った断面図で、図１２Ｂ、図１３Ｂ、図１４Ｂ、及び図１５Ｂは本発明の好適な他の実施形態に係る相変移記憶素子のセルアレイ領域を形成する方法を説明する図３のＩＩ−ＩＩ’に沿った断面図である。
【０１０６】
図３、図１２Ａ及び図１２Ｂを参照すると、第１導電型の半導体基板５１上に第１モールド膜５３を形成する。前記第１導電型の半導体基板５１はＰ型の単結晶半導体基板とすることができ、第１モールド膜５３はシリコン窒化膜またはシリコン酸化膜のような絶縁膜で形成することができる。第１モールド膜５３をパターニングして半導体基板５１の所定領域を露出させる複数の平行な第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄを形成する。第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄによって露出された半導体基板５１をシード層として採用する選択的エピタキシャル成長技術を用いて第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの下部領域を埋める複数のバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及び複数のワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ（図３のＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を順に形成する。これによって、半導体基板５１が単結晶半導体基板の場合、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄも単結晶構造を有する半導体パターンとすることができる。
【０１０７】
バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄは前記第１導電型の不純物でドーピングされ、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは前記第１導電型と異なる第２導電型の不純物でドーピングされる。すなわち、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄはＰ型の不純物でドーピングされることができ、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄはＮ型の不純物でドーピングされることができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄはインサイチュドーピング技術またはイオン注入技術を用いてドーピングすることができる。ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは１×１０１９ａｔｏｍｓ／ｃｍ３よりも高い不純物濃度を有するようにドーピングすることが好ましい。
【０１０８】
本発明の好適な他の実施形態において、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、図９Ａ及び図９Ｂを参照して説明したように固相エピタキシャル技術及びイオン注入技術を用いて形成することができる。
【０１０９】
ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの電気的な抵抗は第１モールド膜５３の厚さを増加させることによって、著しく低減することができる。それにもかかわらず、本実施形態によると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の第１モールド膜５３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成されることを根本的に防止することができる。これは、上述したようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄが選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成されるからである。また、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の電気的な分離特性は、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄの存在により改善することができる。バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを形成する場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちワードライン５５ａ、５５ｂ、５５ｃ、５５ｄとバッファライン５４ａ、５４ｂ、５４ｃ、５４ｄとの間の第１接触面Ｆ１’は、図１２Ｂに示されたように第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’よりも高くなる。
【０１１０】
上述したように、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄは、選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ間の第１モールド膜５３内に如何なるボイド（ｖｏｉｄｓ）または隙間（ｓｅａｍｓ）が形成されることを根本的に防止することができる。
【０１１１】
バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄを形成する工程は省略することもできる。この場合、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの下部面、すなわちワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと半導体基板５１との間の第１接触面（ｆｉｒｓｔ ｉｎｔｅｒｆａｃｅｓ）Ｆ１’は、第１モールド膜５３と半導体基板５１との間の第２接触面Ｆ２’と実質的に同じ高さを有することができる。これは、バッファライン５４ａ、５４ｂ、５４ｃ、５４ｄ及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄをパターニングするためのエッチング工程を必要としないので半導体基板５１がオーバーエッチングされることを防止することができるからである。よって、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの厚さ（すなわち、高さ）を増加させるのに如何なる制約も受けない。
【０１１２】
図３、図１３Ａ及び図１３Ｂを参照すると、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄを有する基板上に第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域を埋める第２モールド膜を形成する。前記第２モールド膜は前記第１モールド膜に対してエッチング選択比を有する絶縁膜で形成することが好ましい。例えば、第１モールド膜５３がシリコン酸化膜で形成される場合、前記第２モールド膜はシリコン窒化膜で形成することができる。また、第１モールド膜５３がシリコン窒化膜で形成される場合、前記第２モールド膜はシリコン酸化膜で形成することができる。
【０１１３】
前記第２モールド膜を平坦化させて第１モールド膜５３の上部面を露出させる。その結果、第１開口部５３ａ、５３ｂ、５３ｃ、５３ｄの上部領域内に第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄが形成される。第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄを有する基板上にエッチングマスク５９、例えばフォトレジストパターンを形成する。フォトレジストパターン５９はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの上部を横切る複数の平行な開口部５９ａ、５９ｂ、５９ｃ、５９ｄを有するように形成される。
【０１１４】
図３、図１４Ａ及び図１４Ｂを参照すると、フォトレジストパターン５９をエッチングマスクとして用いて第２モールド膜パターン５７ａ、５７ｂ、５７ｃ、５７ｄを選択的にエッチングしてワードライン５５ａ、５５ｂ、５５ｃ、５５ｄの所定領域を露出させる複数の第２開口部５７ｄを形成する。これによって、各ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄ上に図１４Ａに示されたように一次元的に配列された隔壁５７ａ’が形成される。本実施形態によると、第２開口部５７ｄはワードライン５５ａ、５５ｂ、５５ｃ、５５ｄに自己整合されることができる。すなわち、第２開口部５７ｄは図１４Ｂに示されたようにワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ幅を有するように形成することができる。続いて、フォトレジストパターン５９を除去する。
【０１１５】
図３、図１５Ａ及び図１５Ｂを参照すると、第２開口部５７ｄの下部領域内に複数のセルダイオードＤを形成する。セルダイオードＤは図１０Ａ及び図１０Ｂを参照して説明したように選択的エピタキシャル成長技術または固相エピタキシャル技術を用いて形成することができる。その結果、セルダイオードＤのそれぞれは順に積層された第１半導体パターン６１及び第２半導体パターン６３を備えるように形成される。第１半導体パターン６１はワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと同じ導電型を有するように形成され、第２半導体パターン６３は第１半導体パターン６１と異なる導電型を有するように形成される。また、第１及び第２半導体パターン６１、６３は、ワードライン５５ａ、５５ｂ、５５ｃ、５５ｄと異なる導電型の不純物でドーピングすることもできる。この場合、セルダイオードＤは第１半導体パターン６１及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄで構成され、第１半導体パターン６１は第２半導体パターン６３及びワードライン５５ａ、５５ｂ、５５ｃ、５５ｄよりも低い不純物濃度を有するように形成することが好ましい。
【０１１６】
続いて、第２開口部５７ｄの上部領域内に図１０Ａ及び図１０Ｂを参照して説明した実施形態と同じ方法を用いて複数の金属シリサイド層６４及び複数の導電性プラグ６５を形成することができる。金属シリサイド層６４を形成する工程及び／または導電性プラグ６５を形成する工程は省略することができる。金属シリサイド層６４及び導電性プラグ６５を形成する工程を全部省略させた場合、セルダイオードＤは第２開口部５７ｄを完全に埋めるように形成することができる。導電性プラグ６５を有する基板上に図１１Ａ及び図１１Ｂを参照して説明したことと同じ方法を用いて複数の相変移物質パターン及び複数のビットラインを形成する。
【符号の説明】
【０１１７】
１ 半導体基板
３ 下部モールド膜
２ａ、２ｂ、２ｃ、２ｄ 第１〜第４バッファライン
５ａ、５ｂ、５ｃ、５ｄ（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４） 第１〜第４ワードライン
７ 上部モールド膜
７ａ 上部開口部
９ 第１半導体パターン
１１ 第２半導体パターン
１３ 導電性プラグ
１７ 絶縁膜
１７ａ コンタクトホール
１９ 下部電極
２１（Ｒｐ） 相変移物質パターン
２３ 上部電極
２５ 層間絶縁膜
２５ａ ビットラインコンタクトホール
２９ａ、２９ｂ、２９ｃ、２９ｄ（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４） ビットライン
Ｄ セルダイオード
Ｆ１、Ｆ２、Ｆ３、Ｆ４ 第１〜第４接触面
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に提供され、前記半導体基板の所定領域を露出する複数個の平行な下部開口部を有するワードライン分離膜と、
前記下部開口部を埋め込み、前記第１導電型と異なる第２導電型を有する複数個のワードラインと、
前記ワードライン及び前記ワードライン分離膜を覆い、前記各ワードラインの所定領域を露出する複数個の上部開口部を有する上部モールディング膜と、
前記上部開口部内に提供され、前記第１導電型または前記第２導電型を有する第１半導体パターンと、
前記第１半導体パターン上に形成されて、前記上部開口部内に位置し、前記第１導電型を有する第２半導体パターンと、
前記第２半導体パターン上部にそれぞれ配置され、前記第２半導体パターンにそれぞれ電気的に接続される複数個の相変移パターンと、を含み、
前記ワードラインは、前記下部開口部により露出した前記半導体基板をシード層として用いて成長される半導体パターンや固相エピタキシャル技術を用いて形成した半導体パターンであり、
前記ワードライン及び前記ワードライン分離膜の上部表面は同一レベルに形成され、
前記ワードラインのそれぞれは垂直高さが水平幅よりも大きく、
前記ワードラインと前記第１半導体パターン間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記上部モールディング膜間の接触面と同一レベルに形成されることを特徴とする相変移記憶素子。
【請求項２】
前記半導体基板と前記ワードライン間の接触面は、前記半導体基板と前記ワードライン分離膜間の接触面と同一レベルに形成されることを特徴とする請求項１に記載の相変移記憶素子。
【請求項３】
前記ワードラインと前記半導体基板間に形成されるバッファラインをさらに含み、
前記バッファラインは前記半導体基板と同一導電型を有し、前記ワードラインと前記バッファライン間の接触面は前記ワードライン分離膜と前記半導体基板間の接触面よりも高いレベルに形成されることを特徴とする請求項１に記載の相変移記憶素子。
【請求項４】
前記バッファラインは、前記半導体基板をシード層として用いて成長した半導体パターンや固相エピタキシャル技術を用いて形成した半導体パターンを含むことを特徴とする請求項３に記載の相変移記憶素子。
【請求項５】
前記半導体基板と前記バッファライン間の接触面は、前記半導体基板と前記ワードライン分離膜間の接触面と同一レベルに形成されることを特徴とする請求項３に記載の相変移記憶素子。
【請求項６】
前記第１半導体パターンは前記ワードラインをシード層として用いて成長した半導体パターンであり、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項１に記載の相変移記憶素子。
【請求項７】
前記第１及び第２半導体パターンは、固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項１に記載の相変移記憶素子。
【請求項８】
前記第１半導体パターンは、前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項１に記載の相変移記憶素子。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に提供され、前記半導体基板の所定領域を露出する複数個の平行な下部開口部を有するワードライン分離膜と、
前記下部開口部を埋め込み、前記第１導電型と異なる第２導電型を有する複数個のワードラインと、
前記ワードライン及び前記ワードライン分離膜を覆い、前記各ワードラインの所定領域を露出する複数個の上部開口部を有する上部モールディング膜と、
前記上部開口部内に提供され、前記第１導電型または前記第２導電型を有する第１半導体パターンと、
前記第１半導体パターン上に形成されて、前記上部開口部内に位置し、前記第１導電型を有する第２半導体パターンと、
前記第２半導体パターン上部にそれぞれ配置され、前記第２半導体パターンにそれぞれ電気的に接続される複数個の相変移パターンと、を含み、
前記ワードラインは、前記下部開口部により露出した前記半導体基板をシード層として用いて成長される半導体パターンや固相エピタキシャル技術を用いて形成した半導体パターンであり、
前記ワードライン及び前記ワードライン分離膜の上部表面は同一レベルに形成され、
前記ワードラインのそれぞれは垂直高さが水平幅よりも大きく、
前記ワードラインと前記第１半導体パターン間の接触面（ｉｎｔｅｒｆａｃｅｓ）は前記ワードラインと前記上部モールディング膜間の接触面と同一レベルに形成されることを特徴とする相変移記憶素子。
【請求項２】
前記半導体基板と前記ワードライン間の接触面は、前記半導体基板と前記ワードライン分離膜間の接触面と同一レベルに形成されることを特徴とする請求項１に記載の相変移記憶素子。
【請求項３】
前記ワードラインと前記半導体基板間に形成されるバッファラインをさらに含み、
前記バッファラインは前記半導体基板と同一導電型を有し、前記ワードラインと前記バッファライン間の接触面は前記ワードライン分離膜と前記半導体基板間の接触面よりも高いレベルに形成されることを特徴とする請求項１に記載の相変移記憶素子。
【請求項４】
前記バッファラインは、前記半導体基板をシード層として用いて成長した半導体パターンや固相エピタキシャル技術を用いて形成した半導体パターンを含むことを特徴とする請求項３に記載の相変移記憶素子。
【請求項５】
前記半導体基板と前記バッファライン間の接触面は、前記半導体基板と前記ワードライン分離膜間の接触面と同一レベルに形成されることを特徴とする請求項３に記載の相変移記憶素子。
【請求項６】
前記第１半導体パターンは前記ワードラインをシード層として用いて成長した半導体パターンであり、前記第２半導体パターンは前記第１半導体パターンをシード層として用いて成長した半導体パターンであることを特徴とする請求項１に記載の相変移記憶素子。
【請求項７】
前記第１及び第２半導体パターンは、固相エピタキシャル技術を用いて形成した半導体パターンであることを特徴とする請求項１に記載の相変移記憶素子。
【請求項８】
前記第１半導体パターンは、前記第２半導体パターン及び前記ワードラインよりも低い不純物濃度を有することを特徴とする請求項１に記載の相変移記憶素子。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【公開番号】特開２０１３−３３９９１（Ｐ２０１３−３３９９１Ａ）
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願番号】特願２０１２−２２４８４１（Ｐ２０１２−２２４８４１）
【出願日】平成２４年１０月１０日（２０１２．１０．１０）
【分割の表示】特願２００６−４３０９６（Ｐ２００６−４３０９６）の分割
【原出願日】平成１８年２月２０日（２００６．２．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２５年２月１４日（２０１３．２．１４）
【国際特許分類】
【出願日】平成２４年１０月１０日（２０１２．１０．１０）
【分割の表示】特願２００６−４３０９６（Ｐ２００６−４３０９６）の分割
【原出願日】平成１８年２月２０日（２００６．２．２０）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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