デュアルモジュラスプリスケーラ
【課題】セットアップマージンを増加させて、更なる高速動作を図る。
【解決手段】リング状にカスケード接続された９個のフリップフロップＵ１２，Ｕ４〜Ｕ１１、及びＮＡＮＤゲートＵ３を備えている。フリップフロップＵ１２，Ｕ４〜Ｕ１１は、初段から最終段に向けてこの順で配列され、それぞれ、マスタースレイブ方式のフリップフロップにより構成されている。フリップフロップＵ１２のマスターラッチに、分周比切替端子Ｔ−ＰＳが接続されたＮＯＲゲートＧ１を組み込む。
【解決手段】リング状にカスケード接続された９個のフリップフロップＵ１２，Ｕ４〜Ｕ１１、及びＮＡＮＤゲートＵ３を備えている。フリップフロップＵ１２，Ｕ４〜Ｕ１１は、初段から最終段に向けてこの順で配列され、それぞれ、マスタースレイブ方式のフリップフロップにより構成されている。フリップフロップＵ１２のマスターラッチに、分周比切替端子Ｔ−ＰＳが接続されたＮＯＲゲートＧ１を組み込む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路等に用いられるデュアルモジュラスプリスケーラに関するものである。
【背景技術】
【０００２】
近年、複数のフリップフロップをリング状にカスケード接続し、クロック信号をｎ分周又はｎ＋１分周するデュアルモジュラスプリスケーラが知られている。例えば、特許文献１には、最高動作周波数の向上及びいずれのスレイブフリップフロップからも出力を得ることを目的とするデュアルモジュラスプリスケーラが開示されている。
【０００３】
この従来のデュアルモジュラスプリスケーラは、第１から第３のマスターフリップフロップ及び第１〜第３のスレイブフリップフロップを交互に配置し、これらをリング状にカスケード接続し、第１のマスターフリップフロップの入力端子に、分周比切替端子からの信号と、第３のスレイブフリップフロップの正相出力信号とを入力とする第１の２入力ＯＲゲートが接続され、第１のスレイブフリップフロップの入力端子に、第１のマスターフリップフロップの逆相出力信号と第３のマスターフリップフロップの逆相出力信号とを入力とする第２の入力ＯＲゲートが接続されたものである。
【０００４】
また、図７は、特許文献１とは別の従来のデュアルモジュラスプリスケーラの回路図を示している。このデュアルモジュラスプリスケーラは、ＯＲゲートＵ１、ＮＡＮＤゲートＵ３、及び９個のマスタースレイブ方式のフリップフロップＵ２，Ｕ４〜Ｕ１１を備える１６／１７デュアルモジュラスプリスケーラである。
【０００５】
具体的には、ＯＲゲートＵ１は、出力端子がフリップフロップＵ２のＤ端子に接続され、入力端子にはフリップフロップＵ１１の出力信号と分周比切替信号ＰＳとが入力される２入力ＯＲゲートである。ＮＡＮＤゲートＵ３は、出力端子がフリップフロップＵ４のＤ端子に接続され、入力端子にはフリップフロップＵ２の出力信号とフリップフロップＵ１１の出力信号とが入力される２入力ＮＡＮＤゲートである。
【０００６】
フリップフロップＵ２，Ｕ４〜Ｕ１１は、それぞれフリップフロップＤＦＦ１により構成されている。フリップフロップＤＦＦ１はクロック信号ＣＫが入力されるＣＫ端子と、入力端子であるＤ端子と、出力端子であるＱ端子とを備えている。
【０００７】
図８（ａ）はフリップフロップＤＦＦ１の回路図を示し、図８（ｂ）はフリップフロップＤＦＦ１のＣＫ端子に入力されるクロック信号ＣＫから、後述するトランスミッションゲートＴＭ１〜ＴＭ４を制御する、位相が例えば略１８０度異なる２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【０００８】
図８（ａ）に示すように、フリップフロップＤＦＦ１は、マスターラッチＭ及びスレイブラッチＳを備えている。マスターラッチＭは、トランスミッションゲートＴＭ１，ＴＭ２及びインバータＩ１，Ｉ２を備えている。
【０００９】
トランスミッションゲートＴＭ１は、Ｄ端子とインバータＩ１との間に接続されている。インバータＩ１の出力端子は、トランスミッションゲートＴＭ３に接続されている。また、インバータＩ１の入出力端子間には、インバータＩ２及びトランスミッションゲートＴＭ２が接続され、帰還ループが形成されている。
【００１０】
スレイブラッチＳは、トランスミッションゲートＴＭ３，ＴＭ４に入力されるクロック信号ＣＫ１，ＣＫＮ１の極性が異なる以外は、マスターラッチＭと同一構成であるため説明を省略する。
【００１１】
図８（ｂ）に示すように、ＣＫ端子により入力されたクロック信号ＣＫは、２個のインバータＩ５，Ｉ６を介して、クロック信号ＣＫ１とされ、１個のインバータＩ７を介してクロック信号ＣＫＮ１とされ、２相のクロック信号ＣＫ１，ＣＫＮ１とされる。そして、クロック信号ＣＫ１，ＣＫＮ１は、トランスミッションゲートＴＭ１〜ＴＭ４のそれぞれに入力される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開昭６３−４８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に示すデュアルモジュラスプリスケーラでは、フリップフロップ間に第１の２入力ＯＲゲート及び第２の２入力ＯＲゲートの２つのＯＲゲートが接続されているため、これら２つのＯＲゲートの伝搬遅延によって、最高動作周波数が制約を受けるという問題がある。
【００１４】
特に、特許文献１のデュアルモジュラスプリスケーラの開発時に比べて、現在では、より高いクロック周波数で動作するデュアルモジュラスプリスケーラが要求されるようになり、特許文献１の構成では、フリップフロップ間に２つのゲート素子が配置されているため、セットアップマージンを確保することが難しく、高速動作を図ることができないという問題がある。
【００１５】
また、図７に示すデュアルモジュラスプリスケーラでは、フリップフロップ以外にＮＡＮＤゲートＵ３に加えて更にＯＲゲートＵ１が設けられているため、特許文献１と同様の問題を有している。
【００１６】
本発明の目的は、セットアップマージンを増加させて、更なる高速動作を図ることができるデュアルモジュラスプリスケーラを提供することである。
【課題を解決するための手段】
【００１７】
（１）本発明の一局面によるデュアルモジュラスプリスケーラは、リング状に接続され、クロック信号に同期して入力信号のラッチ動作を行う複数のフリップフロップを備え、前記複数のフリップフロップのうち何れか１つのフリップフロップは、分周比を切り替えるための分周比切替信号が入力され、前記分周比切替信号が入力されるフリップフロップは、マスタースレイブ方式のフリップフロップにより構成され、当該フリップフロップのマスターは、前記クロック信号に基づいて開閉制御される第１のトランスミッションゲートと、前記第１のトランスミッションゲートからの出力信号と前記分周比切替信号とが入力される論理ゲートとを備えていることを特徴とする。
【００１８】
この構成によれば、リング状に接続された複数のフリップフロップのうちいずれか１つのフリップフロップのマスターに、第１のトランスミッションからの出力信号と分周比切替信号とが入力される論理ゲートが設けられている。そのため、図７に示す従来のデュアルモジュラスプリスケーラが備えるＯＲゲートを当該フリップフロップにマージすることができる。そのため、図７に示すＯＲゲートが不要となり、フリップフロップ間のゲート素子によるゲート遅延が減少することになる。そのため、セットアップマージンを増加させ、更なる高速動作を図ることができる。
【００１９】
また、分周比切替信号が、第１のトランスミッションゲートの出力側に設けられた論理ゲートに直接入力されている、すなわち、第１のトランスミッションゲートを介さずに論理ゲートに直接入力されているため、分周比切替信号とのセットアップマージンも増加させることができ、更なる高速動作を図ることができる。
【００２０】
（２）前記分周比切替信号が入力されるフリップフロップのマスターは、前記論理ゲートの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループを備えることが好ましい。
【００２１】
この構成によれば、分周比切替信号が入力されるフリップフロップのマスターの論理ゲートは、入出力端子間にクロック信号によって信号の通過が制御されるフィードバックループが接続されているため、データを確実にラッチすることができる。
【００２２】
（３）前記フィードバックループは、インバータと、前記クロック信号に基づいて開閉制御される第２のトランスミッションゲートとを備えることが好ましい。
【００２３】
この構成によれば、フィードバックループは、インバータと第２のトランスミッションゲートとにより構成されていることになる。
【００２４】
（４）前記フィードバックループは、クロックドインバータを備えることが好ましい。
【００２５】
この構成によれば、フィードバックループがクロックドインバータにより構成されているため、回路レイアウトの容易化を図ることができ、かつ、回路規模の縮小を図ることができる。
【００２６】
（５）前記分周比切替信号が入力されるフリップフロップのスレイブは、第１のインバータと、前記第１のインバータの入力端子に接続され、前記クロック信号に基づいて開閉制御される第３のトランスミッションゲートと、前記第１のインバータの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループとを備えることが好ましい。
【発明の効果】
【００２７】
本発明によれば、フリップフロップ間のゲート素子によるゲート遅延を減少させることができ、セットアップマージンを増加させ、更なる高速動作を図ることができる。また、分周比切替信号が、第１のトランスミッションゲートの出力側に設けられた論理ゲートに直接入力されている、すなわち、第１のトランスミッションゲートを介さずに論理ゲートに直接入力されているため、分周比切替信号とのセットアップマージンも増加させることができ、更なる高速動作を図ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態によるデュアルモジュラスプリスケーラの回路図を示している。
【図２】（ａ）は図１に示すフリップフロップの詳細な構成を示す回路図であり、（ｂ）はフリップフロップが備えるＣＫ端子から入力されるクロック信号ＣＫからトランスミッションゲートを制御する２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【図３】図１に示すデュアルモジュラスプリスケーラのタイミングチャートを示している。
【図４】本発明の別の一実施の形態によるフリップフロップＤＦＦ２の回路図を示している。
【図５】図４に示すクロックドインバータの回路図を示している。
【図６】図２（ａ）の帰還ループを構成するインバータ及びトランスミッションゲートの回路図を示している。
【図７】従来のデュアルモジュラスプリスケーラの回路図を示している。
【図８】（ａ）は図７に示すフリップフロップの回路図を示し、（ｂ）は図７に示すフリップフロップのＣＫ端子から入力されるクロック信号ＣＫからトランスミッションゲートを制御する２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【発明を実施するための形態】
【００２９】
以下、本発明の一実施の形態によるデュアルモジュラスプリスケーラについて説明する。図１は、本発明の一実施の形態によるデュアルモジュラスプリスケーラの回路図を示している。図１に示すデュアルモジュラスプリスケーラは、リング状にカスケード接続された９個のフリップフロップＵ１２，Ｕ４〜Ｕ１１、及びＮＡＮＤゲートＵ３を備え、１７分周回路又は１６分周回路として機能するデュアルモジュラスプリスケーラである。
【００３０】
フリップフロップＵ１２，Ｕ４〜Ｕ１１は、初段から最終段に向けてこの順で配列され、それぞれ、マスタースレイブ方式のフリップフロップにより構成されている。フリップフロップＵ１２は、分周比切替端子Ｔ−ＰＳに接続され、分周比切替信号ＰＳが入力されるＰＳ端子と、入力端子であるＤ端子と、クロック端子Ｔ−ＣＫに接続され、クロック信号ＣＫが入力されるＣＫ端子と、出力信号が出力されるＱ端子とを備えている。
【００３１】
そして、フリップフロップＵ１２は、後述する図２（ａ）に示すフリップフロップＤＦＦ２により構成され、例えばクロック信号ＣＫの立ち上がりに同期して、Ｄ端子に入力されている入力信号をラッチして、Ｑ端子に出力する。
【００３２】
ＮＡＮＤゲートＵ３は、初段のフリップフロップＵ１２の出力信号及び最終段のフリップフロップＵ１１の出力信号が入力され、出力端子がフリップフロップＵ４のＤ端子に接続された２入力ＮＡＮＤゲートにより構成されている。
【００３３】
フリップフロップＵ４〜Ｕ１１は、それぞれ、図８に示すフリップフロップＤＦＦ１により構成され、例えばクロック信号ＣＫの立ち上がりに同期して、Ｄ端子に入力されている入力信号をラッチして、Ｑ端子に出力する。フリップフロップＤＦＦ１は、入力端子であるＤ端子と、出力端子であるＱ端子と、クロック端子Ｔ−ＣＫに接続され、クロック信号ＣＫが入力されるＣＫ端子とを備えている。
【００３４】
フリップフロップＵ４は、Ｄ端子がＮＡＮＤゲートＵ３を介してフリップフロップＵ１２のＱ端子に接続され、Ｑ端子がフリップフロップＵ５のＤ端子に接続されている。フリップフロップＵ５〜Ｕ１０は、それぞれ、Ｄ端子が前段のフリップフロップＤＦＦ１のＱ端子に接続され、Ｑ端子が次段のフリップフロップＤＦＦ１のＤ端子に接続されている。
【００３５】
このように構成された、図１に示すデュアルモジュラスプリスケーラは、ローレベルの分周比切替信号ＰＳが入力されると、１７分周回路として動作し、ハイレベルの分周比切替信号ＰＳが入力されると、１６分周回路として動作する。
【００３６】
なお、図１に示すデュアルモジュラススケーラは、９個のフリップフロップを備えているが、本発明はこれに限定されず、ｍ＋１（ｍは正の整数）個のフリップフロップにより構成してもよい。この場合、１段目のフリップフロップをフリップフロップＤＦＦ２により構成し、２段目以降のｍ個のフリップフロップをフリップフロップＤＦＦ１により構成すればよい。これにより、２ｍ＋１分周回路又は２ｍ分周回路として動作するデュアルモジュラスプリスケーラを構成することができる。
【００３７】
図２（ａ）は図１に示すフリップフロップＤＦＦ２の詳細な構成を示す回路図であり、図２（ｂ）はフリップフロップＤＦＦ２が備えるＣＫ端子に入力されるクロック信号ＣＫから、トランスミッションゲートＴＭ１〜ＴＭ４を制御する、位相が例えば略１８０度異なる２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。図２（ａ）に示すように、フリップフロップＤＦＦ２は、マスターラッチＭと、スレイブラッチＳとにより構成されている。マスターラッチＭは、トランスミッションゲートＴＭ１，ＴＭ２、インバータＩ２、及びＮＯＲゲートＧ１を備えている。
【００３８】
トランスミッションゲートＴＭ１（第１のトランスミッションゲート）は、入力端子がＤ端子に接続され、出力端子がＮＯＲゲートＧ１の一方の入力端子に接続され、白丸で示す一方のゲート端子ｇ１にクロック信号ＣＫ１が入力され、他方のゲート端子ｇ２にクロック信号ＣＫＮ１が入力される。
【００３９】
ここで、トランスミッションゲートＴＭ１は、ソース同士及びドレイン同士が接続されたｐ−ＭＯＳ（Metal Oxide Semiconductor）及びｎ−ＭＯＳにより構成されている。但し、これは一例であり、ｐ−ＭＯＳ及びｎ−ＭＯＳ以外のｐ型のトランジスタ及びｎ型のトランジスタにより構成してもよい。なお、図２では、ゲート端子ｇ１がｐ−ＭＯＳのゲート端子を示し、ゲート端子ｇ２がｎ−ＭＯＳのゲート端子を示している。
【００４０】
ここで、ＣＫ端子は、図２（ｂ）に示すように、直列接続されたインバータＩ５，Ｉ６と、インバータＩ５，Ｉ６の線路とは異なる線路に設けられたインバータＩ７とを備えている。これにより、ＣＫ端子に入力されたクロック信号ＣＫから、インバータＩ７を介してクロック信号ＣＫＮ１が生成され、インバータＩ５，Ｉ６を介してクロック信号ＣＫＮ１に対して位相が略１８０度異なるクロック信号ＣＫ１が生成され、２相のクロック信号ＣＫＮ１，ＣＫ１が生成される。
【００４１】
トランスミッションゲートＴＭ１は、ゲート端子ｇ２にハイレベルのクロック信号ＣＫＮ１が入力されると、このとき、クロック信号ＣＫ１はローレベルであるため、ゲート端子ｇ１にローレベルのクロック信号ＣＫ１が入力され、ｐ−ＭＯＳ及びｎ−ＭＯＳが共にオンしてオンとなり、入力端子であるＤ端子からの入力信号を通過させる。
【００４２】
一方、トランスミッションゲートＴＭ１は、ゲート端子ｇ１にハイレベルのクロック信号ＣＫ１が入力されると、このとき、クロック信号ＣＫＮ１はローレベルであるため、ゲート端子ｇ２にローレベルのクロック信号ＣＫＮ１が入力され、ｐ−ＭＯＳ及びｎ−ＭＯＳが共にオフしてオフとなり、入力端子であるＤ端子からの入力信号を通過させない。
【００４３】
ＮＯＲゲートＧ１は、一方の入力端子にトランスミッションゲートＴＭ１が接続され、他方の入力端子に分周比切替端子Ｔ−ＰＳが接続され、出力端子がトランスミッションゲートＴＭ３に接続された２入力ＮＯＲゲートである。また、ＮＯＲゲートＧ１の出力端子と、トランスミッションゲートＴＭ１が接続された入力端子との間にはインバータＩ２及びトランスミッションゲートＴＭ２がこの順で接続されており帰還ループが形成されている。
【００４４】
トランスミッションゲートＴＭ２は、トランスミッションゲートＴＭ１と同一構成であるが、ゲート端子ｇ１にクロック信号ＣＫＮ１が入力され、ゲート端子ｇ２にクロック信号ＣＫ１が入力されている。したがって、トランスミッションゲートＴＭ２は、トランスミッションゲートＴＭ１と相補的にオン・オフする。
【００４５】
スレイブラッチＳは、トランスミッションゲートＴＭ３，ＴＭ４及びインバータＩ３，Ｉ４を備えている。トランスミッションゲートＴＭ３は、入力端子がＮＯＲゲートＧ１の出力端子に接続され、出力端子がインバータＩ３を介してＱ端子に接続されている。そして、トランスミッションゲートＴＭ３は、ゲート端子ｇ１にクロック信号ＣＫＮ１が入力され、ゲート端子ｇ２にクロック信号ＣＫ１が入力され、トランスミッションゲートＴＭ２と同一タイミングでオン・オフする。
【００４６】
インバータＩ３の出力端子とトランスミッションゲートＴＭ３が接続された入力端子との間に、インバータＩ４及びトランスミッションゲートＴＭ４がこの順に接続され帰還ループが形成されている。トランスミッションゲートＴＭ４は、ゲート端子ｇ１にクロック信号ＣＫ１が入力され、ゲート端子ｇ２にクロック信号ＣＫＮ１が入力されているため、トランスミッションゲートＴＭ３と相補的にオン・オフする。
【００４７】
ここで、ＮＯＲゲートＧ１は、ローレベルの分周比切替信号ＰＳが入力されると、インバータと等価になる。そのため、図２（ａ）に示すフリップフロップＤＦＦ２は、図７に示す初段のフリップフロップＤＦＦ１（Ｕ２）と等価になり、また、フリップフロップＤＦＦ２のＤ端子は、フリップフロップＵ１１のＱ端子と直接接続されている。
【００４８】
一方、図７に示すデュアルモジュラスプリスケーラにおいて、分周比切替端子Ｔ−ＰＳからローレベルの分周比切替信号ＰＳが入力されると、ＯＲゲートＵ１はフリップフロップＵ１１の出力信号をそのままフリップフロップＵ２に出力するため、フリップフロップＵ２は、Ｄ端子に、直接フリップフロップＵ１１のＱ端子が接続されているのと等価となる。
【００４９】
よって、ローレベルの分周比切替信号ＰＳが入力された場合、図１に示すデュアルモジュラスプリスケーラは、図７に示すデュアルモジュラスプリスケーラと等価になり、１７分周回路として動作する。
【００５０】
また、図２（ａ）に示すＮＯＲゲートＧ１は、ハイレベルの分周比切替信号ＰＳが入力されると、常にローレベルの信号を出力する。一方、図７に示すデュアルモジュラスプリスケーラにおいて、ハイレベルの分周比切替信号ＰＳが入力されると、ＯＲゲートＵ１は常にハイレベルの信号を出力することになり、初段のフリップフロップＵ２を構成する図８（ａ）に示すインバータＩ１の出力は常にローレベルとなる。
【００５１】
よって、ハイレベルの分周比切替信号ＰＳが入力されると、図１及び図７に示すデュアルモジュラスプリスケーラは共に、初段のフリップフロップ（Ｕ１２及びＵ２）のマスターラッチＭの出力がローレベルとなる。そのため、ハイレベルの分周比切替信号ＰＳが入力された場合においても、図１及び図７に示すデュアルモジュラスプリスケーラは等価になる。よって、図１に示すデュアルモジュラスプリスケーラは、ハイレベルの分周比切替信号ＰＳが入力されると、１６分周回路として動作する。
【００５２】
すなわち、図１に示すデュアルモジュラスプリスケーラは、フリップフロップＵ１２のマスターラッチＭのトランスミッションゲートＴＭ１の出力側にインバータＩ１ではなく、一方の入力端子が分周比切替端子Ｔ−ＰＳに接続されたＮＯＲゲートＧ１が配置されている。
【００５３】
これにより、図７に示すＯＲゲートＵ１が初段のフリップフロップＵ２にマージされ、フリップフロップ間の回路素子の個数が１つになる結果、ＯＲゲートＵ１によるゲート遅延をなくすことができる。
【００５４】
図１に戻り、フリップフロップＤＦＦ１の回路構成は、図８により示される。図８（ａ）に示すように、フリップフロップＤＦＦ１は、図２（ａ）に示すフリップフロップＤＦＦ２において、ＮＯＲゲートＧ１をインバータＩ１で置き換えた以外は、フリップフロップＤＦＦ２と同一構成であるため、詳細な説明は省略する。
【００５５】
図３は、図１に示すデュアルモジュラスプリスケーラのタイミングチャートを示している。図３においては、分周比切替信号ＰＳはローレベルとされている。タイミングＴ１において、クロック信号ＣＫが立ち上がると、この立ち上がりからフリップフロップＵ１１のゲート遅延ｔｄ１１が経過したとき、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑが立ち上がる。
【００５６】
これにより、初段のフリップフロップＵ１２のＤ端子にハイレベルの信号が入力されると共に、ＮＡＮＤゲートＵ３の一方の入力端子にハイレベルの信号が入力される。次に、タイミングＴ２において、クロック信号ＣＫが立ち上がると、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑをラッチし、この立ち上がりからフリップフロップＵ１２のゲート遅延ｔｄ１２が経過したとき、ハイレベルの出力信号Ｕ１２＿Ｑを出力する。
【００５７】
また、ＮＡＮＤゲートＵ３は、２つの入力端子に共にハイレベルの信号（Ｕ１１＿Ｑ及びＵ１２＿Ｑ）が入力されているため、出力信号Ｕ１２＿Ｑの立ち上がりからＮＡＮＤゲートＵ３のゲート遅延ｔｄ３が経過したとき、ローレベルの出力信号Ｕ３＿Ｑを出力する。
【００５８】
このローレベルの出力信号Ｕ３＿Ｑが出力された後、クロック信号ＣＫが立ち上がると、フリップフロップＵ４は、このクロック信号ＣＫの立ち上がりからゲート遅延ｔｄ４（図略）が経過したとき、ローレベルの出力信号Ｕ４＿Ｑを出力する。
【００５９】
以降、フリップフロップＵ５〜Ｕ１１は、クロック信号の立ち上がりに応じて順次、出力信号Ｕ５＿Ｑ〜Ｕ１１＿Ｑをローレベルにする。
【００６０】
そして、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑがローレベルになると（タイミングＴ３）、ＮＡＮＤゲートＵ３は、フリップフロップＵ１２からハイレベルの信号が入力されると、フリップフロップＵ１１からローレベルの信号が入力されているため、ゲート遅延ｔｄ３が経過した後に、ハイレベルの出力信号Ｕ３＿Ｑを出力する。
【００６１】
以降、フリップフロップＵ４〜Ｕ１１は、クロック信号の立ち上がりに応じて順次、ハイレベルの出力信号Ｕ４＿Ｑ〜Ｕ１１＿Ｑを出力する。
【００６２】
一方、フリップフロップＵ１２は、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑがローレベルになると（タイミングＴ３）、Ｄ端子にローレベルの信号が入力されているため、クロック信号ＣＫが立ち上がるとローレベルの出力信号Ｕ１１＿Ｑをラッチして、ゲート遅延ｔｄ１２が経過したとき、ローレベルの出力信号Ｕ１２＿Ｑを出力する（タイミングＴ４）。以上の処理が繰り返されてクロック信号ＣＫは１７分周される。
【００６３】
ここで、図１に示すデュアルモジュラスプリスケーラは、図７に示すＯＲゲートＵ１が省かれている。そのため、図３に示すように、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑが立ち上がってから、ＯＲゲートＵ１のゲート遅延ｔｄ１を待つことなく、クロック信号ＣＫが立ち上がったときに（タイミングＴ２）、出力信号Ｕ１１＿Ｑをラッチすることができる。
【００６４】
よって、出力信号Ｕ１１＿Ｑの立ち上がりから次のクロック信号ＣＫが立ち上がる（タイミングＴ２）までの期間ＴＡ１を、セットアップマージンとして確保することができる。そのため、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑがハイレベル、又はローレベルになると、次のクロック信号の立ち上がりに応じて、この出力信号Ｕ１１＿Ｑを確実にラッチすることができる。
【００６５】
一方、図７に示すデュアルモジュラスプリスケーラにおいてはＯＲゲートＵ１が存在するため、ＯＲゲートＵ１のゲート遅延ｔｄ１だけ、セットアップマージンが短くなる。そのため、本実施の形態によるデュアルモジュラスプリスケーラによれば、セットアップマージンが増大し、更なる高速動作を図ることが可能となる。
【００６６】
また、図７に示すデュアルモジュラスプリスケーラにおいてはＯＲゲートＵ１が存在している。そして、このＯＲゲートＵ１をＣ−ＭＯＳで構成するには、ＮＯＲゲートにインバータを付け加える、或いはインバータとＮＡＮＤゲートとを組み合わせて構成する必要がある。しかしながら、図１に示すデュアルモジュラスプリスケーラにおいては、ＯＲゲートＵ１が存在しないため、従来の構成に比べてゲート数（トランジスタ数）が少なくて済み、回路面積の縮小を図ることができる。
【００６７】
また、図７及び図８（ａ）に示すように、従来の構成では、フリップフロップＵ２のＤ端子の前段に、ＯＲゲートＵ１が接続されている。この場合、図８（ａ）のトランスミッションゲートＴＭ１が信号を通過させる以前に、ＯＲゲートＵ１の出力が確定されている必要がある。
【００６８】
一方、図１に示す構成では、フリップフロップＵ１２のＤ端子には、ゲート遅延のない帰還信号が直接入力され、かつ、図２（ａ）に示すように分周比切替信号ＰＳがトランスミッションゲートＴＭ１を介することなく分周比切替端子Ｔ−ＰＳから直接入力されている。
【００６９】
したがって、分周比切替信号ＰＳが遅延したとしてもトランスミッションゲートＴＭ１を制御するクロック信号ＣＫ１，ＣＫＮ１の源であるクロック信号ＣＫに対するマージンを向上させることができる。
【００７０】
なお、上記説明では、図１に示すように、初段のフリップフロップを図２（ａ）に示すフリップフロップＤＦＦ２で構成したが、本発明はこれに限定されず、分周比切替信号ＰＳが初段のフリップフロップに入力されない形態のデュアルモアモジュラスプリスケーラを採用してもよい。
【００７１】
また、図７に示すデュアルモジュラスプリスケーラにおいて、分周比切替信号ＰＳが入力されるＯＲゲートＵ１が初段のフリップフロップＵ２の前段以外の箇所に設けられたものも存在する。この場合、このＯＲゲートの次段のフリップフロップを図２（ａ）に示すフリップフロップＤＦＦ２で構成することで、このＯＲゲートを次段のフリップフロップにマージさせることができる。
【００７２】
また、上記デュアルモジュラスプリスケーラは、分周比切替信号ＰＳがローレベルのとき、１７分周回路と機能し、分周比切替信号ＰＳがハイレベルのとき、１６分周回路として機能したが、これに限定されず、分周比切替信号ＰＳがハイレベルのとき、１７分周回路と機能し、分周比切替信号ＰＳがローレベルのとき、１６分周回路として機能するようにしてもよい。
【００７３】
この場合、図２（ａ）に示すＮＯＲゲートＧ１を例えばＮＡＮＤゲートのような別の論理ゲートに置き換えて、図２（ａ）に示すフリップフロップＤＦＦ２と同様に機能させるようにすればよい。すなわち、本発明は、図２（ａ）に示すＮＯＲゲートＧ１に限定されず、これ以外の論理ゲートを適宜採用してもよい。
【００７４】
更に、本発明は、フリップフロップＤＦＦ２として、図２に示すものに代えて図４に示すものを採用してもよい。図４は、本発明の別の一実施の形態によるフリップフロップＤＦＦ２の回路図を示している。
【００７５】
図４に示すフリップフロップＤＦＦ２は、ＮＯＲゲートＧ１の入出力端子間に、クロックドインバータＩ２´が接続されて帰還ループが形成されていると共に、インバータＩ３の入出力端子間に、クロックドインバータＩ４´が接続されて帰還ループが形成されていることを特徴としている。
【００７６】
ここで、クロックドインバータは、図２（ａ）の帰還ループに設けられたインバータとトランスミッションゲートとの機能を併せ持っており、クロック信号ＣＫ１，ＣＫＮ１に従って、入力される信号を通過させたり遮断させたりする。
【００７７】
図５は、図４にクロックドインバータの回路図を示している。図５に示すように、クロックドインバータとしては、（ａ）に示す回路を採用してもよいし、（ｂ）に示す回路を採用してもよい。
【００７８】
図５（ａ）に示すクロックドインバータは、電源電圧ＶＤＤとグラウンドとの間に、Ｐ−ＭＯＳ１、Ｐ−ＭＯＳ２、Ｎ−ＭＯＳ１、Ｎ−ＭＯＳ２がこの順で直列接続されている。
【００７９】
Ｐ−ＭＯＳ１のゲートにはクロック信号ＣＫＮ１が入力され、Ｎ−ＭＯＳ２のゲートには、クロック信号ＣＫ１が入力される。また、Ｐ−ＭＯＳ２のゲート及びＮ−ＭＯＳ１のゲートには、ＮＯＲゲートＧ１から出力された信号が入力される。また、Ｐ−ＭＯＳ２及びＮ−ＭＯＳ１の接続点が出力端子となっている。
【００８０】
図５（ｂ）に示すクロックドインバータは、図５（ａ）に示すクロックドインバータとほぼ同一であるが、各ＭＯＳトランジスタのゲートに入力される信号が相違する。すなわち、Ｐ−ＭＯＳ１及びＮ−ＭＯＳ２のゲートには、ＮＯＲゲートＧ１から出力された信号が入力され、Ｐ−ＭＯＳ２のゲートにはクロック信号ＣＫＮ１が入力され、Ｎ−ＭＯＳ１のゲートにはクロック信号ＣＫ１が入力されている。
【００８１】
一方、図２（ａ）の帰還ループに形成されたインバータ及びトランスミッションゲートは、図６に示すようにＣ−ＭＯＳ及びトランスミッションゲートにより表される。
【００８２】
図６及び図５を比較すると、図６及び図５ではＭＯＳトランジスタの数は４個であり同一であるが、図５では、４個のＭＯＳトランジスタが直列に接続されているため、レイアウトが容易となり、回路規模を小さくすることが可能となる。
【符号の説明】
【００８３】
ＣＫ，ＣＫ１，ＣＫＮ１ クロック信号
ＤＦＦ１，ＤＦＦ２ フリップフロップ
Ｇ１ ＮＯＲゲート
ｇ１，ｇ２ ゲート端子
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７ インバータ
Ｉ２´，Ｉ４´ クロックドインバータ
Ｍ マスターラッチ
Ｓ スレイブラッチ
ＰＳ 分周比切替信号
Ｔ−ＰＳ 分周比切替端子
Ｔ−ＣＫクロック端子
ＴＡ１ 期間
ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４ トランスミッションゲート
Ｕ１ ＯＲゲート
Ｕ１２，Ｕ４〜Ｕ１１ フリップフロップ
【技術分野】
【０００１】
本発明は、ＰＬＬ回路等に用いられるデュアルモジュラスプリスケーラに関するものである。
【背景技術】
【０００２】
近年、複数のフリップフロップをリング状にカスケード接続し、クロック信号をｎ分周又はｎ＋１分周するデュアルモジュラスプリスケーラが知られている。例えば、特許文献１には、最高動作周波数の向上及びいずれのスレイブフリップフロップからも出力を得ることを目的とするデュアルモジュラスプリスケーラが開示されている。
【０００３】
この従来のデュアルモジュラスプリスケーラは、第１から第３のマスターフリップフロップ及び第１〜第３のスレイブフリップフロップを交互に配置し、これらをリング状にカスケード接続し、第１のマスターフリップフロップの入力端子に、分周比切替端子からの信号と、第３のスレイブフリップフロップの正相出力信号とを入力とする第１の２入力ＯＲゲートが接続され、第１のスレイブフリップフロップの入力端子に、第１のマスターフリップフロップの逆相出力信号と第３のマスターフリップフロップの逆相出力信号とを入力とする第２の入力ＯＲゲートが接続されたものである。
【０００４】
また、図７は、特許文献１とは別の従来のデュアルモジュラスプリスケーラの回路図を示している。このデュアルモジュラスプリスケーラは、ＯＲゲートＵ１、ＮＡＮＤゲートＵ３、及び９個のマスタースレイブ方式のフリップフロップＵ２，Ｕ４〜Ｕ１１を備える１６／１７デュアルモジュラスプリスケーラである。
【０００５】
具体的には、ＯＲゲートＵ１は、出力端子がフリップフロップＵ２のＤ端子に接続され、入力端子にはフリップフロップＵ１１の出力信号と分周比切替信号ＰＳとが入力される２入力ＯＲゲートである。ＮＡＮＤゲートＵ３は、出力端子がフリップフロップＵ４のＤ端子に接続され、入力端子にはフリップフロップＵ２の出力信号とフリップフロップＵ１１の出力信号とが入力される２入力ＮＡＮＤゲートである。
【０００６】
フリップフロップＵ２，Ｕ４〜Ｕ１１は、それぞれフリップフロップＤＦＦ１により構成されている。フリップフロップＤＦＦ１はクロック信号ＣＫが入力されるＣＫ端子と、入力端子であるＤ端子と、出力端子であるＱ端子とを備えている。
【０００７】
図８（ａ）はフリップフロップＤＦＦ１の回路図を示し、図８（ｂ）はフリップフロップＤＦＦ１のＣＫ端子に入力されるクロック信号ＣＫから、後述するトランスミッションゲートＴＭ１〜ＴＭ４を制御する、位相が例えば略１８０度異なる２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【０００８】
図８（ａ）に示すように、フリップフロップＤＦＦ１は、マスターラッチＭ及びスレイブラッチＳを備えている。マスターラッチＭは、トランスミッションゲートＴＭ１，ＴＭ２及びインバータＩ１，Ｉ２を備えている。
【０００９】
トランスミッションゲートＴＭ１は、Ｄ端子とインバータＩ１との間に接続されている。インバータＩ１の出力端子は、トランスミッションゲートＴＭ３に接続されている。また、インバータＩ１の入出力端子間には、インバータＩ２及びトランスミッションゲートＴＭ２が接続され、帰還ループが形成されている。
【００１０】
スレイブラッチＳは、トランスミッションゲートＴＭ３，ＴＭ４に入力されるクロック信号ＣＫ１，ＣＫＮ１の極性が異なる以外は、マスターラッチＭと同一構成であるため説明を省略する。
【００１１】
図８（ｂ）に示すように、ＣＫ端子により入力されたクロック信号ＣＫは、２個のインバータＩ５，Ｉ６を介して、クロック信号ＣＫ１とされ、１個のインバータＩ７を介してクロック信号ＣＫＮ１とされ、２相のクロック信号ＣＫ１，ＣＫＮ１とされる。そして、クロック信号ＣＫ１，ＣＫＮ１は、トランスミッションゲートＴＭ１〜ＴＭ４のそれぞれに入力される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開昭６３−４８０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に示すデュアルモジュラスプリスケーラでは、フリップフロップ間に第１の２入力ＯＲゲート及び第２の２入力ＯＲゲートの２つのＯＲゲートが接続されているため、これら２つのＯＲゲートの伝搬遅延によって、最高動作周波数が制約を受けるという問題がある。
【００１４】
特に、特許文献１のデュアルモジュラスプリスケーラの開発時に比べて、現在では、より高いクロック周波数で動作するデュアルモジュラスプリスケーラが要求されるようになり、特許文献１の構成では、フリップフロップ間に２つのゲート素子が配置されているため、セットアップマージンを確保することが難しく、高速動作を図ることができないという問題がある。
【００１５】
また、図７に示すデュアルモジュラスプリスケーラでは、フリップフロップ以外にＮＡＮＤゲートＵ３に加えて更にＯＲゲートＵ１が設けられているため、特許文献１と同様の問題を有している。
【００１６】
本発明の目的は、セットアップマージンを増加させて、更なる高速動作を図ることができるデュアルモジュラスプリスケーラを提供することである。
【課題を解決するための手段】
【００１７】
（１）本発明の一局面によるデュアルモジュラスプリスケーラは、リング状に接続され、クロック信号に同期して入力信号のラッチ動作を行う複数のフリップフロップを備え、前記複数のフリップフロップのうち何れか１つのフリップフロップは、分周比を切り替えるための分周比切替信号が入力され、前記分周比切替信号が入力されるフリップフロップは、マスタースレイブ方式のフリップフロップにより構成され、当該フリップフロップのマスターは、前記クロック信号に基づいて開閉制御される第１のトランスミッションゲートと、前記第１のトランスミッションゲートからの出力信号と前記分周比切替信号とが入力される論理ゲートとを備えていることを特徴とする。
【００１８】
この構成によれば、リング状に接続された複数のフリップフロップのうちいずれか１つのフリップフロップのマスターに、第１のトランスミッションからの出力信号と分周比切替信号とが入力される論理ゲートが設けられている。そのため、図７に示す従来のデュアルモジュラスプリスケーラが備えるＯＲゲートを当該フリップフロップにマージすることができる。そのため、図７に示すＯＲゲートが不要となり、フリップフロップ間のゲート素子によるゲート遅延が減少することになる。そのため、セットアップマージンを増加させ、更なる高速動作を図ることができる。
【００１９】
また、分周比切替信号が、第１のトランスミッションゲートの出力側に設けられた論理ゲートに直接入力されている、すなわち、第１のトランスミッションゲートを介さずに論理ゲートに直接入力されているため、分周比切替信号とのセットアップマージンも増加させることができ、更なる高速動作を図ることができる。
【００２０】
（２）前記分周比切替信号が入力されるフリップフロップのマスターは、前記論理ゲートの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループを備えることが好ましい。
【００２１】
この構成によれば、分周比切替信号が入力されるフリップフロップのマスターの論理ゲートは、入出力端子間にクロック信号によって信号の通過が制御されるフィードバックループが接続されているため、データを確実にラッチすることができる。
【００２２】
（３）前記フィードバックループは、インバータと、前記クロック信号に基づいて開閉制御される第２のトランスミッションゲートとを備えることが好ましい。
【００２３】
この構成によれば、フィードバックループは、インバータと第２のトランスミッションゲートとにより構成されていることになる。
【００２４】
（４）前記フィードバックループは、クロックドインバータを備えることが好ましい。
【００２５】
この構成によれば、フィードバックループがクロックドインバータにより構成されているため、回路レイアウトの容易化を図ることができ、かつ、回路規模の縮小を図ることができる。
【００２６】
（５）前記分周比切替信号が入力されるフリップフロップのスレイブは、第１のインバータと、前記第１のインバータの入力端子に接続され、前記クロック信号に基づいて開閉制御される第３のトランスミッションゲートと、前記第１のインバータの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループとを備えることが好ましい。
【発明の効果】
【００２７】
本発明によれば、フリップフロップ間のゲート素子によるゲート遅延を減少させることができ、セットアップマージンを増加させ、更なる高速動作を図ることができる。また、分周比切替信号が、第１のトランスミッションゲートの出力側に設けられた論理ゲートに直接入力されている、すなわち、第１のトランスミッションゲートを介さずに論理ゲートに直接入力されているため、分周比切替信号とのセットアップマージンも増加させることができ、更なる高速動作を図ることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態によるデュアルモジュラスプリスケーラの回路図を示している。
【図２】（ａ）は図１に示すフリップフロップの詳細な構成を示す回路図であり、（ｂ）はフリップフロップが備えるＣＫ端子から入力されるクロック信号ＣＫからトランスミッションゲートを制御する２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【図３】図１に示すデュアルモジュラスプリスケーラのタイミングチャートを示している。
【図４】本発明の別の一実施の形態によるフリップフロップＤＦＦ２の回路図を示している。
【図５】図４に示すクロックドインバータの回路図を示している。
【図６】図２（ａ）の帰還ループを構成するインバータ及びトランスミッションゲートの回路図を示している。
【図７】従来のデュアルモジュラスプリスケーラの回路図を示している。
【図８】（ａ）は図７に示すフリップフロップの回路図を示し、（ｂ）は図７に示すフリップフロップのＣＫ端子から入力されるクロック信号ＣＫからトランスミッションゲートを制御する２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。
【発明を実施するための形態】
【００２９】
以下、本発明の一実施の形態によるデュアルモジュラスプリスケーラについて説明する。図１は、本発明の一実施の形態によるデュアルモジュラスプリスケーラの回路図を示している。図１に示すデュアルモジュラスプリスケーラは、リング状にカスケード接続された９個のフリップフロップＵ１２，Ｕ４〜Ｕ１１、及びＮＡＮＤゲートＵ３を備え、１７分周回路又は１６分周回路として機能するデュアルモジュラスプリスケーラである。
【００３０】
フリップフロップＵ１２，Ｕ４〜Ｕ１１は、初段から最終段に向けてこの順で配列され、それぞれ、マスタースレイブ方式のフリップフロップにより構成されている。フリップフロップＵ１２は、分周比切替端子Ｔ−ＰＳに接続され、分周比切替信号ＰＳが入力されるＰＳ端子と、入力端子であるＤ端子と、クロック端子Ｔ−ＣＫに接続され、クロック信号ＣＫが入力されるＣＫ端子と、出力信号が出力されるＱ端子とを備えている。
【００３１】
そして、フリップフロップＵ１２は、後述する図２（ａ）に示すフリップフロップＤＦＦ２により構成され、例えばクロック信号ＣＫの立ち上がりに同期して、Ｄ端子に入力されている入力信号をラッチして、Ｑ端子に出力する。
【００３２】
ＮＡＮＤゲートＵ３は、初段のフリップフロップＵ１２の出力信号及び最終段のフリップフロップＵ１１の出力信号が入力され、出力端子がフリップフロップＵ４のＤ端子に接続された２入力ＮＡＮＤゲートにより構成されている。
【００３３】
フリップフロップＵ４〜Ｕ１１は、それぞれ、図８に示すフリップフロップＤＦＦ１により構成され、例えばクロック信号ＣＫの立ち上がりに同期して、Ｄ端子に入力されている入力信号をラッチして、Ｑ端子に出力する。フリップフロップＤＦＦ１は、入力端子であるＤ端子と、出力端子であるＱ端子と、クロック端子Ｔ−ＣＫに接続され、クロック信号ＣＫが入力されるＣＫ端子とを備えている。
【００３４】
フリップフロップＵ４は、Ｄ端子がＮＡＮＤゲートＵ３を介してフリップフロップＵ１２のＱ端子に接続され、Ｑ端子がフリップフロップＵ５のＤ端子に接続されている。フリップフロップＵ５〜Ｕ１０は、それぞれ、Ｄ端子が前段のフリップフロップＤＦＦ１のＱ端子に接続され、Ｑ端子が次段のフリップフロップＤＦＦ１のＤ端子に接続されている。
【００３５】
このように構成された、図１に示すデュアルモジュラスプリスケーラは、ローレベルの分周比切替信号ＰＳが入力されると、１７分周回路として動作し、ハイレベルの分周比切替信号ＰＳが入力されると、１６分周回路として動作する。
【００３６】
なお、図１に示すデュアルモジュラススケーラは、９個のフリップフロップを備えているが、本発明はこれに限定されず、ｍ＋１（ｍは正の整数）個のフリップフロップにより構成してもよい。この場合、１段目のフリップフロップをフリップフロップＤＦＦ２により構成し、２段目以降のｍ個のフリップフロップをフリップフロップＤＦＦ１により構成すればよい。これにより、２ｍ＋１分周回路又は２ｍ分周回路として動作するデュアルモジュラスプリスケーラを構成することができる。
【００３７】
図２（ａ）は図１に示すフリップフロップＤＦＦ２の詳細な構成を示す回路図であり、図２（ｂ）はフリップフロップＤＦＦ２が備えるＣＫ端子に入力されるクロック信号ＣＫから、トランスミッションゲートＴＭ１〜ＴＭ４を制御する、位相が例えば略１８０度異なる２相のクロック信号ＣＫ１，ＣＫＮ１を生成するための回路の回路図を示している。図２（ａ）に示すように、フリップフロップＤＦＦ２は、マスターラッチＭと、スレイブラッチＳとにより構成されている。マスターラッチＭは、トランスミッションゲートＴＭ１，ＴＭ２、インバータＩ２、及びＮＯＲゲートＧ１を備えている。
【００３８】
トランスミッションゲートＴＭ１（第１のトランスミッションゲート）は、入力端子がＤ端子に接続され、出力端子がＮＯＲゲートＧ１の一方の入力端子に接続され、白丸で示す一方のゲート端子ｇ１にクロック信号ＣＫ１が入力され、他方のゲート端子ｇ２にクロック信号ＣＫＮ１が入力される。
【００３９】
ここで、トランスミッションゲートＴＭ１は、ソース同士及びドレイン同士が接続されたｐ−ＭＯＳ（Metal Oxide Semiconductor）及びｎ−ＭＯＳにより構成されている。但し、これは一例であり、ｐ−ＭＯＳ及びｎ−ＭＯＳ以外のｐ型のトランジスタ及びｎ型のトランジスタにより構成してもよい。なお、図２では、ゲート端子ｇ１がｐ−ＭＯＳのゲート端子を示し、ゲート端子ｇ２がｎ−ＭＯＳのゲート端子を示している。
【００４０】
ここで、ＣＫ端子は、図２（ｂ）に示すように、直列接続されたインバータＩ５，Ｉ６と、インバータＩ５，Ｉ６の線路とは異なる線路に設けられたインバータＩ７とを備えている。これにより、ＣＫ端子に入力されたクロック信号ＣＫから、インバータＩ７を介してクロック信号ＣＫＮ１が生成され、インバータＩ５，Ｉ６を介してクロック信号ＣＫＮ１に対して位相が略１８０度異なるクロック信号ＣＫ１が生成され、２相のクロック信号ＣＫＮ１，ＣＫ１が生成される。
【００４１】
トランスミッションゲートＴＭ１は、ゲート端子ｇ２にハイレベルのクロック信号ＣＫＮ１が入力されると、このとき、クロック信号ＣＫ１はローレベルであるため、ゲート端子ｇ１にローレベルのクロック信号ＣＫ１が入力され、ｐ−ＭＯＳ及びｎ−ＭＯＳが共にオンしてオンとなり、入力端子であるＤ端子からの入力信号を通過させる。
【００４２】
一方、トランスミッションゲートＴＭ１は、ゲート端子ｇ１にハイレベルのクロック信号ＣＫ１が入力されると、このとき、クロック信号ＣＫＮ１はローレベルであるため、ゲート端子ｇ２にローレベルのクロック信号ＣＫＮ１が入力され、ｐ−ＭＯＳ及びｎ−ＭＯＳが共にオフしてオフとなり、入力端子であるＤ端子からの入力信号を通過させない。
【００４３】
ＮＯＲゲートＧ１は、一方の入力端子にトランスミッションゲートＴＭ１が接続され、他方の入力端子に分周比切替端子Ｔ−ＰＳが接続され、出力端子がトランスミッションゲートＴＭ３に接続された２入力ＮＯＲゲートである。また、ＮＯＲゲートＧ１の出力端子と、トランスミッションゲートＴＭ１が接続された入力端子との間にはインバータＩ２及びトランスミッションゲートＴＭ２がこの順で接続されており帰還ループが形成されている。
【００４４】
トランスミッションゲートＴＭ２は、トランスミッションゲートＴＭ１と同一構成であるが、ゲート端子ｇ１にクロック信号ＣＫＮ１が入力され、ゲート端子ｇ２にクロック信号ＣＫ１が入力されている。したがって、トランスミッションゲートＴＭ２は、トランスミッションゲートＴＭ１と相補的にオン・オフする。
【００４５】
スレイブラッチＳは、トランスミッションゲートＴＭ３，ＴＭ４及びインバータＩ３，Ｉ４を備えている。トランスミッションゲートＴＭ３は、入力端子がＮＯＲゲートＧ１の出力端子に接続され、出力端子がインバータＩ３を介してＱ端子に接続されている。そして、トランスミッションゲートＴＭ３は、ゲート端子ｇ１にクロック信号ＣＫＮ１が入力され、ゲート端子ｇ２にクロック信号ＣＫ１が入力され、トランスミッションゲートＴＭ２と同一タイミングでオン・オフする。
【００４６】
インバータＩ３の出力端子とトランスミッションゲートＴＭ３が接続された入力端子との間に、インバータＩ４及びトランスミッションゲートＴＭ４がこの順に接続され帰還ループが形成されている。トランスミッションゲートＴＭ４は、ゲート端子ｇ１にクロック信号ＣＫ１が入力され、ゲート端子ｇ２にクロック信号ＣＫＮ１が入力されているため、トランスミッションゲートＴＭ３と相補的にオン・オフする。
【００４７】
ここで、ＮＯＲゲートＧ１は、ローレベルの分周比切替信号ＰＳが入力されると、インバータと等価になる。そのため、図２（ａ）に示すフリップフロップＤＦＦ２は、図７に示す初段のフリップフロップＤＦＦ１（Ｕ２）と等価になり、また、フリップフロップＤＦＦ２のＤ端子は、フリップフロップＵ１１のＱ端子と直接接続されている。
【００４８】
一方、図７に示すデュアルモジュラスプリスケーラにおいて、分周比切替端子Ｔ−ＰＳからローレベルの分周比切替信号ＰＳが入力されると、ＯＲゲートＵ１はフリップフロップＵ１１の出力信号をそのままフリップフロップＵ２に出力するため、フリップフロップＵ２は、Ｄ端子に、直接フリップフロップＵ１１のＱ端子が接続されているのと等価となる。
【００４９】
よって、ローレベルの分周比切替信号ＰＳが入力された場合、図１に示すデュアルモジュラスプリスケーラは、図７に示すデュアルモジュラスプリスケーラと等価になり、１７分周回路として動作する。
【００５０】
また、図２（ａ）に示すＮＯＲゲートＧ１は、ハイレベルの分周比切替信号ＰＳが入力されると、常にローレベルの信号を出力する。一方、図７に示すデュアルモジュラスプリスケーラにおいて、ハイレベルの分周比切替信号ＰＳが入力されると、ＯＲゲートＵ１は常にハイレベルの信号を出力することになり、初段のフリップフロップＵ２を構成する図８（ａ）に示すインバータＩ１の出力は常にローレベルとなる。
【００５１】
よって、ハイレベルの分周比切替信号ＰＳが入力されると、図１及び図７に示すデュアルモジュラスプリスケーラは共に、初段のフリップフロップ（Ｕ１２及びＵ２）のマスターラッチＭの出力がローレベルとなる。そのため、ハイレベルの分周比切替信号ＰＳが入力された場合においても、図１及び図７に示すデュアルモジュラスプリスケーラは等価になる。よって、図１に示すデュアルモジュラスプリスケーラは、ハイレベルの分周比切替信号ＰＳが入力されると、１６分周回路として動作する。
【００５２】
すなわち、図１に示すデュアルモジュラスプリスケーラは、フリップフロップＵ１２のマスターラッチＭのトランスミッションゲートＴＭ１の出力側にインバータＩ１ではなく、一方の入力端子が分周比切替端子Ｔ−ＰＳに接続されたＮＯＲゲートＧ１が配置されている。
【００５３】
これにより、図７に示すＯＲゲートＵ１が初段のフリップフロップＵ２にマージされ、フリップフロップ間の回路素子の個数が１つになる結果、ＯＲゲートＵ１によるゲート遅延をなくすことができる。
【００５４】
図１に戻り、フリップフロップＤＦＦ１の回路構成は、図８により示される。図８（ａ）に示すように、フリップフロップＤＦＦ１は、図２（ａ）に示すフリップフロップＤＦＦ２において、ＮＯＲゲートＧ１をインバータＩ１で置き換えた以外は、フリップフロップＤＦＦ２と同一構成であるため、詳細な説明は省略する。
【００５５】
図３は、図１に示すデュアルモジュラスプリスケーラのタイミングチャートを示している。図３においては、分周比切替信号ＰＳはローレベルとされている。タイミングＴ１において、クロック信号ＣＫが立ち上がると、この立ち上がりからフリップフロップＵ１１のゲート遅延ｔｄ１１が経過したとき、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑが立ち上がる。
【００５６】
これにより、初段のフリップフロップＵ１２のＤ端子にハイレベルの信号が入力されると共に、ＮＡＮＤゲートＵ３の一方の入力端子にハイレベルの信号が入力される。次に、タイミングＴ２において、クロック信号ＣＫが立ち上がると、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑをラッチし、この立ち上がりからフリップフロップＵ１２のゲート遅延ｔｄ１２が経過したとき、ハイレベルの出力信号Ｕ１２＿Ｑを出力する。
【００５７】
また、ＮＡＮＤゲートＵ３は、２つの入力端子に共にハイレベルの信号（Ｕ１１＿Ｑ及びＵ１２＿Ｑ）が入力されているため、出力信号Ｕ１２＿Ｑの立ち上がりからＮＡＮＤゲートＵ３のゲート遅延ｔｄ３が経過したとき、ローレベルの出力信号Ｕ３＿Ｑを出力する。
【００５８】
このローレベルの出力信号Ｕ３＿Ｑが出力された後、クロック信号ＣＫが立ち上がると、フリップフロップＵ４は、このクロック信号ＣＫの立ち上がりからゲート遅延ｔｄ４（図略）が経過したとき、ローレベルの出力信号Ｕ４＿Ｑを出力する。
【００５９】
以降、フリップフロップＵ５〜Ｕ１１は、クロック信号の立ち上がりに応じて順次、出力信号Ｕ５＿Ｑ〜Ｕ１１＿Ｑをローレベルにする。
【００６０】
そして、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑがローレベルになると（タイミングＴ３）、ＮＡＮＤゲートＵ３は、フリップフロップＵ１２からハイレベルの信号が入力されると、フリップフロップＵ１１からローレベルの信号が入力されているため、ゲート遅延ｔｄ３が経過した後に、ハイレベルの出力信号Ｕ３＿Ｑを出力する。
【００６１】
以降、フリップフロップＵ４〜Ｕ１１は、クロック信号の立ち上がりに応じて順次、ハイレベルの出力信号Ｕ４＿Ｑ〜Ｕ１１＿Ｑを出力する。
【００６２】
一方、フリップフロップＵ１２は、フリップフロップＵ１１の出力信号Ｕ１１＿Ｑがローレベルになると（タイミングＴ３）、Ｄ端子にローレベルの信号が入力されているため、クロック信号ＣＫが立ち上がるとローレベルの出力信号Ｕ１１＿Ｑをラッチして、ゲート遅延ｔｄ１２が経過したとき、ローレベルの出力信号Ｕ１２＿Ｑを出力する（タイミングＴ４）。以上の処理が繰り返されてクロック信号ＣＫは１７分周される。
【００６３】
ここで、図１に示すデュアルモジュラスプリスケーラは、図７に示すＯＲゲートＵ１が省かれている。そのため、図３に示すように、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑが立ち上がってから、ＯＲゲートＵ１のゲート遅延ｔｄ１を待つことなく、クロック信号ＣＫが立ち上がったときに（タイミングＴ２）、出力信号Ｕ１１＿Ｑをラッチすることができる。
【００６４】
よって、出力信号Ｕ１１＿Ｑの立ち上がりから次のクロック信号ＣＫが立ち上がる（タイミングＴ２）までの期間ＴＡ１を、セットアップマージンとして確保することができる。そのため、フリップフロップＵ１２は、出力信号Ｕ１１＿Ｑがハイレベル、又はローレベルになると、次のクロック信号の立ち上がりに応じて、この出力信号Ｕ１１＿Ｑを確実にラッチすることができる。
【００６５】
一方、図７に示すデュアルモジュラスプリスケーラにおいてはＯＲゲートＵ１が存在するため、ＯＲゲートＵ１のゲート遅延ｔｄ１だけ、セットアップマージンが短くなる。そのため、本実施の形態によるデュアルモジュラスプリスケーラによれば、セットアップマージンが増大し、更なる高速動作を図ることが可能となる。
【００６６】
また、図７に示すデュアルモジュラスプリスケーラにおいてはＯＲゲートＵ１が存在している。そして、このＯＲゲートＵ１をＣ−ＭＯＳで構成するには、ＮＯＲゲートにインバータを付け加える、或いはインバータとＮＡＮＤゲートとを組み合わせて構成する必要がある。しかしながら、図１に示すデュアルモジュラスプリスケーラにおいては、ＯＲゲートＵ１が存在しないため、従来の構成に比べてゲート数（トランジスタ数）が少なくて済み、回路面積の縮小を図ることができる。
【００６７】
また、図７及び図８（ａ）に示すように、従来の構成では、フリップフロップＵ２のＤ端子の前段に、ＯＲゲートＵ１が接続されている。この場合、図８（ａ）のトランスミッションゲートＴＭ１が信号を通過させる以前に、ＯＲゲートＵ１の出力が確定されている必要がある。
【００６８】
一方、図１に示す構成では、フリップフロップＵ１２のＤ端子には、ゲート遅延のない帰還信号が直接入力され、かつ、図２（ａ）に示すように分周比切替信号ＰＳがトランスミッションゲートＴＭ１を介することなく分周比切替端子Ｔ−ＰＳから直接入力されている。
【００６９】
したがって、分周比切替信号ＰＳが遅延したとしてもトランスミッションゲートＴＭ１を制御するクロック信号ＣＫ１，ＣＫＮ１の源であるクロック信号ＣＫに対するマージンを向上させることができる。
【００７０】
なお、上記説明では、図１に示すように、初段のフリップフロップを図２（ａ）に示すフリップフロップＤＦＦ２で構成したが、本発明はこれに限定されず、分周比切替信号ＰＳが初段のフリップフロップに入力されない形態のデュアルモアモジュラスプリスケーラを採用してもよい。
【００７１】
また、図７に示すデュアルモジュラスプリスケーラにおいて、分周比切替信号ＰＳが入力されるＯＲゲートＵ１が初段のフリップフロップＵ２の前段以外の箇所に設けられたものも存在する。この場合、このＯＲゲートの次段のフリップフロップを図２（ａ）に示すフリップフロップＤＦＦ２で構成することで、このＯＲゲートを次段のフリップフロップにマージさせることができる。
【００７２】
また、上記デュアルモジュラスプリスケーラは、分周比切替信号ＰＳがローレベルのとき、１７分周回路と機能し、分周比切替信号ＰＳがハイレベルのとき、１６分周回路として機能したが、これに限定されず、分周比切替信号ＰＳがハイレベルのとき、１７分周回路と機能し、分周比切替信号ＰＳがローレベルのとき、１６分周回路として機能するようにしてもよい。
【００７３】
この場合、図２（ａ）に示すＮＯＲゲートＧ１を例えばＮＡＮＤゲートのような別の論理ゲートに置き換えて、図２（ａ）に示すフリップフロップＤＦＦ２と同様に機能させるようにすればよい。すなわち、本発明は、図２（ａ）に示すＮＯＲゲートＧ１に限定されず、これ以外の論理ゲートを適宜採用してもよい。
【００７４】
更に、本発明は、フリップフロップＤＦＦ２として、図２に示すものに代えて図４に示すものを採用してもよい。図４は、本発明の別の一実施の形態によるフリップフロップＤＦＦ２の回路図を示している。
【００７５】
図４に示すフリップフロップＤＦＦ２は、ＮＯＲゲートＧ１の入出力端子間に、クロックドインバータＩ２´が接続されて帰還ループが形成されていると共に、インバータＩ３の入出力端子間に、クロックドインバータＩ４´が接続されて帰還ループが形成されていることを特徴としている。
【００７６】
ここで、クロックドインバータは、図２（ａ）の帰還ループに設けられたインバータとトランスミッションゲートとの機能を併せ持っており、クロック信号ＣＫ１，ＣＫＮ１に従って、入力される信号を通過させたり遮断させたりする。
【００７７】
図５は、図４にクロックドインバータの回路図を示している。図５に示すように、クロックドインバータとしては、（ａ）に示す回路を採用してもよいし、（ｂ）に示す回路を採用してもよい。
【００７８】
図５（ａ）に示すクロックドインバータは、電源電圧ＶＤＤとグラウンドとの間に、Ｐ−ＭＯＳ１、Ｐ−ＭＯＳ２、Ｎ−ＭＯＳ１、Ｎ−ＭＯＳ２がこの順で直列接続されている。
【００７９】
Ｐ−ＭＯＳ１のゲートにはクロック信号ＣＫＮ１が入力され、Ｎ−ＭＯＳ２のゲートには、クロック信号ＣＫ１が入力される。また、Ｐ−ＭＯＳ２のゲート及びＮ−ＭＯＳ１のゲートには、ＮＯＲゲートＧ１から出力された信号が入力される。また、Ｐ−ＭＯＳ２及びＮ−ＭＯＳ１の接続点が出力端子となっている。
【００８０】
図５（ｂ）に示すクロックドインバータは、図５（ａ）に示すクロックドインバータとほぼ同一であるが、各ＭＯＳトランジスタのゲートに入力される信号が相違する。すなわち、Ｐ−ＭＯＳ１及びＮ−ＭＯＳ２のゲートには、ＮＯＲゲートＧ１から出力された信号が入力され、Ｐ−ＭＯＳ２のゲートにはクロック信号ＣＫＮ１が入力され、Ｎ−ＭＯＳ１のゲートにはクロック信号ＣＫ１が入力されている。
【００８１】
一方、図２（ａ）の帰還ループに形成されたインバータ及びトランスミッションゲートは、図６に示すようにＣ−ＭＯＳ及びトランスミッションゲートにより表される。
【００８２】
図６及び図５を比較すると、図６及び図５ではＭＯＳトランジスタの数は４個であり同一であるが、図５では、４個のＭＯＳトランジスタが直列に接続されているため、レイアウトが容易となり、回路規模を小さくすることが可能となる。
【符号の説明】
【００８３】
ＣＫ，ＣＫ１，ＣＫＮ１ クロック信号
ＤＦＦ１，ＤＦＦ２ フリップフロップ
Ｇ１ ＮＯＲゲート
ｇ１，ｇ２ ゲート端子
Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７ インバータ
Ｉ２´，Ｉ４´ クロックドインバータ
Ｍ マスターラッチ
Ｓ スレイブラッチ
ＰＳ 分周比切替信号
Ｔ−ＰＳ 分周比切替端子
Ｔ−ＣＫクロック端子
ＴＡ１ 期間
ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４ トランスミッションゲート
Ｕ１ ＯＲゲート
Ｕ１２，Ｕ４〜Ｕ１１ フリップフロップ
【特許請求の範囲】
【請求項１】
リング状に接続され、クロック信号に同期して入力信号のラッチ動作を行う複数のフリップフロップを備え、
前記複数のフリップフロップのうち何れか１つのフリップフロップは、分周比を切り替えるための分周比切替信号が入力され、
前記分周比切替信号が入力されるフリップフロップは、マスタースレイブ方式のフリップフロップにより構成され、
当該フリップフロップのマスターは、
前記クロック信号に基づいて開閉制御される第１のトランスミッションゲートと、
前記第１のトランスミッションゲートからの信号と前記分周比切替信号とが入力される論理ゲートとを備えていることを特徴とするデュアルモジュラスプリスケーラ。
【請求項２】
前記分周比切替信号が入力されるフリップフロップのマスターは、
前記論理ゲートの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループを備えることを特徴とする請求項１記載のデュアルモジュラスプリスケーラ。
【請求項３】
前記フィードバックループは、インバータと、前記クロック信号に基づいて開閉制御される第２のトランスミッションゲートとを備えることを特徴とする請求項２記載のデュアルモジュラスプリスケーラ。
【請求項４】
前記フィードバックループは、クロックドインバータを備えることを特徴とする請求項２記載のデュアルモジュラスプリスケーラ。
【請求項５】
前記分周比切替信号が入力されるフリップフロップのスレイブは、
第１のインバータと、
前記第１のインバータの入力端子に接続され、前記クロック信号に基づいて開閉制御される第３のトランスミッションゲートと、
前記第１のインバータの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループとを備えることを特徴とする請求項１〜４のいずれかに記載のデュアルモジュラスプリスケーラ。
【請求項１】
リング状に接続され、クロック信号に同期して入力信号のラッチ動作を行う複数のフリップフロップを備え、
前記複数のフリップフロップのうち何れか１つのフリップフロップは、分周比を切り替えるための分周比切替信号が入力され、
前記分周比切替信号が入力されるフリップフロップは、マスタースレイブ方式のフリップフロップにより構成され、
当該フリップフロップのマスターは、
前記クロック信号に基づいて開閉制御される第１のトランスミッションゲートと、
前記第１のトランスミッションゲートからの信号と前記分周比切替信号とが入力される論理ゲートとを備えていることを特徴とするデュアルモジュラスプリスケーラ。
【請求項２】
前記分周比切替信号が入力されるフリップフロップのマスターは、
前記論理ゲートの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループを備えることを特徴とする請求項１記載のデュアルモジュラスプリスケーラ。
【請求項３】
前記フィードバックループは、インバータと、前記クロック信号に基づいて開閉制御される第２のトランスミッションゲートとを備えることを特徴とする請求項２記載のデュアルモジュラスプリスケーラ。
【請求項４】
前記フィードバックループは、クロックドインバータを備えることを特徴とする請求項２記載のデュアルモジュラスプリスケーラ。
【請求項５】
前記分周比切替信号が入力されるフリップフロップのスレイブは、
第１のインバータと、
前記第１のインバータの入力端子に接続され、前記クロック信号に基づいて開閉制御される第３のトランスミッションゲートと、
前記第１のインバータの入出力端子間に接続され、前記クロック信号によって信号の通過が制御されるフィードバックループとを備えることを特徴とする請求項１〜４のいずれかに記載のデュアルモジュラスプリスケーラ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１７８１２０（Ｐ２０１０−１７８１２０Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２００９−１９２８５（Ｐ２００９−１９２８５）
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（０００１００７４６）アイコム株式会社 (273)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２１年１月３０日（２００９．１．３０）
【出願人】（０００１００７４６）アイコム株式会社 (273)
【Ｆターム（参考）】
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