データ処理回路
【課題】入力される複数のデータを正確に出力可能なデータ処理回路を提供することを目的とする。
【解決手段】複数の第１データと、隣接する複数の第１データを区切るべく複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、シフトレジスタがデータ列の保持を開始することに伴って、クロックのカウントを開始するカウンタと、カウンタが第２データに対応するクロック数をカウントした場合、シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、シフトレジスタが第２データを保持したことを示す判別回路の判別結果に基づいて、シフトレジスタが保持するデータ列を出力する出力回路と、を備えたことを特徴とする。
【解決手段】複数の第１データと、隣接する複数の第１データを区切るべく複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、シフトレジスタがデータ列の保持を開始することに伴って、クロックのカウントを開始するカウンタと、カウンタが第２データに対応するクロック数をカウントした場合、シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、シフトレジスタが第２データを保持したことを示す判別回路の判別結果に基づいて、シフトレジスタが保持するデータ列を出力する出力回路と、を備えたことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理回路に関する。
【背景技術】
【０００２】
一般的に、シリアル入力されるデータを、クロックに同期して順次取り込むデータ処理回路が知られている。このデータ処理回路は、シリアル入力される複数のデータ（例えば、ｎビットを単位とするデータ）に対しても同様にクロックに同期して順次取り込み、当該複数のデータの取り込みが完了した後に後段の回路に出力していた。
【特許文献１】特開２００５−１９６４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、一般的なデータ処理回路においては、単に入力データを取り込み後段の回路に出力するのみである場合、当該データ処理回路の入出力データが同じデータである保証がなく、入力データとは異なる出力データを出力する可能性があった。例えば、データ処理回路に対して、クロックが正確に入力されない場合、本来取り込むべきはずの入力データを当該データ処理回路が取り込めず、入出力データが異なってしまう可能性があった。そして、データ処理回路が、入力データとは異なる誤ったデータを取り込んでしまった場合、当該誤ったデータが後段の回路に出力される可能性があった。そのため、後段の回路が、正常な回路動作を行えない可能性があった。
【０００４】
特に、複数のデータを取り込む場合、当該複数のデータを取り込むまでの期間が長くかかってしまい、データ処理回路が誤ったデータを取り込む可能が大きくなっていた。
【０００５】
そこで、本発明は、入力される複数のデータを正確に出力可能なデータ処理回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するための発明は、複数の第１データと、隣接する前記複数の第１データを区切るべく前記複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、前記シフトレジスタが前記データ列の保持を開始することに伴って、前記クロックのカウントを開始するカウンタと、前記カウンタが前記第２データに対応するクロック数をカウントした場合、前記シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、前記シフトレジスタが前記第２データを保持したことを示す前記判別回路の判別結果に基づいて、前記シフトレジスタが保持する前記データ列を出力する出力回路と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力される複数のデータを正確に出力可能なデータ処理回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００９】
＜＜実施形態＞＞
＝＝光ディスク信号処理回路、４分割光検出器８５の構成例＝＝
図１、図４、図５を参照しつつ、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路及び４分割光検出器８５について説明する。図１は、光ディスク信号処理回路の全体構成の一例を示すブロック図である。図４は、図１に示すゲイン設定抵抗１０Ａ乃至１０Ｄの一例を示す回路図である。図５は、レーザー光が光ディスクのトラックに照射されたときのスポット光、４分割光検出器８５の４つの受光面Ａ乃至Ｄにて受光した反射光を示す図である。
【００１０】
先ず、４分割光検出器８５について説明する。半導体レーザー（不図示）から出射するレーザー光は、往路光学系（例えばコリメータレンズ、対物レンズ等）を通って、光ディスクのトラックにスポット光として照射される。そして、光ディスクにて反射された当該スポット光（以下、反射光という）は、復路光学系（例えば、対物レンズ、反射光に非点収差を付与するシリンドリカルレンズ）を通って、４分割光検出器８５の受光面Ａ乃至Ｄにて受光される。
【００１１】
４分割光検出器８５は、互いに直交する２つの分割線Ｘ、Ｙによって隔てられることによって、全受光面の中心から同一の放射角度で隣接配置された４つの受光面Ａ乃至Ｄを有している。この２つの分割線Ｘ、Ｙは、フォーカスサーボにおいて例えば非点収差法を用いるとき、反射光の非点収差の発生方向に対して略４５度となるように設けられる。また、分割線Ｙによる受光面Ａ、Ｄと受光面Ｂ、Ｃの分割方向は、トラックサーボにおいて例えばプッシュプル法を用いるとき、光ディスクのトラックの接線方向と同一方向となるように設けられる。そして、スポット光の中心が、光ディスクのトラックの中心となるとき、受光面Ａ乃至Ｄには均等な反射光が受光される。
【００１２】
次に、光ディスク信号処理回路について説明する。光ディスク信号処理回路は、フォトダイオード６Ａ乃至６Ｄ、第２演算増幅回路７Ａ乃至７Ｄ、帰還抵抗８Ａ乃至８Ｄ、第１演算増幅回路９Ａ乃至９Ｄ、ゲイン設定抵抗１０Ａ乃至１０Ｄを有している。尚、光ディスク信号処理回路のその他の構成であるパワーオンリセット回路２、第１通信回路３、第１ゲイン設定回路４、第２通信回路５、第２ゲイン設定回路３１、抵抗２４Ａ乃至２４Ｄ、電源電圧端子１１、ＧＮＤ端子１２、第１入力端子１３、第２入力端子１４については後述する。
【００１３】
フォトダイオード６Ａは、アノード側が接地され、カソード側が第２演算増幅回路７Ａの反転入力端子（以下、−入力端子という）に接続される。このフォトダイオード６Ａは、前述した４分割光検出器８５の受光面Ａの一部を構成するものである。フォトダイオード６Ａは、４分割光検出器８５の受光面Ａにおける反射光の光量に応じた電流が流れる。この結果、第２演算増幅回路７Ａの−入力端子と出力端子に接続された帰還抵抗８Ａとの積により、当該電流に応じた電圧が生成される。
【００１４】
帰還抵抗８Ａは、第２演算増幅回路７Ａの−入力端子と出力端子との間に接続される。帰還抵抗８Ａは、第２演算増幅回路７Ａのゲインを、光ディスクの媒体の種類（例えば、ＣＤ（Compact Disk）−Ｒ（Recordable）／ＲＷ（ReWritable）、ＤＶＤ（Digital Versatile Disk）−Ｒ（Recordable）／＋ＲＷ（ReWritable）、ＤＶＤ−ＲＡＭ（Random Access Memory））ごとに予め定められたゲインとすべく設けられている。このため、帰還抵抗８Ａの抵抗値は、当該予め定められたゲインに対応すべく可変となっている。そして、帰還抵抗８Ａは、第２ゲイン設定回路３１からの信号に基づいて、当該予め定められたゲインに応じた抵抗値となる。
【００１５】
第２演算増幅回路７Ａは、非反転入力端子（以下、＋入力端子という）が基準電圧ＶＲ１Ａと接続され、出力端子が第１演算増幅回路９Ａの−入力端子と接続される。そして、第２演算増幅回路７Ａは、＋入力端子の基準電圧ＶＲ１Ａと−入力端子の電圧との差電圧を、帰還抵抗８Ａの抵抗値に応じたゲインで増幅し、第１演算増幅回路９Ａの−入力端子に出力する。
【００１６】
ゲイン設定抵抗１０Ａは、帰還抵抗１０Ａ１と入力抵抗１０Ａ２から構成され、第１演算増幅回路９Ａの−入力端子と出力端子との間に接続される。ゲイン設定抵抗１０Ａは、第１演算増幅回路９Ａのゲインを設定すべく、第１ゲイン設定回路４からの信号に基づいた抵抗値｛１＋（帰還抵抗１０Ａ１の抵抗値／入力抵抗１０Ａ２の抵抗値）｝となる。尚、ゲイン設定抵抗１０Ａの構成は、例えば、図４に示すようなスイッチ回路２５Ａ乃至２５Ｅ、抵抗２６Ａ乃至２６Ｄの構成とすることが可能である。そして、第１ゲイン設定回路４からのスイッチ回路２５Ａ乃至２５Ｅを開又は閉とするための信号に基づいて、当該スイッチ回路２５Ａ乃至２５Ｅが選択的に開又は閉となる。この結果、ゲイン設定抵抗１０Ａは、抵抗２６Ａ乃至２６Ｄが選択的に並列接続されることにより定まる抵抗値となり、当該抵抗値に応じたゲインが第１演算増幅回路９Ａに設定されることとなる。尚、スイッチ回路２５Ｅのみが閉となる場合、ゲイン設定抵抗１０Ａの抵抗値はゼロとなり（短絡）、第１演算増幅回路９Ａのゲインは±０ｄＢとなる。
【００１７】
第１演算増幅回路９Ａは、＋入力端子が第２演算増幅回路７Ａの出力端子と接続され、−入力端子がゲイン設定抵抗１０Ａと接続され、出力端子が後段の処理回路（例えば、トラッキングエラー信号、フォーカスエラー信号を演算処理する回路）に接続されている。そして、第１演算増幅回路９Ａは、＋入力端子の第２演算増幅回路７Ａの出力電圧と−入力端子への入力電圧との差電圧を、ゲイン設定抵抗１０Ａの抵抗値に応じたゲインで増幅し、後段の処理回路に出力する。
【００１８】
尚、フォトダイオード６Ｂ、帰還抵抗８Ｂ、第２演算増幅回路７Ｂ、ゲイン設定抵抗１０Ｂ、第１演算増幅回路９Ｂは、受光面Ｂにおける反射光の光量に対して前述と同様な動作処理をする。また、フォトダイオード６Ｃ、帰還抵抗８Ｃ、第２演算増幅回路７Ｃ、ゲイン設定抵抗１０Ｃ、第１演算増幅回路９Ｃは、受光面Ｃにおける反射光の光量に対して前述と同様な動作処理をする。また、フォトダイオード６Ｄ、帰還抵抗８Ｄ、第２演算増幅回路７Ｄ、ゲイン設定抵抗１０Ｄ、第１演算増幅回路９Ｄは、受光面Ｄにおける反射光の光量に対して前述と同様な動作処理をするため説明を省略する。
【００１９】
この結果、光ディスク信号処理回路は、各受光面Ａ乃至Ｄにて受光した反射光の光量に応じた出力をすることとなる。そして、光ディスク信号処理回路の後段の処理回路において、光ディスク信号処理回路の出力に基づいて、フォーカスサーボするためのフォーカスエラー信号、トラックサーボするためのトラキングエラー信号が得られることとなる。詳述すれば、各受光面Ａ乃至Ｄにおける反射光の光量に応じた光ディスク信号処理回路からの出力をａ、ｂ、ｃ、ｄとすると、フォーカスエラー信号は（ａ＋ｃ）−（ｂ＋ｄ）を演算処理することによって得られ、トラッキングエラー信号は、（ａ＋ｄ）−（ｂ＋ｃ）を演算処理することによって得られる。
【００２０】
尚、上述においては、往路光学系においてレーザー光が回折格子（不図示）によって回折されない場合について説明したが、これに限るものではない。例えば、フォーカスサーボにおいて差動非点収差法等、トラックサーボにおいて差動プッシュプル法、３ビーム法等を用いる場合、レーザー光が回折格子によって回折した後の０次光、±１次回折光の反射光を受光すべく３つの４分割光検出器８５を設けても良い。そして、各４分割光検出器８５に対して光ディスク信号処理回路を設け、差動非点収差法等によるフォーカスエラー信号、差動プッシュプル法等によるトラッキングエラー信号を得ることとしても良い。
【００２１】
また、上述においては、第２演算増幅回路７Ａ乃至７Ｄと第１演算増幅回路９Ａ乃至９Ｄからなる２段の演算増幅回路を、受光面Ａ乃至Ｄに対応するように設けているが、これに限るものではない。例えば、帰還抵抗８Ａ乃至８Ｄの抵抗値に応じたゲインとゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値に応じたゲインとを含むゲインが設定される、１段の演算増幅回路を受光面Ａ乃至Ｄに対応するように設けても良い。
【００２２】
＝＝光ディスク信号処理回路のその他の構成＝＝
図１、図６を参照しつつ、光ディスク信号処理回路のその他の構成について説明する。図６は、光ディスク信号処理回路とメモリ制御回路４１との接続を示す図である。尚、本実施形態におけるメモリ制御回路４１は、前述した第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するためのデータ（以下、第１ゲインデータ（データ列）という）、及びクロック（以下、ＣＬＫという）を光ディスク信号処理回路に送信するものとして以下説明する。尚、メモリ制御回路４１の詳細については後述する。
【００２３】
電源電圧端子１１は、電源電圧ＶＣＣと接続される。また、ＧＮＤ端子１２は接地される。
【００２４】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、第１ゲイン設定回路４を起動するためのパルスを、当該第１通信回路３、第１ゲイン設定回路４に送信する。
【００２５】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。第１通信回路３は、メモリ制御回路４１から送信される第１ゲインデータが、第１入力端子１３と接続された入力ラインを介して入力される。また、第１通信回路３は、メモリ制御回路４１から送信されるＣＬＫが、第２入力端子１４と接続された入力ラインを介して入力される。そして、第１通信回路３は、ＣＬＫの例えば立下りのタイミングで第１ゲインデータを取り込み、当該第１ゲインデータに対し所定の処理を施して第１ゲイン設定回路４に送信する。尚、このときの第１通信回路３における所定の処理は、後述する第１通信回路３の詳細な構成とともに詳述する。
【００２６】
第１ゲイン設定回路４は、パワーオンリセット回路２からのパルスに基づいて起動し、第１演算増幅回路９Ａ乃至９Ｄのゲインを初期値のゲイン（例えば±０ｄＢ）とすべく、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を例えばゼロとする。この第１演算増幅回路９Ａ乃至９Ｄのゲインを±０ｄＢとする理由は以下のとおりである。仮に、第１通信回路３に不具合が生じた場合、第１演算増幅回路９Ａ乃至９Ｄにゲインが設定されない可能性があり、当該第１演算増幅回路９Ａ乃至９Ｄの出力が不安定となる可能性がある。そこで、電源電圧投入時の初期状態において、第１演算増幅回路９Ａ乃至９Ｄに初期値のゲインを設定し、第１通信回路３に不具合が発生した場合であっても、当該第１演算増幅回路９Ａ乃至９Ｄの出力を安定したものとすることが可能となる。第１ゲイン設定回路４は、第１通信回路３からの第１ゲインデータに対しデコード処理を施し、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を定めるための信号を当該ゲイン設定抵抗１０Ａ乃至１０Ｄに送信する。
【００２７】
抵抗２４Ａ、２４Ｂは、第１入力端子１３を介して第２通信回路５に入力される、第２演算増幅回路７Ａ乃至７Ｄのゲインを設定するためのデータ（以下、第２ゲインデータＡという）を（図６参照）、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ａ、２４Ｂは、第２ゲインデータＡが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するようにした分圧抵抗である。また、抵抗２４Ｃ、２４Ｄは、第２入力端子１４を介して第２通信回路５に入力される、第２演算増幅回路７Ａ乃至７Ｄのゲインを設定するためのデータ（以下、第２ゲインデータＢという）を（図６参照）、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ｃ、２４Ｄは、第２ゲインデータＢが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するようにした分圧抵抗である。そのため、抵抗２４Ａ、抵抗２４Ｂは直列接続され、接続点は第２通信回路５、第１入力端子１３と接続される。また、抵抗２４Ａの一端は電源電圧ＶＣＣと接続され、抵抗２４Ｂの一端は接地される。また、抵抗２４Ｃ、抵抗２４Ｄは直列接続され、接続点は第２通信回路５、第２入力端子１４と接続される。また、抵抗２４Ｃの一端は電源電圧ＶＣＣと接続され、抵抗２４Ｄの一端は接地される。
【００２８】
第２通信回路５は、第２演算増幅回路７Ａ乃至７Ｄのゲインを、前述した光ディスクの媒体の種類ごとに予め定められたゲインとすべく設けられたものである。第２通信回路５は、例えば電源電圧ＶＣＣの投入とともに起動すると、第２演算増幅回路７Ａ乃至７Ｄのゲインを初期値のゲイン（例えば±０ｄＢ）とすべく、帰還抵抗８Ａ乃至８Ｄの抵抗値を例えばゼロとするべく、第２ゲイン設定回路３１に指示信号を送信する。この第２演算増幅回路７Ａ乃至７Ｄのゲインを±０ｄＢとする理由は、前述した第１演算増幅回路９Ａ乃至９Ｄに対する初期値のゲインの設定と同様の理由によるものである。第２通信回路５は、第１通信回路３と第１入力端子１３間の入力ラインと接続された入力ラインを介して、外部回路からの第２ゲインデータＡが入力される。また、第２通信回路５は、第１通信回路３と第２入力端子１４間の入力ラインと接続された入力ラインを介して、外部回路からの第２ゲインデータＢが入力される。尚、メモリ制御回路４１からの第１ゲインデータが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効にされる。そのため、例えば、第２通信回路５に電圧を印加させる電源ラインとの間にスイッチ回路（不図示）を設ける。そして、スイッチ回路が、例えばパワーオンリセット回路２のパルスに基づいて開くによって、第２通信回路５は停止状態となる。或いは、第２通信回路５の入力ライン又は出力ラインにスイッチ回路（不図示）を設け、パワーオンリセット回路２のパルスに基づいてスイッチ回路が開くことによって、当該第２通信回路５はハイインピーダンス（以下、Ｈｉ−ｚという）となる。この結果、メモリ制御回路４１からの第１ゲインデータが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効となる。
【００２９】
そして、第２通信回路５は、第１通信回路３からの処理が終了したことを示す信号（例えば後述するラッチパルス）に基づいて、当該スイッチ回路が閉じることによって、第２ゲインデータＡ、Ｂに対する以下の処理を行うことが可能となる。第２通信回路５は、抵抗２４Ａと抵抗２４Ｂ、抵抗２４Ｃと抵抗２４Ｄの接続点における第２ゲインデータＡ、Ｂを処理する。例えば、第２ゲインデータＡは、ハイレベル（Ｈ）、ローレベル（Ｌ）、ミドルレベル（Ｍ）の何れかのレベルであるものとする。また、第２ゲインデータＢも同様に、Ｈ、Ｌ、Ｍの何れかのレベルであるものとする。この場合、第２通信回路５は、第２ゲインデータＡ、Ｂのレベルの組み合わせからなる９つのデータに１対１に対応する、帰還抵抗８Ａ乃至８Ｄの抵抗値を示すデータをテーブルデータとして有する。そして、第２通信回路５は、第２ゲインデータＡ、Ｂのレベルに１対１に対応するデータを、テーブルデータから読み出す。そして、第２通信回路５は、当該データに応じた抵抗値を帰還抵抗８Ａ乃至８Ｄに設定するべく、当該抵抗値に対応したデータを第２ゲイン設定回路３１に送信する。
【００３０】
第２ゲイン設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理を施す。そして、第２ゲイン設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。
【００３１】
尚、この光ディスク信号処理回路は上述した全ての構成を集積化することが可能である。また、光ディスク信号処理回路は、上述したフォトダイオード６Ａ乃至６Ｄを除く構成にて集積化することも可能である。更に、メモリ制御回路４１とともに集積化することも可能である。
【００３２】
また、上述した光ディスク信号処理回路は、第１入力端子１３、第２入力端子１４を介してメモリ制御回路４１と接続可能であり、当該メモリ制御回路４１からの第１ゲインデータ、ＣＬＫに基づいて、第１演算増幅回路９Ａ乃至９Ｄのゲインが設定されるものとして説明しているが、これに限るものではない。例えば、外部回路と接続可能となる入力端子を光ディスク信号処理回路に設け、当該外部回路から入力される第１ゲインデータ、ＣＬＫに基づいて、第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するものとして良い。
【００３３】
＝＝第１通信回路３の詳細＝＝
図２、図３を参照しつつ、本発明に係る第１通信回路３の詳細について説明する。図２は、図１に示す第１通信回路３の詳細の一例を示すブロック図である。図３は、図２に示すラッチパルス発生回路（判別回路）１８の詳細の一例を示すブロック図である。
【００３４】
尚、本実施形態における前述した第１ゲインデータは、例えば前述した第２ゲインデータＡ、Ｂに対して第１通信回路３が誤動作することを防止するため、予めフォーマット化されたデータであるものとする。そのため、第１ゲインデータは、当該第１ゲインデータの先頭を示すヘッダ部（ヘッダデータ）と、第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するためのデータ部（第１データ）、当該ヘッダ部とデータ部及びデータ部間の区切りを示す例えば‘０’ （第２データ）から構成されるものとする。そして、第１ゲインデータは、例えば２６ビットから構成され、ヘッダ部は５ビット、各データ部は４ビットで構成されるものとする。より具体的には、ヘッダ部は、例えば‘１１１１１’から構成されるものとする。また、第１演算増幅回路９Ａのゲインを設定するためのデータ部は、‘ＡＡＡＡ’から構成されるものとする。また、第１演算増幅回路９Ｂのゲインを設定するためのデータ部は、‘ＢＢＢＢ’から構成されるものとする。また、第１演算増幅回路９Ｃのゲインを設定するためのデータ部は、‘ＣＣＣＣ’から構成されるものとする。また、第１演算増幅回路９Ｄのゲインを設定するためのデータ部は、‘ＤＤＤＤ’から構成されるものとする。つまり、第１ゲインデータは、１１１１１０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０で構成されるものとして、以下説明する。
【００３５】
第１通信回路３は、スイッチ回路１５Ａ（第１スイッチ回路）、１５Ｂ（第２スイッチ回路）、ヘッダ検出回路１６、クロックカウンタ１７、ラッチパルス発生回路１８、シフトレジスタ１９、ラッチ回路２０（出力回路）を有している。
【００３６】
スイッチ回路１５Ａ、１５Ｂは、第１通信回路３が起動するとともに、例えば当該第１通信回路３の電源電圧が印加されて開く。また、スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号によって閉じる。また、スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて、前述の電源電圧の印加にかかわらず開く。
【００３７】
ヘッダ検出回路１６は、第２入力端子１４からのＣＬＫの立下りタイミングで、第１入力端子１３からのデータを取り込む。ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を当該スイッチ回路１５Ａ、１５Ｂに送信する。また、ヘッダ検出回路１６は、クロックカウンタ１７に第２入力端子１４からのＣＬＫの立下りをカウントさせるべく、当該クロックカウンタ１７に信号を送信する。また、ヘッダ検出回路１６は、後述するタイミングでシフトレジスタ１９に‘０’が格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【００３８】
シフトレジスタ１９は、スイッチ回路１５Ａ、１５Ｂが閉じると、第１ゲインデータのヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）とＣＬＫが順次入力される。そして、シフトレジスタ１９は、ＣＬＫの例えば立下りのタイミングで、ヘッダ部以降のデータを順次格納する。
【００３９】
クロックカウンタ１７は、ヘッダ検出回路１６からの信号に基づいて、ＣＬＫの立下りをカウントする。
【００４０】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値から、前述のヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の全てのデータがシフトレジスタ１９に格納されたタイミングを検知する。その後、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されているか否かを判別する。そして、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されていると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。このため、ラッチパルス発生回路１８は、例えば、以下に示す構成を有している。以下、図３を参照しつつラッチパルス発生回路１８の一例について詳述する。ラッチパルス発生回路１８は、レジスタ２１Ｂ乃至２１Ｆ、ＡＮＤ回路２２Ａ乃至２２Ｆ、ＯＲ回路２３を有している。
【００４１】
レジスタ２１Ｂ乃至２１Ｆは、ヘッダ部以降のデータがシフトレジスタ１９に順次格納されるときの、当該ヘッダ以降のデータ中の‘０’がシフトレジスタ１９に取り込まれる順番を示すバイナリデータを保持している。つまり、レジスタ２１Ｂ乃至２１Ｆは、‘１’‘６’‘１１’‘１６’‘２１’番目を示すバイナリデータを保持している。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値と、レジスタ２１Ｂが保持する‘１’を示すバイナリデータが一致するとき、一方の論理値‘１’をＯＲ回路２３に出力する。ＯＲ回路２３は、ＡＮＤ回路２２Ａ乃至２２Ｅの出力の少なくとも１つが一方の論理値‘１’のとき、一方の論理値‘１’をＡＮＤ回路２２Ｆに出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの出力と、シフトレジスタ１９からの出力を反転したものがともに一方の論理値‘１’のとき、一方の論理値‘１’を出力する。この結果、クロックカウンタ１７のカウント値‘１’であって、このときシフトレジスタ１９に格納されたデータが‘０’であるとき、ＡＮＤ回路２２Ｆは一方の論理値‘１’を出力する。
【００４２】
また、レジスタ２１Ｃは、‘６’を示すバイナリデータを保持している。ＡＮＤ回路２２Ｂは、クロックカウンタ１７のカウント値と、レジスタ２１Ｃが保持する‘６’を示すバイナリデータが一致するとき、一方の論理値‘１’をＯＲ回路２３に出力する。ＯＲ回路２３は、ＡＮＤ回路２２Ａ乃至２２Ｅの出力の少なくとも１つが一方の論理値‘１’のとき、一方の論理値‘１’をＡＮＤ回路２２Ｆに出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの出力と、シフトレジスタ１９からの出力を反転したものがともに一方の論理値‘１’のとき、一方の論理値‘１’を出力する。この結果、クロックカウンタ１７のカウント値‘６’であって、このときシフトレジスタ１９に格納されたデータが ‘０’であるとき、ＡＮＤ回路２２Ｆは一方の論理値‘１’を出力する。
【００４３】
同様に、レジスタ２１Ｄは‘１１’を示すバイナリデータを保持し、レジスタ２１Ｅは‘１６’を示すバイナリデータを保持し、レジスタ２１Ｆは‘２１’を示すバイナリデータを保持している。そして、各レジスタ２１Ｄ乃至２１Ｆが保持するバイナリデータが示すタイミングにおいて、シフトレジスタ１９に‘０’が格納されたとき、ＡＮＤ回路２２Ｆは、一方の論理値‘１’を出力することとなる。
【００４４】
このように、ラッチパルス発生回路１８は、シフトレジスタ１９に格納されるデータが正当な第１ゲインデータであるときの、ヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の‘０’がシフトレジスタ１９に格納されるタイミングにおいて、‘０’であるか否かを判別する。この結果、シフトレジスタ１９から確実な第１ゲインデータがラッチ回路２０に送信されることとなる。そして、ラッチパルス発生回路１８は、‘１’、‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。
【００４５】
ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）をラッチし、第１ゲイン設定回路４に出力する。
【００４６】
＝＝メモリ制御回路４１の全体構成例＝＝
図７、図８を参照しつつ、メモリ制御回路４１の全体構成について説明する。図７は、メモリ制御回路４１の全体構成の一例を示すブロック図である。図８は、図７に示すアドレスカウンタ４４の詳細の一例を示すブロック図である。
【００４７】
メモリ制御回路４１は、パワーオンリセット回路４２、リングオシレータ４３、アドレスカウンタ４４、メモリアレイ４５、ステートマシン４６、カウンタ４７、センスアンプ４８、ＥＸＮＯＲ回路４９、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１、５２、ＮＡＮＤ回路８２Ａ、８２Ｂ、インバータ５３、８３Ａ、８３Ｂ、ＮＯＲ回路８４Ａ、８４Ｂ、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）５４Ａ、５４Ｂ、Ｎ型ＭＯＳＦＥＴ５５Ａ、５５Ｂ、データ設定回路６２、電源電圧端子５７、ＧＮＤ端子５８、第１出力端子５９、第２出力端子６０、Ｍｏｄｅ端子６１を有している。
【００４８】
電源電圧端子５７は、電源電圧ＶＣＣと接続される。また、ＧＮＤ端子５８は、接地される。
【００４９】
データ設定回路６２は、Ｍｏｄｅ端子６１を介して印加される電圧に応じて、メモリアレイ４５の各アドレスに対して第１ゲインデータの書き込み、読み出しを行う。尚、データ設定回路６２の詳細については後述する。
【００５０】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７に送信する。
【００５１】
リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、カウンタ４７に送信する。
【００５２】
ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動し、アドレスカウンタ４４のアドレスのカウント、第１出力端子５９からの第１ゲインデータの出力、第２出力端子６０からのＣＬＫの出力の制御を行うものである。ステートマシン４６は、パルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号を、ＡＮＤ回路５２に出力する。尚、ステートマシン４６は、センスアンプ４８が動作する期間（センスアンプ活性期間）、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力し続ける。また、ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、カウンタ４７のカウントを開始させるとともに、当該Ｖ_Ｐａｓｓ信号をトリガーに生成したローレベルをアドレスカウンタ４４、インバータ５３に出力する。そして、ステートマシン４６は、カウンタ４７のカウント値がメモリアレイ４５に記憶された第１ゲインデータが少なくとも１回送信される期間に対応するカウント値に達したと判別すると、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を、当該アドレスカウンタ４４、センスアンプ４８に送信する。尚、本実施形態におけるステートマシン４６は、カウンタ４７のカウント値が、複数回（例えば３回）第１ゲインデータが送信される期間（以下、第１ゲインデータ送信期間という）に対応するカウント値に達したと判別したとき、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を送信するものとして説明する。何故ならば、光ディスク信号処理回路とメモリ制御回路４１は、電源電圧ＶＣＣが電源電圧端子１１、５７に印加されてから正常に動作可能となるまでのタイミングが必ずしも同じタイミングであるとは限らない。そのため、より確実に光ディスク信号処理回路が第１ゲインデータ、ＣＬＫを受信するために、複数回第１ゲインデータを送信するものとして以下説明する。
【００５３】
カウンタ４７は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、カウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの例えば立下りをカウントする。尚、本実施形態においては、カウンタ４７を用いているがこれに限るものではない。例えば、リングオシレータ４３からのＣＬＫの周波数を所定分周して得られる、例えば１秒信号を計時するタイマを用いても良い。この場合、前述のステートマシン４６は、タイマの計時が、第１ゲインデータ送信期間に達したか否かを判別することとなる。
【００５４】
アドレスカウンタ４４は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、アドレスカウンタ４４は、リングオシレータ４３からのＣＬＫに基づいて、メモリアレイ４５に対しアドレスデータを送信する。また、アドレスカウンタ４４は、ステートマシン４６からのハイレベルに基づいて、センスアンプ４８の動作が安定しているか否かをＥＸＮＯＲ回路４９が判別するベリファイ動作を可能とするために、例えばメモリアレイ４５の０番地、１番地のデータを読み出すためのアドレスデータを送信する。以下、図８を参照しつつ、アドレスカウンタ４４の詳細について説明する。アドレスカウンタ４４は、メモリアレイ４５のアドレス番地を指定するアドレスデータのビット数（例えば８ビット）と同数のＴ−ＦＦ回路６３Ａ乃至６３Ｇ、当該ビット数より１少ない数のＡＮＤ回路６４Ａ乃至６４Ｆ、インバータ６５を有している。尚、Ｔ−ＦＦ回路６３Ａの出力Ａ０はアドレスデータのＬＳＢ（Least Significant Bit）を示し、Ｔ−ＦＦ回路６３Ｇからの出力Ａ７はアドレスデータのＭＳＢ（Most Significant Bit）を示すものである。
【００５５】
インバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。また、インバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。
【００５６】
ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力と、インバータ６５の出力とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力とインバータ６５の出力の少なくとも一方がローレベルのとき、ローレベルを出力する。尚、ＡＮＤ回路６４Ｂ乃至６４Ｆについても同様の動作となる。
【００５７】
Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、分周回路を構成している。詳述すると、Ｔ−ＦＦ回路６３Ａは、例えばＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにハイレベルを出力し、次のＣＬＫの立下りまでハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ａは、当該次のＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力し、次のＣＬＫの立下りまでローレベルを保持する。Ｔ−ＦＦ回路６３Ｂは、Ｔ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにハイレベルを出力する。そして、Ｔ−ＦＦ回路６３Ｂは、次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りまで、ハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ｂは、当該次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにローレベルを出力する。Ｔ−ＦＦ回路６３Ｃ乃至Ｔ−ＦＦ回路６３Ｇについても同様に、前段のＴ−ＦＦ回路６３の出力のハイレベルからローレベルへの立下りに出力を変化させる。
【００５８】
先ず、インバータ６５の出力がローレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がローレベルのとき、常にローレベルとなる。このため、Ａ１乃至Ａ７は常に‘０’となり、Ａ０のみが‘０’又は‘１’に変化する。この結果、アドレスカウンタ４４から出力されるアドレスデータは、０番地を示す００００００００又は１番地を示す０００００００１となる。そして、メモリアレイ４５からは、０番地又は１番地に記憶されたデータが交互にセンスアンプ４８に出力されることとなる。
【００５９】
次に、インバータ６５の出力がハイレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がハイレベルのとき、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力によってハイレベル又はローレベルとなる。そして、Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、前述したように分周回路を構成していることから、アドレスカウンタ４４から出力されるアドレスデータは、００００００００から順次インクリメントした出力となる。つまり、メモリアレイ４５の０番地のデータから順次センスアンプ４８に出力されることとなる。
【００６０】
メモリアレイ４５は、複数のメモリセル８１から構成され（図９参照）、例えば０番地から２５５番地までのアドレスを有し、前述した２６ビットの第１ゲインデータを構成する各データが１アドレスごとに記憶されている。尚、本実施形態においては、当該第１ゲインデータを構成する各データは、１アドレスに記憶される８ビットデータのＬＳＢとして記憶されるものとして以下説明する。メモリアレイ４５は、アドレスカウンタ４４からの８ビットのアドレスデータが指定するアドレスに記憶されたＬＳＢを、センスアンプ４８に出力する。尚、メモリアレイ４５の０番地に記憶されるデータのＬＳＢには、前述のベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘０’であるか否かを判別するために、‘０’が記憶されている。また、メモリアレイ４５の１番地に記憶されるデータのＬＳＢには、ベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘１’であるか否かを判別するために、‘１’が記憶されている。そのため、前述の第１ゲインデータは、メモリアレイ４５の２番地のアドレスから順次書き込まれ、読み出されることとなる。尚、メモリアレイ４５のメモリセル８１へのデータの書き込みについては、後述のデータ設定回路６２の詳細において詳述する。
【００６１】
センスアンプ４８は、メモリアレイ４５からのデータを増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【００６２】
ＥＸＮＯＲ回路４９は、メモリアレイ４５の０番地に記憶されたデータのＬＳＢ‘０’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの０番地を示すアドレスデータ（００００００００）のＬＳＢである‘０’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、メモリアレイ４５の１番地に記憶されたデータのＬＳＢ‘１’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの１番地を示すアドレスデータ（０００００００１）のＬＳＢである‘１’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘０’を増幅したセンスアンプ４８の出力が、‘０’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘１’を増幅したセンスアンプ４８の出力が、‘１’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。
【００６３】
尚、本実施形態によれば、センスアンプ４８の動作が不安定なとき（例えば、電源電圧が安定するまでの過渡期）、ＥＸＮＯＲ回路４９はローレベルを出力するものとして説明いるが、これに限るものではない。例えば、センスアンプ４８の動作が安定したとき、アドレスカウンタ４４の指定に基づいてメモリアレイ４５の０番地から出力される‘０’、又は１番地から出力される‘１’が正しい‘０’又は‘１’ではないときもＥＸＮＯＲ回路４９はローレベルを出力することとなる。つまり、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が０番地を指定したとき、メモリアレイ４５の０番地から正しい‘０’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。また、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が１番地を指定したとき、メモリアレイ４５の１番地から正しい‘１’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。この結果、後述する出力端子５９からより正確な第１ゲインデータが出力されることとなる。
【００６４】
また、本実施形態によれば、ベリファイ動作を可能とするためにメモリアレイ４５の０番地及び１番地を用いているが、これに限るものではない。例えば、メモリ制御回路４１を１チップに集積化するときの当該チップ内におけるメモリアレイ４５の配置エリア内において、０番地及び１番地（上位アドレス）が一方側のエリアに隣接して配置され、下位アドレス（例えば、２５５番地）が他方側のエリアに配置され、中位アドレス（例えば、１２８番地）が上位アドレスと下位アドレスの中間に配置されるものとする。この場合、上位、中位、下位アドレスをベリファイ動作のために用いることによって、メモリアレイ４５の配置エリア内においてバランスのとれたアドレスからの出力が正しいか否かを判別することが可能となる。この結果、メモリアレイ４５が正しい出力をしているか否かを判別するＥＸＮＯＲ回路４９の出力結果の信憑性が高くなり、より正確な第１ゲインデータを第１出力端子５９から出力することが可能となる。
【００６５】
Ｄ−ＦＦ回路５０は、例えばＣＬＫの立下りのタイミングでＥＸＮＯＲ回路４９からの出力を保持し、保持するＥＸＮＯＲ回路４９の出力を、次のＣＬＫの立下りまでＡＮＤ回路５１に出力する。また、ＥＸＮＯＲ回路４９の出力は、ＡＮＤ回路５１の入力にもなっており、当該ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力とＥＸＮＯＲ回路４９の出力の少なくとも一方がローレベルのとき、ローレベルのＶ_Ｐａｓｓ信号を出力する。尚、前述したようにＤ−ＦＦ回路５０は、ＣＬＫの立下りから次の立下りのタイミングまでＥＸＮＯＲ回路４９の出力を保持するため、ＡＮＤ回路５１にて比較されるＤ−ＦＦ回路５０の出力は、ＥＸＮＯＲ回路４９の出力の１ＣＬＫ遅れたタイミングの当該ＥＸＮＯＲ回路４９の出力となる。つまり、ＥＸＮＯＲ回路４９からの出力が２回以上連続してハイレベルとなったときのみ、ＡＮＤ回路５１は、ハイレベルを出力することとなる。
【００６６】
インバータ５３は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路５２に出力する。また、インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。
【００６７】
ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号の少なくとも一方がローレベルのとき、ローレベルを出力する。
【００６８】
ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力と、ＡＮＤ回路５２の出力とがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力とＡＮＤ回路５２の出力の少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにハイレベルを出力する。
【００６９】
Ｐ型ＭＯＳＦＥＴ５４Ａのソースは基準電圧ＶＲ５と接続され、ドレインは第１出力端子５９と接続される。Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにローレベルが印加されるとＯＮし、第１出力端子５９はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにハイレベルが印加されるとＯＦＦする。
【００７０】
インバータ８３Ａは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ａに出力する。また、インバータ８３Ａは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。
【００７１】
ＮＯＲ回路８４Ａは、センスアンプ４８の出力と、インバータ８３Ａの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ａは、センスアンプ４８の出力とインバータ８３Ａの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにローレベルを出力する。
【００７２】
Ｎ型ＭＯＳＦＥＴ５５Ａのドレインは、第１出力端子５９と接続し、ソースは接地している。Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにハイレベルが印加されるとＯＮとなり、第１出力端子５９はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにローレベルが印加されるとＯＦＦする。
【００７３】
そして、このＮ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４ＡのＯＮ動作によって、メモリアレイ４５の各アドレスに記憶された第１ゲインデータが、第１出力端子５９を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４Ａは常にＯＦＦとなり、第１出力端子５９は、Ｈｉ−ｚとなる。
【００７４】
ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３のＣＬＫがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３からのＣＬＫの少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂゲートにハイレベルを出力する。
【００７５】
Ｐ型ＭＯＳＦＥＴ５４Ｂのソースは基準電圧ＶＲ６と接続し、ドレインは第２出力端子６０と接続している。Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにローレベルが印加されるとＯＮし、第２出力端子６０はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにハイレベルが印加されるとＯＦＦする。
【００７６】
インバータ８３Ｂは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ｂに出力する。また、インバータ８３Ｂは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。
【００７７】
ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫと、インバータ８３Ｂの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫとインバータ８３Ｂの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにローレベルを出力する。
【００７８】
Ｎ型ＭＯＳＦＥＴ５５Ｂのドレインは、第２出力端子６０と接続し、ソースは接地している。Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにハイレベルが印加されるとＯＮとなり、第２出力端子６０はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにローレベルが印加されるとＯＦＦする。
【００７９】
そして、このＮ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４ＢのＯＮ動作によって、リングオシレータ４３からのＣＬＫが、第２出力端子６０を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４Ｂは常にＯＦＦとなり、第２出力端子６０は、Ｈｉ−ｚとなる。
【００８０】
尚、本実施形態におけるメモリ制御回路４１は、光ディスク信号処理回路に第１ゲインデータ、ＣＬＫを送信すべく設けられているが、これはメモリ制御回路４１の適用の一例であり、相手側が光ディスク信号処理回路に限るものではない。また、上述したメモリアレイ４５は、データを紫外線消去することによりデータを繰り返し書き込み読み出しできるＥＰＲＯＭ（Erasable Programmable Read Only Memory）、データを電気消去することによりデータを繰り返し書き込み読み出しできるＥＥＰＲＯＭ（Electronically Erasable Programmable Read Only Memory、フラッシュＲＯＭを含む）等の不揮発性記憶素子で構成される。
【００８１】
＝＝データ設定回路６２の詳細＝＝
図７、図９、図１０を参照しつつ、前述のデータ設定回路６２の詳細について説明する。図９は、図７に示すデータ設定回路６２の詳細の一例を示すブロック図である。図１０は、図７に示すメモリアレイ４５への第１ゲインデータの書き込み又は読み出しを行うための外部装置３０とメモリ制御回路４１の接続を示す図である。
【００８２】
データ設定回路６２は、高電圧検出回路６６、レベルシフト回路６７、Ｍｏｄｅ切替回路６８、内部電圧切替回路６９、インバータ７０Ａ、７０Ｂを有している。
【００８３】
データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５にデータを書き込むための電圧（例えば１２Ｖ）が印加される。また、データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５のデータを当該外部装置３０に読み出すための電圧（例えば５Ｖ）が印加される。尚、メモリアレイ４５に対して書き込み又は読み出しの処理を行わない場合、外部装置３０からの電圧が印加されないため、Ｍｏｄｅ端子６１は０Ｖとなる。
【００８４】
高電圧検出回路６６は、Ｍｏｄｅ端子６１に１２Ｖが印加されたことを検出し、他の回路構成を介して、メモリアレイ４５に第１ゲインデータを書き込むためのＷｒｉｔｅ信号、及びメモリセル８１への書き込み動作に必要な電圧を印加させるための制御を行う回路である。高電圧検出回路６６は、Ｎ型ＭＯＳＦＥＴ７１Ａ乃至７１Ｄ、Ｐ型ＭＯＳＦＥＴ７２、抵抗７３、インバータ７４Ａ、７４Ｂを有している。
【００８５】
Ｎ型ＭＯＳＦＥＴ７１ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｂのゲートはドレインと接続され、ソースはＰ型ＭＯＳＦＥＴ７２のソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続される。Ｐ型ＭＯＳＦＥＴ７２のゲートは基準電圧ＶＲ７と接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続され、ドレインは抵抗７３及びインバータ７４Ａの入力と接続される。抵抗７３は、一端がＰ型ＭＯＳＦＥＴ７２のドレイン及びインバータ７４Ａの入力と接続され、他端がＮ型ＭＯＳＦＥＴ７１Ｃのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｃのゲートは基準電圧ＶＲ８と接続され、ドレインは抵抗７３と接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７１Ｄのゲートは基準電圧ＶＲ９Ａと接続され、ドレインは基準電圧ＶＲ９Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース、Ｐ型ＭＯＳＦＥＴ７２のソースと接続される。
【００８６】
Ｍｏｄｅ端子６１に高電圧である１２Ｖが印加されていない場合、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２のゲートの基準電圧ＶＲ７＋当該Ｐ型ＭＯＳＦＥＴ７２の閾値電圧（以下、Ｐ型ＭＯＳＦＥＴの閾値電圧をＶｔｐという）より低い電圧レベルとなり、Ｐ型ＭＯＳＦＥＴ７２はＯＦＦとなる。また、Ｎ型ＭＯＳＦＥＴ７１Ｃは常時ＯＮであるため、ＮＯＤＥ_Ｔの電圧レベルは、略ＶＳＳ（略接地レベル）となる。つまり、インバータ７４Ａにローレベルが入力されることとなる。
【００８７】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧（以下、Ｎ型ＭＯＳＦＥＴの閾値電圧をＶｔｎという）を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。つまり、インバータ７４Ａにハイレベルが入力されることとなる。
【００８８】
尚、Ｎ型ＭＯＳＦＥＴ７１Ｄは、Ｍｏｄｅ端子６１に１２Ｖが印加されていない状態において、Ｐ型ＭＯＳＦＥＴ７２のバックゲート（バルク）がフローティングレベルとなることを防止し、高電圧検出回路６６の回路動作を安定化させるべく設けられている。詳述すると、Ｐ型ＭＯＳＦＥＴ７２のバックゲートは、ゲートの基準電圧ＶＲ７以上の電圧がソース、ドレインに印加されたとき当該Ｐ型ＭＯＳＦＥＴ７２がトランジスタとして機能を果たすように、ＮＯＤＥ_Ｓに接続される。しかしながら、Ｍｏｄｅ端子６１に１２Ｖが印加されていないとき、ＮＯＤＥ_Ｓの電圧レベルはフローティングレベルとなる。従って、Ｐ型ＭＯＳＦＥＴ７２のバックゲートもフローティングレベルとなり、高電圧検出回路６６が正常に回路動作しない可能性がある。そこで、Ｎ型ＭＯＳＦＥＴ７１Ｄは、ＮＯＤＥ_Ｓの電圧レベルがフローティングレベルとならない最低限の電圧レベル（Ｎ型ＭＯＳＦＥＴ７１Ｄのドレインの基準電圧ＶＲ９Ｂ−当該Ｎ型ＭＯＳＦＥＴ７１Ｄの閾値電圧Ｖｔｎ）を、当該ＮＯＤＥ_Ｓに印加させている。尚、Ｍｏｄｅ端子６１に１２Ｖが印加される状態においては、Ｎ型ＭＯＳＦＥＴ７１Ｄはカットオフとなり、高電圧検出回路６６による１２Ｖの検出には、影響を及ぼさない。
【００８９】
インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがローレベルのとき、ローレベルを反転したハイレベルをインバータ７４Ｂに出力する。また、インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがハイレベルのとき、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。インバータ７４Ｂは、インバータ７４Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７４Ｂは、インバータ７４Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【００９０】
インバータ７０Ａは、Ｍｏｄｅ端子６１に５Ｖ又は１２Ｖが印加されると、インバータ７０Ｂにローレベルを出力する。また、インバータ７０Ａは、Ｍｏｄｅ端子６１が０Ｖになると、インバータ７０Ｂにハイレベルを出力する。インバータ７０Ｂは、インバータ７０Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７０Ｂは、インバータ７０Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。
【００９１】
Ｍｏｄｅ切替回路６８は、高電圧検出回路６６及びインバータ７０Ｂの出力に基づいて、メモリアレイ４５にハイレベルのＷｒｉｔｅ信号、又はメモリアレイ４５からデータを読み出すためのハイレベルのＲｅａｄ信号、メモリアレイ４５に対して動作を行わないためのハイレベルのＳｔａｎｄｂｙ信号を送信するために設けられている。Ｍｏｄｅ切替回路６８は、インバータ７５Ａ、７５Ｂ、ＮＯＲ回路７６Ａ乃至７６Ｃを有している。
【００９２】
インバータ７５Ａは、インバータ７４Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａに出力する。また、インバータ７５Ａは、インバータ７４Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａに出力する。インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。
【００９３】
ＮＯＲ回路７６Ａは、インバータ７５Ａの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５、レベルシフト回路６７にハイレベルのＷｒｉｔｅ信号を出力する。また、ＮＯＲ回路７６Ａは、インバータ７５Ａの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５、レベルシフト回路６７にローレベルのＷｒｉｔｅ信号を出力する。
【００９４】
ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＲｅａｄ信号を出力する。また、ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＲｅａｄ信号を出力する。
【００９５】
ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力と、インバータ７０Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＳｔａｎｄｂｙ信号を出力する。また、ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力とインバータ７０Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＳｔａｎｄｂｙ信号を出力する。
【００９６】
レベルシフト回路６７は、内部電圧切替回路６９を介してメモリアレイ４５に印加される電圧を制御するために設けられている。レベルシフト回路６７は、Ｎ型ＭＯＳＦＥＴ７７Ａ乃至７７Ｆ、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂ、インバータ７９を有している。
【００９７】
Ｎ型ＭＯＳＦＥＴ７７ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｂのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｂのゲートは基準電圧ＶＲ１０Ａと接続され、ドレインは基準電圧ＶＲ１０Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ａのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。
【００９８】
Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｄのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続される。Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｃのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続される。
【００９９】
Ｎ型ＭＯＳＦＥＴ７７Ｃのゲートは基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ｂのゲート、Ｐ型ＭＯＳＦＥＴ７８Ａのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｅのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａの出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのソースと接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７７ＤのゲートはＮ型ＭＯＳＦＥＴ７７Ｃのゲートともに基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ａのゲート、Ｐ型ＭＯＳＦＥＴ７８Ｂのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｆのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートは、インバータ７９の出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのソースと接続され、ソースは接地される。
【０１００】
インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。また、インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。尚、Ｎ型ＭＯＳＦＥＴ７７Ｂは、前述の高電圧検出回路６６におけるＮ型ＭＯＳＦＥＴ７１Ｄと同様の理由で、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのバックゲートがフローティングレベルとなることを防止するために設けられているものである。
【０１０１】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＲ回路７６ＡからのハイレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＦＦする。また、ＮＯＲ回路７６Ａからの当該Ｗｒｉｔｅ信号がＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、Ｎ型ＭＯＳＦＥＴ７７ＥはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＥがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＣはＯＮとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＢはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなり、当該電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１０２】
Ｍｏｄｅ端子６１に５Ｖが印加されると、ＮＯＲ回路７６ＡからのローレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。ＮＯＲ回路７６ＡからのローレベルがＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、当該Ｎ型ＭＯＳＦＥＴ７７ＥはＯＦＦする。また、インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＦがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＤはＯＮする。この結果、Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＡはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、５ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧５Ｖ−Ｖｔｎとなる。そして、当該電圧５Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。或いは、Ｍｏｄｅ端子６１に０Ｖが印加されると、ＮＯＲ回路７６Ａからのローレベルによって同様に動作し、ＮＯＤＥ_Ｃの電圧レベルは、Ｎ型ＭＯＳＦＥＴ７７Ｂからの電圧レベル（基準電圧ＶＲ１０Ｂ）から当該Ｎ型ＭＯＳＦＥＴ７７Ｂの閾値電圧Ｖｔｎを減じた電圧ＶＲ１０Ｂ−Ｖｔｎとなる。そして、当該ＶＲ１０Ｂ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。
【０１０３】
内部電圧切替回路６９は、Ｐ型ＭＯＳＦＥＴ８０Ａ、８０Ｂを有している。
【０１０４】
Ｐ型ＭＯＳＦＥＴ８０Ａは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔと接続され、ソースが基準電圧ＶＣＣ（例えば、５Ｖ）と接続され、ドレインがメモリアレイ４５と接続される。また、Ｐ型ＭＯＳＦＥＴ８０Ｂは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌと接続され、ソースがＭｏｄｅ端子６１と接続され、ドレインがメモリアレイ４５と接続される。
【０１０５】
Ｐ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧５Ｖ−Ｖｔｎ（又はＶＲ１０Ｂ−Ｖｔｎ）がゲートに印加されるとＯＮし、ソースの基準電圧ＶＣＣをメモリアレイ４５に印加させる。Ｐ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧１２Ｖ−Ｖｔｎが印加されるとＯＮし、Ｍｏｄｅ端子６１に印加された１２Ｖをメモリアレイ４５に印加させる。尚、本実施形態においては、Ｐ型ＭＯＳＦＥＴ８０ＡがＯＮするとき、つまりＭｏｄｅ端子６１に５Ｖが印加されるとき、当該Ｐ型ＭＯＳＦＥＴ８０Ａのソース側に接続された基準電圧ＶＣＣ（５Ｖ）がメモリアレイ４５に出力されるような回路構成としているが、これに限るものではない。例えば、Ｍｏｄｅ端子６１に１２Ｖが印加される場合と同様に、当該Ｍｏｄｅ端子６１に印加される５Ｖがメモリアレイ４５に出力されるような回路構成としても良い。
【０１０６】
この結果、メモリアレイ４５は、Ｍｏｄｅ端子６１に１２Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＷｒｉｔｅ信号が送信され、内部電圧切替回路６９からの１２Ｖが印加される。つまり、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１に５Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＲｅａｄ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、内部電圧切替回路６９からのＶＣＣによって、メモリセル８１からのデータの読み出しが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１が０Ｖのとき、Ｍｏｄｅ切替回路６８からハイレベルのＳｔａｎｄｂｙ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、メモリセル８１に対してデータの書き込み、読み出しが行われないこととなる。
【０１０７】
＝＝メモリ制御回路４１への第１ゲインデータの書き込み＝＝
図１、図５、図９、図１０を参照しつつ、メモリ制御回路４１への第１ゲインデータの書き込みについて説明する。尚、光ディスクからの反射光は、４分割光検出器８５の受光面Ａ乃至Ｄに対し、本来、図５（ａ）に示すように均等に照射されるべきである。しかしながら、４分割光検出器８５の組立工程における取付誤差、経時変化等により、例えば図５（ｂ）に示すように不均等に照射される可能性がある。そこで、本実施形態では、反射光が図５（ｂ）のように照射する場合における、第２演算増幅回路７Ａ乃至７Ｄの出力を、当該反射光が図５（ａ）（図５（ｂ）破線）のように照射されたときの出力に等価とする、第１ゲインデータのメモリ制御回路４１への書き込みについて説明する。つまり、図５（ｂ）に示すように不均等に照射される４分割光検出器８５の受光面Ａ乃至Ｄを、機械的又は手作業等で図５（ａ）に示すように均等に照射する位置に補正することなく、見かけ上図５（ｂ）破線に示すように均等に照射されていることと等価とする第１ゲインデータを、メモリ制御回路４１に対して書き込むものである。
【０１０８】
そのために、例えば図１０に示すように外部装置３０を光ディスク信号処理回路に接続し、当該外部装置３０にて以下の検出、算出等を行う。先ず、第２演算増幅回路７Ａ乃至７Ｄの全てのゲインを所定値に設定する。つまり、帰還抵抗８Ａ乃至８Ｄの抵抗値を、全て同じ抵抗値とする。次に、第１演算増幅回路９Ａ乃至９Ｄのゲインを例えば±０ｄＢとし、反射光が４分割光検出器８５の受光面Ａ乃至Ｄに図５（ｂ）に示すように照射するときの当該第１演算増幅回路９Ａ乃至９Ｄの出力を検出する。そして、第１演算増幅回路９Ａ乃至９Ｄの各出力を示すデータと、予め算出された反射光が図５（ａ）に示すように照射するときの第１演算増幅回路９Ａ乃至９Ｄの各出力を示すテーブルデータとの差を算出する。そして、算出された各差に基づいて、第１演算増幅回路９Ａ乃至９Ｄそれぞれに設定すべきゲインを求める。そして、当該ゲインに対応した設定データから第１ゲインデータを定める。
【０１０９】
例えば、４分割光検出器８５の受光面Ａにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、＋１ｄＢのゲインを第１演算増幅回路９Ａのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｂにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、−３ｄＢのゲインを第１演算増幅回路９Ｂのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｃにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、±０ｄＢのゲインを第１演算増幅回路９Ｃのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｄにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、＋２ｄＢのゲインを第１演算増幅回路９Ｄのゲインとして設定しなければならないものとする。尚、反射光に対する４分割光検出器８５の受光面Ａ乃至Ｄのずれが生じていない場合（図５（ａ）、（ｂ）破線）においては、第１演算増幅回路９Ａ乃至９Ｄのゲインに対して±０ｄＢが設定されることとなる。
【０１１０】
更に、第１ゲインデータのうちの第１演算増幅回路９Ａのゲインを設定するためのデータ部‘ＡＡＡＡ’は、ゲイン＋１ｄＢを４ビットで表した、例えば０００１となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｂのゲインを設定するためのデータ部‘ＢＢＢＢ’は、ゲイン−３ｄＢを４ビットで表した、例えば１０１１となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｃのゲインを設定するためのデータ部‘ＣＣＣＣ’は、ゲイン±０ｄＢを４ビットで表した、例えば００００となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｄのゲインを設定するためのデータ部‘ＤＤＤＤ’は、ゲイン＋２ｄＢを４ビットで表した、例えば００１０となるものとする。この結果、ヘッダ部、当該ヘッダ部及びデータ部の区切りを示す‘０’を付加した第１ゲインデータは、１１１１１００００１０１０１１００００００００１００に定まる。
【０１１１】
第１ゲインデータを算出した外部装置３０は、当該第１ゲインデータをメモリ制御回路４１に書き込むべく、１２Ｖの電圧をＭｏｄｅ端子６１に印加させる。Ｍｏｄｅ端子６１に印加された１２Ｖは、データ設定回路６２の高電圧検出回路６６、インバータ７０Ａ、レベルシフト回路６７、内部電圧切替回路６９に印加される。
【０１１２】
このため、高電圧検出回路６６のＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。この結果、ＮＯＤＥ_Ｔの電圧レベルがハイレベルとなり、インバータ７４Ａにハイレベルが入力される。インバータ７４Ａは、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。また、インバータ７４Ｂは、ローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【０１１３】
インバータ７０Ａは、１２Ｖのハイレベルを反転したローレベルをインバータ７０Ｂに出力する。また、インバータ７０Ｂは、ローレベルを反転したハイレベルをＭｏｄｅ切替回路６８に出力する。
【０１１４】
Ｍｏｄｅ切替回路６８のインバータ７５Ａは、高電圧検出回路６６からのハイレベルを反転したローレベルをＮＯＲ回路７６Ａに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。ＮＯＲ回路７６Ａは、インバータ７５Ａ、７５Ｂの出力がともにローレベルであるため、メモリアレイ４５及びレベルシフト回路６７に対し、ハイレベルのＷｒｉｔｅ信号を出力する。
【０１１５】
レベルシフト回路６７のＮ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａのハイレベルが印加されることによってＯＮする。この結果、レベルシフト回路６７からの内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌは、接地レベルＶＳＳとなる。また、Ｐ型ＭＯＳＦＥＴ７８Ｂは、ＯＮする。そして、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂを介した電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１１６】
内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧ＶＳＳが印加されるとＯＮする。また、内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧１２Ｖ−Ｖｔｐが印加されることでＯＦＦする。これにより、Ｍｏｄｅ端子６１に印加された１２Ｖがメモリアレイ４５に印加される。
【０１１７】
この結果、メモリアレイ４５には、Ｍｏｄｅ切替回路６８からのハイレベルのＷｒｉｔｅ信号が送信されるとともに、内部電圧切替回路６９からの１２Ｖが印加される。この結果、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが順次行われる。つまり、メモリアレイ４５に対して第１ゲインデータが記憶されることとなる。尚、前述のベリファイ動作のため、メモリアレイ４５の０番地のアドレスにはＬＳＢが‘０’であるデータが記憶され、１番地のアドレスにはＬＳＢが‘１’であるデータが記憶されるものとする。また、２番地以降の各アドレスには、第１ゲインデータ（１１１１１００００１０１０１１００００００００１００）を構成する各データが順次、２番地以降の１アドレスごとに記憶されるものする。この結果、第１ゲインデータは、メモリアレイ４５の２番地乃至２７番地のアドレスに記憶されることとなる。更に、前述の第１ゲインデータ送信期間において、第１ゲインデータを例えば３回メモリ制御回路４１から光ディスク信号処理回路に送信するために、２８番地乃至５３番地のアドレスと、５４番地乃至７９番地のアドレスにも同様に第１ゲインデータが記録されるものとする。
【０１１８】
＝＝メモリ制御回路４１のベリファイ動作＝＝
図７、図８、図１１を参照しつつ、メモリ制御回路４１のベリファイ動作について説明する。図１１は、メモリ制御回路４１の動作の一例を示すタイミングチャートである。
【０１１９】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７に送信する。リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、カウンタ４７に送信する。ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する（ｔ１０）。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力する。
【０１２０】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。このため、ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、常にローレベルとなり、Ａ１乃至Ａ７は常に‘０’となる。Ｔ−ＦＦ回路６３Ａは、リングオシレータ４３からのＣＬＫの立下りのタイミングまでローレベルを保持し、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の０番地のアドレスを示す００００００００となる。そして、メモリアレイ４５の０番地のアドレスに記憶された‘０’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘０’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１１）。
【０１２１】
ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ａのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＦＦとなる。また、インバータ８３Ａは、ＡＮＤ回路５１からのローレベルを反転したハイレベルを、ＮＯＲ回路８４Ａに出力する。ＮＯＲ回路８４Ａは、インバータ８３Ａからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ａのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＦＦとなる。従って、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなる。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ｂのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＦＦとなる。また、インバータ８３Ｂは、ＡＮＤ回路５１のローレベルを反転したハイレベルを、ＮＯＲ回路８４Ｂに出力する。ＮＯＲ回路８４Ｂは、インバータ８３Ｂからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ｂのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＦＦとなる。従って、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。
【０１２２】
次に、Ｔ−ＦＦ回路６３Ａは、ＣＬＫの立下りのタイミングで、ハイレベルをＡ０及びＴ−ＦＦ回路６３Ｂに出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の１番地のアドレスを示す０００００００１となる。この結果、メモリアレイ４５の１番地のアドレスに記憶された‘１’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘１’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１２）。ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、前述したように後段の回路が動作することによって、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなり、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。そして、再びアドレスカウンタ４４から、メモリアレイ４５の０番地のアドレスを示す００００００００が出力され、前述の動作が繰り返されることとなる。
【０１２３】
ＥＸＮＯＲ回路４９は、例えばセンスアンプ４８にて増幅した‘０’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１３）。Ｄ−ＦＦ回路５０は、ＥＸＮＯＲ回路４９がハイレベルを出力するまでのローレベルを保持し、ＣＬＫの立下りのタイミングまでローレベルをＡＮＤ回路５１に出力する。つまり、ＡＮＤ回路５１には、ＥＸＮＯＲ回路４９からのハイレベルと、Ｄ−ＦＦ回路５０からのローレベルが入力される。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、Ｄ−ＦＦ回路５０は、ＣＬＫの立下りのタイミングで、前述のＥＸＮＯＲ回路４９からのハイレベルを保持し、ＡＮＤ回路５１に出力する。
【０１２４】
ＥＸＮＯＲ回路４９は、センスアンプ４８にて増幅した‘１’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１４）。ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力と、ＥＸＮＯＲ回路４９の出力がともにハイレベルであるため、ハイレベルのＶ_Ｐａｓｓ信号を出力する。ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、アドレスカウンタ４４、インバータ５３にローレベルを出力する。インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。この結果、ＡＮＤ回路５２の出力はハイレベルとなり（ｔ１４）、当該ハイレベルをｔ１４乃至ｔ１６間出力し続ける。
【０１２５】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。この結果、ＡＮＤ回路６４Ａ乃至６４Ｆは、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力に応じた出力をする。つまり、アドレスカウンタ４４は、メモリアレイ４５の２番地以降を示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力することとなる。この結果、ＥＸＮＯＲ回路４９において、センスアンプ４８の動作が安定しているか否かを判別するためのベリファイ動作が終了することとなる。
【０１２６】
＝＝メモリ制御回路４１の第１ゲインデータ、ＣＬＫの出力＝＝
図６、図７、図１１を参照しつつ、メモリ制御回路４１の第１ゲインデータ、ＣＬＫの出力について説明する。尚、本実施形態においては、図６に示すようにメモリ制御回路４１と光ディスク信号処理回路は接続可能であり、メモリ制御回路４１から第１出力端子５９を介して第１ゲインデータが、第２出力端子６０を介してＣＬＫが出力されるものとして説明する。
【０１２７】
ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、カウンタ４７のカウントを開始させるための信号を当該カウンタ４７に送信する。カウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの立下りをカウントする。そして、ステートマシン４６は、カウンタ４７のカウント値が第１ゲインデータ送信期間に対応するカウント値に達したか否かを判別する。
【０１２８】
先ず、第１出力端子５９からの第１ゲインデータの出力について説明する。
アドレスカウンタ４４は、前述したベリファイ動作が終了すると、例えばメモリアレイ４５の２番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の２番地のアドレスに記憶された、第１ゲインデータの先頭である‘１’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘１’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１５）。尚、ＥＸＮＯＲ回路４９は、ベリファイ動作においてセンスアンプ４８の動作が安定していることから、常にハイレベルを出力するため、以下説明を省略する。また、この結果、ＡＮＤ回路５１は、ハイレベルのＶ_ＰＡＳＳ信号を出力するため、以下説明を省略する。
【０１２９】
ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１の出力と、センスアンプ４８の出力である‘１’がともにハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ａのソースと接続された基準電圧ＶＲ５であるハイレベルが、第１出力端子５９に印加されて出力される（ｔ１５）。そして、メモリアレイ４５の３番地乃至６番地（２番地を含めてヘッダ部が記憶された番地）のアドレスに記憶された‘１’に対しても同様の動作となり、第１出力端子５９からハイレベルが出力されることとなる。
【０１３０】
アドレスカウンタ４４は、メモリアレイ４５の７番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の７番地のアドレスに記憶された、第１ゲインデータのヘッダ部とデータ部の区切りを示す‘０’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘０’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【０１３１】
インバータ８３Ａは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。そして、ＮＯＲ回路８４Ａは、インバータ８３Ａの出力と、センスアンプ４８の出力である‘０’がともにローレベルであるため、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ａのソースが接地されていることから、第１出力端子５９はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、センスアンプ４８の出力によってＰ型ＭＯＳＦＥＴ５４Ａ又はＮ型ＭＯＳＦＥＴ５５ＡがＯＮし、当該センスアンプ４８の出力に１対１に対応したデータが第１出力端子５９から出力される（ｔ１５以降）。つまり、メモリアレイ４５に記憶された第１ゲインデータ（１１１１１００００１０１０１１００００００００１００）が順次第１出力端子５９から出力されることとなる。
【０１３２】
次に、第２出力端子６０からのＣＬＫの出力について説明する。ＮＡＮＤ回路８２Ｂは、リングオシレータ４３からのＣＬＫがハイレベルのとき、ＡＮＤ回路５１の出力がハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ｂのソースと接続された基準電圧ＶＲ６であるハイレベルが、第２出力端子６０に印加されて出力される。また、インバータ８３Ｂは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。そして、ＮＯＲ回路８４Ｂは、リングオシレータ４３からのＣＬＫがローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ｂのソースが接地されていることから、第２出力端子６０はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、リングオシレータ４３からのＣＬＫのレベルによってＰ型ＭＯＳＦＥＴ５４Ｂ又はＮ型ＭＯＳＦＥＴ５５ＢがＯＮし、当該ＣＬＫに１対１に対応したＣＬＫが第２出力端子６０から出力される（ｔ１４以降）。
【０１３３】
ステートマシン４６は、カウンタ４７のカウント値が第１ゲインデータ送信期間に対応するカウント値に達したと判別すると（つまり、第１ゲインデータが第１出力端子５９から３回出力されると）、アドレスカウンタ４４、センスアンプ４８、第１出力端子５９及び第２出力端子６０の出力を制御するためのＡＮＤ回路５２に対し、動作を停止するためのローレベルの信号を出力する（ｔ１６）。この結果、前述したように第１出力端子５９、第２出力端子６０はＨｉ−ｚとなる。
【０１３４】
＝＝光ディスク信号処理回路の動作＝＝
図１乃至図３、図５、図６、図１２を参照しつつ、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路の動作について説明する。図１２は、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路の動作の一例を示すタイミングチャートである。
【０１３５】
先ず、メモリ制御回路４１から出力される第１ゲインデータ、ＣＬＫに対する光ディスク信号処理回路の動作について説明する。
【０１３６】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、第１ゲイン設定回路４を起動するためのパルスを、当該第１通信回路３、第１ゲイン設定回路４に送信する（ｔ０）。第１ゲイン設定回路４は、パワーオンリセット回路２からのパルスに基づいて起動し、第１演算増幅回路９Ａ乃至９Ｄのゲインを±０ｄＢとすべく、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値をゼロ（短絡）とする（ｔ１）。
【０１３７】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。そして、第１通信回路３のスイッチ回路１５Ａ、１５Ｂは、当該第１通信回路３の電源電圧が印加されて開く。ヘッダ検出回路１６は、第２入力端子１４を介して入力されるＣＬＫの立下りのタイミングで、第１入力端子１３を介して入力される第１ゲインデータを取り込む（ｔ２以降）。そして、ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと（ｔ２ｔ３間）、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を、当該スイッチ回路１５Ａ、１５Ｂに送信する。スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号に基づいて閉じる。これによって、第１ゲインデータのヘッダ部以降のデータ（００００１０１０１１００００００００１００）が、ＣＬＫの立下りのタイミングで、順次シフトレジスタ１９に格納されることとなる（ｔ３以降）。
【０１３８】
また、ヘッダ検出回路１６は、クロックカウンタ１７にＣＬＫをカウントさせるための信号を、当該クロックカウンタ１７に送信する。クロックカウンタ１７は、当該信号に基づいて、ＣＬＫの立下りをカウントする。また、ヘッダ検出回路１６は、データ部の区切りを示す‘０’が所定のタイミングでシフトレジスタ１９に格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【０１３９】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値に基づく所定のタイミングで、シフトレジスタ１９に ‘０’（データ部の区切りを示す‘０’）が格納されたか否かを判別する。図３を参照しつつ詳述すると、先ず、ヘッダ部以降のデータの‘１’番目のデータ‘０’がシフトレジスタ１９に格納される。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値‘１’と、レジスタ２１Ｂに保持されている‘１’を示すバイナリデータが一致すると判別し、一方の論理値‘１’をＯＲ回路２３に出力する。そして、ＯＲ回路２３は、一方の論理値‘１’を出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの一方の論理値‘１’と、シフトレジスタ１９に格納された‘０’を反転した‘１’とが一致すると判別し、一方の論理値‘１’を出力する。そして、ヘッダ部以降のデータの‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときについても同様に、シフトレジスタ１９に‘０’が格納されたか否かを判別されることとなる。そして、ラッチパルス発生回路１８は、‘１’‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。この結果、第１ゲインデータのヘッダ部以降のデータが全てシフトレジスタ１９に格納されたこととなる（ｔ４）。
【０１４０】
スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて開く。この結果、第１ゲインデータ以降のデータ、ＣＬＫが第１通信回路３に入力されなくなる。ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータをラッチし、第１ゲイン設定回路４に出力する。
【０１４１】
第１ゲイン設定回路４は、第１通信回路３からのヘッダ部以降のデータに対してデコード処理を施して、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を算出する。つまり、第１ゲイン設定回路４は、第１演算増幅回路９Ａに設定すべきゲイン（＋１ｄＢ）のためのデータ部（０００１）に基づいて、ゲイン設定抵抗１０Ａに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｂに設定すべきゲイン（−３ｄＢ）のためのデータ部（１０１１）に基づいて、ゲイン設定抵抗１０Ｂに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｃに設定すべきゲイン（±０ｄＢ）のためのデータ部（００００）に基づいて、ゲイン設定抵抗１０Ｃに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｄに設定すべきゲイン（＋２ｄＢ）のためのデータ部（００１０）に基づいて、ゲイン設定抵抗１０Ｄに設定すべき当該ゲインに対応した抵抗値を算出する。そして、第１ゲイン設定回路４は、算出した抵抗値に対応する信号を、ゲイン設定抵抗１０Ａ乃至１０Ｄにそれぞれに送信する。
【０１４２】
ゲイン設定抵抗１０Ａは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ａ１、入力抵抗１０Ａ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ａのゲインは、＋１ｄＢとなる。また、ゲイン設定抵抗１０Ｂは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｂ１、入力抵抗１０Ｂ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｂのゲインは、−３ｄＢとなる。また、ゲイン設定抵抗１０Ｃは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｃ１、入力抵抗１０Ｃ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｃのゲインは、±０ｄＢとなる。また、ゲイン設定抵抗１０Ｄは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｄ１、入力抵抗１０Ｄ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｄのゲインは、＋２ｄＢとなる。このように第１演算増幅回路９Ａ乃至９Ｄのゲインが設定されることによって、図５（ｂ）に示すように４分割光検出器８５の受光面Ａ乃至Ｄに照射されたときの第２演算増幅回路７Ａ乃至７Ｄの出力を、機械的又は手作業等で補正することなく、見かけ上図５（ｂ）破線のように照射されたときの出力に補正することが可能となる。
【０１４３】
次に、図６に示すように不図示の外部回路から出力される第２ゲインデータＡ、Ｂに対する光ディスク信号処理回路の動作について説明する。尚、本実施形態における第２ゲインデータＡ、Ｂは、ある光ディスクの媒体の種類に対応したものであって、例えば第２ゲインデータＡはＨ（ハイレベル）、第２ゲインデータＢはＭ（ミドルレベル）であるものとして、以下説明する。
【０１４４】
第２通信回路５は、抵抗２４Ａ、２４Ｂで分圧された、第１入力端子１３からのＨの第２ゲインデータＡが入力される。また、第２通信回路５は、抵抗２４Ｃ、２４Ｄで分圧された、第２入力端子１４からのＭの第２ゲインデータＢが入力される。第２通信回路５は、前述のテーブルデータから、第２ゲインデータＡがＨ、第２ゲインデータＢがＭであるときの１対１に対応したデータを読み出す。そして、第２通信回路５は、読み出したデータに対応する抵抗値を帰還抵抗８Ａ乃至８Ｄに設定するべく、当該抵抗値に対応するデータを第２ゲイン設定回路３１に送信する。第２ゲイン設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理を施す。そして、第２ゲイン設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。帰還抵抗８Ａ乃至８Ｄは、第２通信回路５からの信号に基づいた抵抗値となる。この結果、第２演算増幅回路７Ａ乃至７Ｄは、第２ゲインデータＡ、Ｂのレベルに応じたゲインとなる。つまり、第２演算増幅回路７Ａ乃至７Ｄのゲインは、前述のある光ディスクに対応するゲインとなる。
【０１４５】
尚、上述した実施形態によれば、４つの受光面Ａ乃至Ｄを有する４分割光検出器８５を用いているが、これに限るものではない。例えば、全受光面の中心から同一の放射角度で隣接配置された４の整数倍の数の受光面を有する光検出器を設けても良い。そして、第２演算増幅回路７、第１演算増幅回路９を、受光面に対応する数で設けることによって、同様の効果を奏することも可能である。
【０１４６】
また、第２ゲインデータＡ、Ｂは、不図示の外部回路から出力されているが、これに限るものではない。例えば、第２ゲインデータＡ、Ｂをメモリ制御回路４１のメモリアレイ４５に予め記憶させておき、メモリ制御回路４１からの当該第２ゲインデータＡ、Ｂを第２通信回路５は処理するように設けても良い。
【０１４７】
また、第１ゲインデータ及びＣＬＫは、メモリ制御回路４１から出力されているが、これに限るものではない。例えば、第１ゲインデータ及びＣＬＫを、第２ゲインデータＡ、Ｂと同様に、不図示の外部回路からの出力させるように設けても良い。
【０１４８】
また、上述のパワーオンリセット回路２、４２は、電源電圧端子１１、５７に電源電圧ＶＣＣが印加されるとともに、パルスを発生しているがこれに限るものではない。例えば、電源電圧端子１１、５７の電源電圧ＶＣＣが所定の電圧値まで昇圧した後、パルスを発生するように設けても良い。この結果、より確実に光ディスク信号処理回路、メモリ制御回路４１は前述の処理動作を行うことが可能となる。
【０１４９】
上述した実施形態によれば、複数のデータ部と隣接する複数のデータ部を区切る、例えば‘０’とからなる第１ゲインデータに対して、‘０’に対応するクロック数をクロックカウンタ１７がカウントしたとき、ラッチパルス発生回路１８が‘０’を保持したか否かを判別することが可能となる。つまり、第１ゲインデータにおける‘０’を、正しいタイミングでシフトレジスタ１９が保持したか否かを判別することが可能となる。そして、正しいタイミングでシフトレジスタ１９が‘０’を保持したとき、第１ゲインデータをゲイン設定回路４に出力することが可能となる。この結果、第１通信回路３の後段のゲイン設定回路４における第１ゲインデータに基づく処理の誤りを軽減することが可能となる。
【０１５０】
更に、シフトレジスタ１９が‘０’を保持したことを示すラッチパルス発生回路１８のラッチパルスに基づいて、第１ゲインデータをシリアル入力するスイッチ回路１５Ａと、ＣＬＫを入力するスイッチ回路１５Ｂをオフすることによって、シフトレジスタ１９への第１ゲインデータ及びＣＬＫの入力を禁止することが可能となる。この結果、仮に第１ゲインデータ及びＣＬＫが再び第１通信回路３に送信される場合であっても、当該第１ゲインデータ及びＣＬＫに対して処理を行わずに済むこととなり、第１通信回路３の動作による負担（例えば、消費電力）を軽減することが可能となる。また、仮に第１通信回路３路が誤動作する可能性のある第１ゲインデータが送信される場合であっても、当該第１通信回路３の誤動作を防止することが可能となる。
【０１５１】
更に、ヘッダ部を検出したことを示すヘッダ検出回路１６の検出結果に基づいて、スイッチ回路１５Ａ、１５Ｂをオンし、第１ゲインデータ及びＣＬＫのシフトレジスタ１９への入力を許可することが可能となる。この結果、例えば、第１ゲインデータよりも先に入力されたデータをシフトレジスタ１９が保持することを防止することが可能となり、第１通信回路３が当該先に入力されたデータに基づいて処理することを防止することが可能となる。更に、ヘッダ部を有する第１ゲインデータに対してのみ、第１通信回路３は動作することが可能となり、当該第１通信回路３の後段のゲイン設定回路４に正確な第１ゲインデータを出力することが可能となる。
【０１５２】
更に、複数のデータ部の区切りを論理値‘０’（又は‘１’）に固定された１ビットデータとすることにより、ラッチパルス発生回路１８による判別を容易なものとすることが可能となる。この結果、ラッチパルス発生回路１８の回路構成を複雑化することなく、容易で安価な構成で提供することが可能となる。
【０１５３】
以上、本発明に係るデータ処理回路について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【０１５４】
【図１】光ディスク信号処理回路の全体構成の一例を示すブロック図である。
【図２】本発明に係る第１通信回路の詳細の一例を示すブロック図である。
【図３】ラッチパルス発生回路の一例を示すブロック図である。
【図４】ゲイン設定抵抗の一例を示す回路図である。
【図５】レーザー光が光ディスクのトラックに照射されたときのスポット光、４分割光検出器にて受光した反射光を示す図である。
【図６】光ディスク信号処理回路とメモリ制御回路の接続を示す図である。
【図７】メモリ制御回路の全体構成の一例を示すブロック図である。
【図８】アドレスカウンタの詳細の一例を示すブロック図である。
【図９】データ設定回路の詳細の一例を示すブロック図である。
【図１０】光ディスク信号処理回路、メモリ制御回路、外部装置の接続を示す図である。
【図１１】メモリ制御回路の動作の一例を示すタイミングチャートである。
【図１２】光ディスク信号処理回路の動作の一例を示すタイミングチャートである。
【符号の説明】
【０１５５】
１ 光ディスク信号処理回路
２ パワーオンリセット回路 ３ 第１通信回路
４ 第１ゲイン設定回路 ５ 第２通信回路
６ フォトダイオード ７、９ 演算増幅回路
８ 帰還抵抗 １０ ゲイン設定抵抗（帰還抵抗、入力抵抗）
１１ 電源電圧端子 １２ ＧＮＤ端子
１３ 第１入力端子 １４ 第２入力端子
１５ スイッチ回路 １６ ヘッダ検出回路
１７ クロックカウンタ １８ ラッチパルス発生回路
１９ シフトレジスタ ２０ ラッチ回路
２１ レジスタ ２２ ＡＮＤ回路
２３ ＯＲ回路 ２４ 抵抗
２５ スイッチ回路 ２６ 抵抗
３０ 外部装置 ３１ 第２ゲイン設定回路
４１ メモリ制御回路 ４２ パワーオンリセット回路
４３ リングオシレータ ４４ アドレスカウンタ
４５ メモリアレイ ４６ ステートマシン
４７ カウンタ ４８ センスアンプ
４９ ＥＸＮＯＲ回路 ５０ Ｄ−ＦＦ回路
５１、５２、６４ ＡＮＤ回路 ５３ インバータ
５４ Ｐ型ＭＯＳＦＥＴ ５５ Ｎ型ＭＯＳＦＥＴ
５７ 電源電圧端子 ５８ ＧＮＤ端子
５９ 第１出力端子 ６０ 第２出力端子
６１ Ｍｏｄｅ端子 ６２ データ設定回路
６３ Ｔ−ＦＦ回路 ６５ インバータ
６６ 高電圧検出回路 ６７ レベルシフト回路
６８ Ｍｏｄｅ切替回路 ６９ 内部電圧切替回路
７０、７４ インバータ ７５、７９ インバータ
７１、７７ Ｎ型ＭＯＳＦＥＴ ７２、７８ Ｐ型ＭＯＳＦＥＴ
７３ 抵抗 ７６ ＮＯＲ回路
８０ Ｐ型ＭＯＳＦＥＴ ８１ メモリセル
８２ ＮＡＮＤ回路 ８３ インバータ
８４ ＮＯＲ回路 ８５ ４分割光検出器
【技術分野】
【０００１】
本発明は、データ処理回路に関する。
【背景技術】
【０００２】
一般的に、シリアル入力されるデータを、クロックに同期して順次取り込むデータ処理回路が知られている。このデータ処理回路は、シリアル入力される複数のデータ（例えば、ｎビットを単位とするデータ）に対しても同様にクロックに同期して順次取り込み、当該複数のデータの取り込みが完了した後に後段の回路に出力していた。
【特許文献１】特開２００５−１９６４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、一般的なデータ処理回路においては、単に入力データを取り込み後段の回路に出力するのみである場合、当該データ処理回路の入出力データが同じデータである保証がなく、入力データとは異なる出力データを出力する可能性があった。例えば、データ処理回路に対して、クロックが正確に入力されない場合、本来取り込むべきはずの入力データを当該データ処理回路が取り込めず、入出力データが異なってしまう可能性があった。そして、データ処理回路が、入力データとは異なる誤ったデータを取り込んでしまった場合、当該誤ったデータが後段の回路に出力される可能性があった。そのため、後段の回路が、正常な回路動作を行えない可能性があった。
【０００４】
特に、複数のデータを取り込む場合、当該複数のデータを取り込むまでの期間が長くかかってしまい、データ処理回路が誤ったデータを取り込む可能が大きくなっていた。
【０００５】
そこで、本発明は、入力される複数のデータを正確に出力可能なデータ処理回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
前記課題を解決するための発明は、複数の第１データと、隣接する前記複数の第１データを区切るべく前記複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、前記シフトレジスタが前記データ列の保持を開始することに伴って、前記クロックのカウントを開始するカウンタと、前記カウンタが前記第２データに対応するクロック数をカウントした場合、前記シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、前記シフトレジスタが前記第２データを保持したことを示す前記判別回路の判別結果に基づいて、前記シフトレジスタが保持する前記データ列を出力する出力回路と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力される複数のデータを正確に出力可能なデータ処理回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００９】
＜＜実施形態＞＞
＝＝光ディスク信号処理回路、４分割光検出器８５の構成例＝＝
図１、図４、図５を参照しつつ、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路及び４分割光検出器８５について説明する。図１は、光ディスク信号処理回路の全体構成の一例を示すブロック図である。図４は、図１に示すゲイン設定抵抗１０Ａ乃至１０Ｄの一例を示す回路図である。図５は、レーザー光が光ディスクのトラックに照射されたときのスポット光、４分割光検出器８５の４つの受光面Ａ乃至Ｄにて受光した反射光を示す図である。
【００１０】
先ず、４分割光検出器８５について説明する。半導体レーザー（不図示）から出射するレーザー光は、往路光学系（例えばコリメータレンズ、対物レンズ等）を通って、光ディスクのトラックにスポット光として照射される。そして、光ディスクにて反射された当該スポット光（以下、反射光という）は、復路光学系（例えば、対物レンズ、反射光に非点収差を付与するシリンドリカルレンズ）を通って、４分割光検出器８５の受光面Ａ乃至Ｄにて受光される。
【００１１】
４分割光検出器８５は、互いに直交する２つの分割線Ｘ、Ｙによって隔てられることによって、全受光面の中心から同一の放射角度で隣接配置された４つの受光面Ａ乃至Ｄを有している。この２つの分割線Ｘ、Ｙは、フォーカスサーボにおいて例えば非点収差法を用いるとき、反射光の非点収差の発生方向に対して略４５度となるように設けられる。また、分割線Ｙによる受光面Ａ、Ｄと受光面Ｂ、Ｃの分割方向は、トラックサーボにおいて例えばプッシュプル法を用いるとき、光ディスクのトラックの接線方向と同一方向となるように設けられる。そして、スポット光の中心が、光ディスクのトラックの中心となるとき、受光面Ａ乃至Ｄには均等な反射光が受光される。
【００１２】
次に、光ディスク信号処理回路について説明する。光ディスク信号処理回路は、フォトダイオード６Ａ乃至６Ｄ、第２演算増幅回路７Ａ乃至７Ｄ、帰還抵抗８Ａ乃至８Ｄ、第１演算増幅回路９Ａ乃至９Ｄ、ゲイン設定抵抗１０Ａ乃至１０Ｄを有している。尚、光ディスク信号処理回路のその他の構成であるパワーオンリセット回路２、第１通信回路３、第１ゲイン設定回路４、第２通信回路５、第２ゲイン設定回路３１、抵抗２４Ａ乃至２４Ｄ、電源電圧端子１１、ＧＮＤ端子１２、第１入力端子１３、第２入力端子１４については後述する。
【００１３】
フォトダイオード６Ａは、アノード側が接地され、カソード側が第２演算増幅回路７Ａの反転入力端子（以下、−入力端子という）に接続される。このフォトダイオード６Ａは、前述した４分割光検出器８５の受光面Ａの一部を構成するものである。フォトダイオード６Ａは、４分割光検出器８５の受光面Ａにおける反射光の光量に応じた電流が流れる。この結果、第２演算増幅回路７Ａの−入力端子と出力端子に接続された帰還抵抗８Ａとの積により、当該電流に応じた電圧が生成される。
【００１４】
帰還抵抗８Ａは、第２演算増幅回路７Ａの−入力端子と出力端子との間に接続される。帰還抵抗８Ａは、第２演算増幅回路７Ａのゲインを、光ディスクの媒体の種類（例えば、ＣＤ（Compact Disk）−Ｒ（Recordable）／ＲＷ（ReWritable）、ＤＶＤ（Digital Versatile Disk）−Ｒ（Recordable）／＋ＲＷ（ReWritable）、ＤＶＤ−ＲＡＭ（Random Access Memory））ごとに予め定められたゲインとすべく設けられている。このため、帰還抵抗８Ａの抵抗値は、当該予め定められたゲインに対応すべく可変となっている。そして、帰還抵抗８Ａは、第２ゲイン設定回路３１からの信号に基づいて、当該予め定められたゲインに応じた抵抗値となる。
【００１５】
第２演算増幅回路７Ａは、非反転入力端子（以下、＋入力端子という）が基準電圧ＶＲ１Ａと接続され、出力端子が第１演算増幅回路９Ａの−入力端子と接続される。そして、第２演算増幅回路７Ａは、＋入力端子の基準電圧ＶＲ１Ａと−入力端子の電圧との差電圧を、帰還抵抗８Ａの抵抗値に応じたゲインで増幅し、第１演算増幅回路９Ａの−入力端子に出力する。
【００１６】
ゲイン設定抵抗１０Ａは、帰還抵抗１０Ａ１と入力抵抗１０Ａ２から構成され、第１演算増幅回路９Ａの−入力端子と出力端子との間に接続される。ゲイン設定抵抗１０Ａは、第１演算増幅回路９Ａのゲインを設定すべく、第１ゲイン設定回路４からの信号に基づいた抵抗値｛１＋（帰還抵抗１０Ａ１の抵抗値／入力抵抗１０Ａ２の抵抗値）｝となる。尚、ゲイン設定抵抗１０Ａの構成は、例えば、図４に示すようなスイッチ回路２５Ａ乃至２５Ｅ、抵抗２６Ａ乃至２６Ｄの構成とすることが可能である。そして、第１ゲイン設定回路４からのスイッチ回路２５Ａ乃至２５Ｅを開又は閉とするための信号に基づいて、当該スイッチ回路２５Ａ乃至２５Ｅが選択的に開又は閉となる。この結果、ゲイン設定抵抗１０Ａは、抵抗２６Ａ乃至２６Ｄが選択的に並列接続されることにより定まる抵抗値となり、当該抵抗値に応じたゲインが第１演算増幅回路９Ａに設定されることとなる。尚、スイッチ回路２５Ｅのみが閉となる場合、ゲイン設定抵抗１０Ａの抵抗値はゼロとなり（短絡）、第１演算増幅回路９Ａのゲインは±０ｄＢとなる。
【００１７】
第１演算増幅回路９Ａは、＋入力端子が第２演算増幅回路７Ａの出力端子と接続され、−入力端子がゲイン設定抵抗１０Ａと接続され、出力端子が後段の処理回路（例えば、トラッキングエラー信号、フォーカスエラー信号を演算処理する回路）に接続されている。そして、第１演算増幅回路９Ａは、＋入力端子の第２演算増幅回路７Ａの出力電圧と−入力端子への入力電圧との差電圧を、ゲイン設定抵抗１０Ａの抵抗値に応じたゲインで増幅し、後段の処理回路に出力する。
【００１８】
尚、フォトダイオード６Ｂ、帰還抵抗８Ｂ、第２演算増幅回路７Ｂ、ゲイン設定抵抗１０Ｂ、第１演算増幅回路９Ｂは、受光面Ｂにおける反射光の光量に対して前述と同様な動作処理をする。また、フォトダイオード６Ｃ、帰還抵抗８Ｃ、第２演算増幅回路７Ｃ、ゲイン設定抵抗１０Ｃ、第１演算増幅回路９Ｃは、受光面Ｃにおける反射光の光量に対して前述と同様な動作処理をする。また、フォトダイオード６Ｄ、帰還抵抗８Ｄ、第２演算増幅回路７Ｄ、ゲイン設定抵抗１０Ｄ、第１演算増幅回路９Ｄは、受光面Ｄにおける反射光の光量に対して前述と同様な動作処理をするため説明を省略する。
【００１９】
この結果、光ディスク信号処理回路は、各受光面Ａ乃至Ｄにて受光した反射光の光量に応じた出力をすることとなる。そして、光ディスク信号処理回路の後段の処理回路において、光ディスク信号処理回路の出力に基づいて、フォーカスサーボするためのフォーカスエラー信号、トラックサーボするためのトラキングエラー信号が得られることとなる。詳述すれば、各受光面Ａ乃至Ｄにおける反射光の光量に応じた光ディスク信号処理回路からの出力をａ、ｂ、ｃ、ｄとすると、フォーカスエラー信号は（ａ＋ｃ）−（ｂ＋ｄ）を演算処理することによって得られ、トラッキングエラー信号は、（ａ＋ｄ）−（ｂ＋ｃ）を演算処理することによって得られる。
【００２０】
尚、上述においては、往路光学系においてレーザー光が回折格子（不図示）によって回折されない場合について説明したが、これに限るものではない。例えば、フォーカスサーボにおいて差動非点収差法等、トラックサーボにおいて差動プッシュプル法、３ビーム法等を用いる場合、レーザー光が回折格子によって回折した後の０次光、±１次回折光の反射光を受光すべく３つの４分割光検出器８５を設けても良い。そして、各４分割光検出器８５に対して光ディスク信号処理回路を設け、差動非点収差法等によるフォーカスエラー信号、差動プッシュプル法等によるトラッキングエラー信号を得ることとしても良い。
【００２１】
また、上述においては、第２演算増幅回路７Ａ乃至７Ｄと第１演算増幅回路９Ａ乃至９Ｄからなる２段の演算増幅回路を、受光面Ａ乃至Ｄに対応するように設けているが、これに限るものではない。例えば、帰還抵抗８Ａ乃至８Ｄの抵抗値に応じたゲインとゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値に応じたゲインとを含むゲインが設定される、１段の演算増幅回路を受光面Ａ乃至Ｄに対応するように設けても良い。
【００２２】
＝＝光ディスク信号処理回路のその他の構成＝＝
図１、図６を参照しつつ、光ディスク信号処理回路のその他の構成について説明する。図６は、光ディスク信号処理回路とメモリ制御回路４１との接続を示す図である。尚、本実施形態におけるメモリ制御回路４１は、前述した第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するためのデータ（以下、第１ゲインデータ（データ列）という）、及びクロック（以下、ＣＬＫという）を光ディスク信号処理回路に送信するものとして以下説明する。尚、メモリ制御回路４１の詳細については後述する。
【００２３】
電源電圧端子１１は、電源電圧ＶＣＣと接続される。また、ＧＮＤ端子１２は接地される。
【００２４】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、第１ゲイン設定回路４を起動するためのパルスを、当該第１通信回路３、第１ゲイン設定回路４に送信する。
【００２５】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。第１通信回路３は、メモリ制御回路４１から送信される第１ゲインデータが、第１入力端子１３と接続された入力ラインを介して入力される。また、第１通信回路３は、メモリ制御回路４１から送信されるＣＬＫが、第２入力端子１４と接続された入力ラインを介して入力される。そして、第１通信回路３は、ＣＬＫの例えば立下りのタイミングで第１ゲインデータを取り込み、当該第１ゲインデータに対し所定の処理を施して第１ゲイン設定回路４に送信する。尚、このときの第１通信回路３における所定の処理は、後述する第１通信回路３の詳細な構成とともに詳述する。
【００２６】
第１ゲイン設定回路４は、パワーオンリセット回路２からのパルスに基づいて起動し、第１演算増幅回路９Ａ乃至９Ｄのゲインを初期値のゲイン（例えば±０ｄＢ）とすべく、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を例えばゼロとする。この第１演算増幅回路９Ａ乃至９Ｄのゲインを±０ｄＢとする理由は以下のとおりである。仮に、第１通信回路３に不具合が生じた場合、第１演算増幅回路９Ａ乃至９Ｄにゲインが設定されない可能性があり、当該第１演算増幅回路９Ａ乃至９Ｄの出力が不安定となる可能性がある。そこで、電源電圧投入時の初期状態において、第１演算増幅回路９Ａ乃至９Ｄに初期値のゲインを設定し、第１通信回路３に不具合が発生した場合であっても、当該第１演算増幅回路９Ａ乃至９Ｄの出力を安定したものとすることが可能となる。第１ゲイン設定回路４は、第１通信回路３からの第１ゲインデータに対しデコード処理を施し、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を定めるための信号を当該ゲイン設定抵抗１０Ａ乃至１０Ｄに送信する。
【００２７】
抵抗２４Ａ、２４Ｂは、第１入力端子１３を介して第２通信回路５に入力される、第２演算増幅回路７Ａ乃至７Ｄのゲインを設定するためのデータ（以下、第２ゲインデータＡという）を（図６参照）、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ａ、２４Ｂは、第２ゲインデータＡが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するようにした分圧抵抗である。また、抵抗２４Ｃ、２４Ｄは、第２入力端子１４を介して第２通信回路５に入力される、第２演算増幅回路７Ａ乃至７Ｄのゲインを設定するためのデータ（以下、第２ゲインデータＢという）を（図６参照）、当該第２通信回路５において処理可能なレベルとするべく設けられるものである。詳述すれば、抵抗２４Ｃ、２４Ｄは、第２ゲインデータＢが入力する第２通信回路５の入力端子がオープンである時、当該入力端子の電圧が所定電圧に収束するようにした分圧抵抗である。そのため、抵抗２４Ａ、抵抗２４Ｂは直列接続され、接続点は第２通信回路５、第１入力端子１３と接続される。また、抵抗２４Ａの一端は電源電圧ＶＣＣと接続され、抵抗２４Ｂの一端は接地される。また、抵抗２４Ｃ、抵抗２４Ｄは直列接続され、接続点は第２通信回路５、第２入力端子１４と接続される。また、抵抗２４Ｃの一端は電源電圧ＶＣＣと接続され、抵抗２４Ｄの一端は接地される。
【００２８】
第２通信回路５は、第２演算増幅回路７Ａ乃至７Ｄのゲインを、前述した光ディスクの媒体の種類ごとに予め定められたゲインとすべく設けられたものである。第２通信回路５は、例えば電源電圧ＶＣＣの投入とともに起動すると、第２演算増幅回路７Ａ乃至７Ｄのゲインを初期値のゲイン（例えば±０ｄＢ）とすべく、帰還抵抗８Ａ乃至８Ｄの抵抗値を例えばゼロとするべく、第２ゲイン設定回路３１に指示信号を送信する。この第２演算増幅回路７Ａ乃至７Ｄのゲインを±０ｄＢとする理由は、前述した第１演算増幅回路９Ａ乃至９Ｄに対する初期値のゲインの設定と同様の理由によるものである。第２通信回路５は、第１通信回路３と第１入力端子１３間の入力ラインと接続された入力ラインを介して、外部回路からの第２ゲインデータＡが入力される。また、第２通信回路５は、第１通信回路３と第２入力端子１４間の入力ラインと接続された入力ラインを介して、外部回路からの第２ゲインデータＢが入力される。尚、メモリ制御回路４１からの第１ゲインデータが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効にされる。そのため、例えば、第２通信回路５に電圧を印加させる電源ラインとの間にスイッチ回路（不図示）を設ける。そして、スイッチ回路が、例えばパワーオンリセット回路２のパルスに基づいて開くによって、第２通信回路５は停止状態となる。或いは、第２通信回路５の入力ライン又は出力ラインにスイッチ回路（不図示）を設け、パワーオンリセット回路２のパルスに基づいてスイッチ回路が開くことによって、当該第２通信回路５はハイインピーダンス（以下、Ｈｉ−ｚという）となる。この結果、メモリ制御回路４１からの第１ゲインデータが第１通信回路３に入力されている期間において、第２通信回路５の動作は無効となる。
【００２９】
そして、第２通信回路５は、第１通信回路３からの処理が終了したことを示す信号（例えば後述するラッチパルス）に基づいて、当該スイッチ回路が閉じることによって、第２ゲインデータＡ、Ｂに対する以下の処理を行うことが可能となる。第２通信回路５は、抵抗２４Ａと抵抗２４Ｂ、抵抗２４Ｃと抵抗２４Ｄの接続点における第２ゲインデータＡ、Ｂを処理する。例えば、第２ゲインデータＡは、ハイレベル（Ｈ）、ローレベル（Ｌ）、ミドルレベル（Ｍ）の何れかのレベルであるものとする。また、第２ゲインデータＢも同様に、Ｈ、Ｌ、Ｍの何れかのレベルであるものとする。この場合、第２通信回路５は、第２ゲインデータＡ、Ｂのレベルの組み合わせからなる９つのデータに１対１に対応する、帰還抵抗８Ａ乃至８Ｄの抵抗値を示すデータをテーブルデータとして有する。そして、第２通信回路５は、第２ゲインデータＡ、Ｂのレベルに１対１に対応するデータを、テーブルデータから読み出す。そして、第２通信回路５は、当該データに応じた抵抗値を帰還抵抗８Ａ乃至８Ｄに設定するべく、当該抵抗値に対応したデータを第２ゲイン設定回路３１に送信する。
【００３０】
第２ゲイン設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理を施す。そして、第２ゲイン設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。
【００３１】
尚、この光ディスク信号処理回路は上述した全ての構成を集積化することが可能である。また、光ディスク信号処理回路は、上述したフォトダイオード６Ａ乃至６Ｄを除く構成にて集積化することも可能である。更に、メモリ制御回路４１とともに集積化することも可能である。
【００３２】
また、上述した光ディスク信号処理回路は、第１入力端子１３、第２入力端子１４を介してメモリ制御回路４１と接続可能であり、当該メモリ制御回路４１からの第１ゲインデータ、ＣＬＫに基づいて、第１演算増幅回路９Ａ乃至９Ｄのゲインが設定されるものとして説明しているが、これに限るものではない。例えば、外部回路と接続可能となる入力端子を光ディスク信号処理回路に設け、当該外部回路から入力される第１ゲインデータ、ＣＬＫに基づいて、第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するものとして良い。
【００３３】
＝＝第１通信回路３の詳細＝＝
図２、図３を参照しつつ、本発明に係る第１通信回路３の詳細について説明する。図２は、図１に示す第１通信回路３の詳細の一例を示すブロック図である。図３は、図２に示すラッチパルス発生回路（判別回路）１８の詳細の一例を示すブロック図である。
【００３４】
尚、本実施形態における前述した第１ゲインデータは、例えば前述した第２ゲインデータＡ、Ｂに対して第１通信回路３が誤動作することを防止するため、予めフォーマット化されたデータであるものとする。そのため、第１ゲインデータは、当該第１ゲインデータの先頭を示すヘッダ部（ヘッダデータ）と、第１演算増幅回路９Ａ乃至９Ｄのゲインを設定するためのデータ部（第１データ）、当該ヘッダ部とデータ部及びデータ部間の区切りを示す例えば‘０’ （第２データ）から構成されるものとする。そして、第１ゲインデータは、例えば２６ビットから構成され、ヘッダ部は５ビット、各データ部は４ビットで構成されるものとする。より具体的には、ヘッダ部は、例えば‘１１１１１’から構成されるものとする。また、第１演算増幅回路９Ａのゲインを設定するためのデータ部は、‘ＡＡＡＡ’から構成されるものとする。また、第１演算増幅回路９Ｂのゲインを設定するためのデータ部は、‘ＢＢＢＢ’から構成されるものとする。また、第１演算増幅回路９Ｃのゲインを設定するためのデータ部は、‘ＣＣＣＣ’から構成されるものとする。また、第１演算増幅回路９Ｄのゲインを設定するためのデータ部は、‘ＤＤＤＤ’から構成されるものとする。つまり、第１ゲインデータは、１１１１１０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０で構成されるものとして、以下説明する。
【００３５】
第１通信回路３は、スイッチ回路１５Ａ（第１スイッチ回路）、１５Ｂ（第２スイッチ回路）、ヘッダ検出回路１６、クロックカウンタ１７、ラッチパルス発生回路１８、シフトレジスタ１９、ラッチ回路２０（出力回路）を有している。
【００３６】
スイッチ回路１５Ａ、１５Ｂは、第１通信回路３が起動するとともに、例えば当該第１通信回路３の電源電圧が印加されて開く。また、スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号によって閉じる。また、スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて、前述の電源電圧の印加にかかわらず開く。
【００３７】
ヘッダ検出回路１６は、第２入力端子１４からのＣＬＫの立下りタイミングで、第１入力端子１３からのデータを取り込む。ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を当該スイッチ回路１５Ａ、１５Ｂに送信する。また、ヘッダ検出回路１６は、クロックカウンタ１７に第２入力端子１４からのＣＬＫの立下りをカウントさせるべく、当該クロックカウンタ１７に信号を送信する。また、ヘッダ検出回路１６は、後述するタイミングでシフトレジスタ１９に‘０’が格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【００３８】
シフトレジスタ１９は、スイッチ回路１５Ａ、１５Ｂが閉じると、第１ゲインデータのヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）とＣＬＫが順次入力される。そして、シフトレジスタ１９は、ＣＬＫの例えば立下りのタイミングで、ヘッダ部以降のデータを順次格納する。
【００３９】
クロックカウンタ１７は、ヘッダ検出回路１６からの信号に基づいて、ＣＬＫの立下りをカウントする。
【００４０】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値から、前述のヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の全てのデータがシフトレジスタ１９に格納されたタイミングを検知する。その後、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されているか否かを判別する。そして、ラッチパルス発生回路１８は、シフトレジスタ１９の所定の位置に‘０’が格納されていると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。このため、ラッチパルス発生回路１８は、例えば、以下に示す構成を有している。以下、図３を参照しつつラッチパルス発生回路１８の一例について詳述する。ラッチパルス発生回路１８は、レジスタ２１Ｂ乃至２１Ｆ、ＡＮＤ回路２２Ａ乃至２２Ｆ、ＯＲ回路２３を有している。
【００４１】
レジスタ２１Ｂ乃至２１Ｆは、ヘッダ部以降のデータがシフトレジスタ１９に順次格納されるときの、当該ヘッダ以降のデータ中の‘０’がシフトレジスタ１９に取り込まれる順番を示すバイナリデータを保持している。つまり、レジスタ２１Ｂ乃至２１Ｆは、‘１’‘６’‘１１’‘１６’‘２１’番目を示すバイナリデータを保持している。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値と、レジスタ２１Ｂが保持する‘１’を示すバイナリデータが一致するとき、一方の論理値‘１’をＯＲ回路２３に出力する。ＯＲ回路２３は、ＡＮＤ回路２２Ａ乃至２２Ｅの出力の少なくとも１つが一方の論理値‘１’のとき、一方の論理値‘１’をＡＮＤ回路２２Ｆに出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの出力と、シフトレジスタ１９からの出力を反転したものがともに一方の論理値‘１’のとき、一方の論理値‘１’を出力する。この結果、クロックカウンタ１７のカウント値‘１’であって、このときシフトレジスタ１９に格納されたデータが‘０’であるとき、ＡＮＤ回路２２Ｆは一方の論理値‘１’を出力する。
【００４２】
また、レジスタ２１Ｃは、‘６’を示すバイナリデータを保持している。ＡＮＤ回路２２Ｂは、クロックカウンタ１７のカウント値と、レジスタ２１Ｃが保持する‘６’を示すバイナリデータが一致するとき、一方の論理値‘１’をＯＲ回路２３に出力する。ＯＲ回路２３は、ＡＮＤ回路２２Ａ乃至２２Ｅの出力の少なくとも１つが一方の論理値‘１’のとき、一方の論理値‘１’をＡＮＤ回路２２Ｆに出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの出力と、シフトレジスタ１９からの出力を反転したものがともに一方の論理値‘１’のとき、一方の論理値‘１’を出力する。この結果、クロックカウンタ１７のカウント値‘６’であって、このときシフトレジスタ１９に格納されたデータが ‘０’であるとき、ＡＮＤ回路２２Ｆは一方の論理値‘１’を出力する。
【００４３】
同様に、レジスタ２１Ｄは‘１１’を示すバイナリデータを保持し、レジスタ２１Ｅは‘１６’を示すバイナリデータを保持し、レジスタ２１Ｆは‘２１’を示すバイナリデータを保持している。そして、各レジスタ２１Ｄ乃至２１Ｆが保持するバイナリデータが示すタイミングにおいて、シフトレジスタ１９に‘０’が格納されたとき、ＡＮＤ回路２２Ｆは、一方の論理値‘１’を出力することとなる。
【００４４】
このように、ラッチパルス発生回路１８は、シフトレジスタ１９に格納されるデータが正当な第１ゲインデータであるときの、ヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）の‘０’がシフトレジスタ１９に格納されるタイミングにおいて、‘０’であるか否かを判別する。この結果、シフトレジスタ１９から確実な第１ゲインデータがラッチ回路２０に送信されることとなる。そして、ラッチパルス発生回路１８は、‘１’、‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。
【００４５】
ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータ（０ＡＡＡＡ０ＢＢＢＢ０ＣＣＣＣ０ＤＤＤＤ０）をラッチし、第１ゲイン設定回路４に出力する。
【００４６】
＝＝メモリ制御回路４１の全体構成例＝＝
図７、図８を参照しつつ、メモリ制御回路４１の全体構成について説明する。図７は、メモリ制御回路４１の全体構成の一例を示すブロック図である。図８は、図７に示すアドレスカウンタ４４の詳細の一例を示すブロック図である。
【００４７】
メモリ制御回路４１は、パワーオンリセット回路４２、リングオシレータ４３、アドレスカウンタ４４、メモリアレイ４５、ステートマシン４６、カウンタ４７、センスアンプ４８、ＥＸＮＯＲ回路４９、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１、５２、ＮＡＮＤ回路８２Ａ、８２Ｂ、インバータ５３、８３Ａ、８３Ｂ、ＮＯＲ回路８４Ａ、８４Ｂ、Ｐ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）５４Ａ、５４Ｂ、Ｎ型ＭＯＳＦＥＴ５５Ａ、５５Ｂ、データ設定回路６２、電源電圧端子５７、ＧＮＤ端子５８、第１出力端子５９、第２出力端子６０、Ｍｏｄｅ端子６１を有している。
【００４８】
電源電圧端子５７は、電源電圧ＶＣＣと接続される。また、ＧＮＤ端子５８は、接地される。
【００４９】
データ設定回路６２は、Ｍｏｄｅ端子６１を介して印加される電圧に応じて、メモリアレイ４５の各アドレスに対して第１ゲインデータの書き込み、読み出しを行う。尚、データ設定回路６２の詳細については後述する。
【００５０】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７に送信する。
【００５１】
リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、カウンタ４７に送信する。
【００５２】
ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動し、アドレスカウンタ４４のアドレスのカウント、第１出力端子５９からの第１ゲインデータの出力、第２出力端子６０からのＣＬＫの出力の制御を行うものである。ステートマシン４６は、パルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号を、ＡＮＤ回路５２に出力する。尚、ステートマシン４６は、センスアンプ４８が動作する期間（センスアンプ活性期間）、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力し続ける。また、ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、カウンタ４７のカウントを開始させるとともに、当該Ｖ_Ｐａｓｓ信号をトリガーに生成したローレベルをアドレスカウンタ４４、インバータ５３に出力する。そして、ステートマシン４６は、カウンタ４７のカウント値がメモリアレイ４５に記憶された第１ゲインデータが少なくとも１回送信される期間に対応するカウント値に達したと判別すると、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を、当該アドレスカウンタ４４、センスアンプ４８に送信する。尚、本実施形態におけるステートマシン４６は、カウンタ４７のカウント値が、複数回（例えば３回）第１ゲインデータが送信される期間（以下、第１ゲインデータ送信期間という）に対応するカウント値に達したと判別したとき、アドレスカウンタ４４、センスアンプ４８の動作を停止するための信号を送信するものとして説明する。何故ならば、光ディスク信号処理回路とメモリ制御回路４１は、電源電圧ＶＣＣが電源電圧端子１１、５７に印加されてから正常に動作可能となるまでのタイミングが必ずしも同じタイミングであるとは限らない。そのため、より確実に光ディスク信号処理回路が第１ゲインデータ、ＣＬＫを受信するために、複数回第１ゲインデータを送信するものとして以下説明する。
【００５３】
カウンタ４７は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、カウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの例えば立下りをカウントする。尚、本実施形態においては、カウンタ４７を用いているがこれに限るものではない。例えば、リングオシレータ４３からのＣＬＫの周波数を所定分周して得られる、例えば１秒信号を計時するタイマを用いても良い。この場合、前述のステートマシン４６は、タイマの計時が、第１ゲインデータ送信期間に達したか否かを判別することとなる。
【００５４】
アドレスカウンタ４４は、パワーオンリセット回路４２からのパルスに基づいて起動する。そして、アドレスカウンタ４４は、リングオシレータ４３からのＣＬＫに基づいて、メモリアレイ４５に対しアドレスデータを送信する。また、アドレスカウンタ４４は、ステートマシン４６からのハイレベルに基づいて、センスアンプ４８の動作が安定しているか否かをＥＸＮＯＲ回路４９が判別するベリファイ動作を可能とするために、例えばメモリアレイ４５の０番地、１番地のデータを読み出すためのアドレスデータを送信する。以下、図８を参照しつつ、アドレスカウンタ４４の詳細について説明する。アドレスカウンタ４４は、メモリアレイ４５のアドレス番地を指定するアドレスデータのビット数（例えば８ビット）と同数のＴ−ＦＦ回路６３Ａ乃至６３Ｇ、当該ビット数より１少ない数のＡＮＤ回路６４Ａ乃至６４Ｆ、インバータ６５を有している。尚、Ｔ−ＦＦ回路６３Ａの出力Ａ０はアドレスデータのＬＳＢ（Least Significant Bit）を示し、Ｔ−ＦＦ回路６３Ｇからの出力Ａ７はアドレスデータのＭＳＢ（Most Significant Bit）を示すものである。
【００５５】
インバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。また、インバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。
【００５６】
ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力と、インバータ６５の出力とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路６４Ａは、Ｔ−ＦＦ回路６３Ｂの出力とインバータ６５の出力の少なくとも一方がローレベルのとき、ローレベルを出力する。尚、ＡＮＤ回路６４Ｂ乃至６４Ｆについても同様の動作となる。
【００５７】
Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、分周回路を構成している。詳述すると、Ｔ−ＦＦ回路６３Ａは、例えばＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにハイレベルを出力し、次のＣＬＫの立下りまでハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ａは、当該次のＣＬＫの立下りのタイミングで、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力し、次のＣＬＫの立下りまでローレベルを保持する。Ｔ−ＦＦ回路６３Ｂは、Ｔ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにハイレベルを出力する。そして、Ｔ−ＦＦ回路６３Ｂは、次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りまで、ハイレベルを保持する。そして、Ｔ−ＦＦ回路６３Ｂは、当該次のＴ−ＦＦ回路６３Ａの出力のハイレベルからローレベルへの立下りのタイミングで、ＡＮＤ回路６４Ａ及びＴ−ＦＦ回路６３Ｃにローレベルを出力する。Ｔ−ＦＦ回路６３Ｃ乃至Ｔ−ＦＦ回路６３Ｇについても同様に、前段のＴ−ＦＦ回路６３の出力のハイレベルからローレベルへの立下りに出力を変化させる。
【００５８】
先ず、インバータ６５の出力がローレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がローレベルのとき、常にローレベルとなる。このため、Ａ１乃至Ａ７は常に‘０’となり、Ａ０のみが‘０’又は‘１’に変化する。この結果、アドレスカウンタ４４から出力されるアドレスデータは、０番地を示す００００００００又は１番地を示す０００００００１となる。そして、メモリアレイ４５からは、０番地又は１番地に記憶されたデータが交互にセンスアンプ４８に出力されることとなる。
【００５９】
次に、インバータ６５の出力がハイレベルの場合における、アドレスカウンタ４４から出力されるアドレスデータについて説明する。ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、インバータ６５の出力がハイレベルのとき、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力によってハイレベル又はローレベルとなる。そして、Ｔ−ＦＦ回路６３Ａ乃至６３Ｇは、前述したように分周回路を構成していることから、アドレスカウンタ４４から出力されるアドレスデータは、００００００００から順次インクリメントした出力となる。つまり、メモリアレイ４５の０番地のデータから順次センスアンプ４８に出力されることとなる。
【００６０】
メモリアレイ４５は、複数のメモリセル８１から構成され（図９参照）、例えば０番地から２５５番地までのアドレスを有し、前述した２６ビットの第１ゲインデータを構成する各データが１アドレスごとに記憶されている。尚、本実施形態においては、当該第１ゲインデータを構成する各データは、１アドレスに記憶される８ビットデータのＬＳＢとして記憶されるものとして以下説明する。メモリアレイ４５は、アドレスカウンタ４４からの８ビットのアドレスデータが指定するアドレスに記憶されたＬＳＢを、センスアンプ４８に出力する。尚、メモリアレイ４５の０番地に記憶されるデータのＬＳＢには、前述のベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘０’であるか否かを判別するために、‘０’が記憶されている。また、メモリアレイ４５の１番地に記憶されるデータのＬＳＢには、ベリファイ動作におけるセンスアンプ４８の出力が、ＥＸＮＯＲ回路４９において‘１’であるか否かを判別するために、‘１’が記憶されている。そのため、前述の第１ゲインデータは、メモリアレイ４５の２番地のアドレスから順次書き込まれ、読み出されることとなる。尚、メモリアレイ４５のメモリセル８１へのデータの書き込みについては、後述のデータ設定回路６２の詳細において詳述する。
【００６１】
センスアンプ４８は、メモリアレイ４５からのデータを増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【００６２】
ＥＸＮＯＲ回路４９は、メモリアレイ４５の０番地に記憶されたデータのＬＳＢ‘０’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの０番地を示すアドレスデータ（００００００００）のＬＳＢである‘０’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、メモリアレイ４５の１番地に記憶されたデータのＬＳＢ‘１’を増幅したセンスアンプ４８の出力が、アドレスカウンタ４４からの１番地を示すアドレスデータ（０００００００１）のＬＳＢである‘１’を示すレベルではないと判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘０’を増幅したセンスアンプ４８の出力が、‘０’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。また、ＥＸＮＯＲ回路４９は、‘１’を増幅したセンスアンプ４８の出力が、‘１’を示すレベルであると判別したとき、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する。
【００６３】
尚、本実施形態によれば、センスアンプ４８の動作が不安定なとき（例えば、電源電圧が安定するまでの過渡期）、ＥＸＮＯＲ回路４９はローレベルを出力するものとして説明いるが、これに限るものではない。例えば、センスアンプ４８の動作が安定したとき、アドレスカウンタ４４の指定に基づいてメモリアレイ４５の０番地から出力される‘０’、又は１番地から出力される‘１’が正しい‘０’又は‘１’ではないときもＥＸＮＯＲ回路４９はローレベルを出力することとなる。つまり、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が０番地を指定したとき、メモリアレイ４５の０番地から正しい‘０’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。また、ＥＸＮＯＲ回路４９は、アドレスカウンタ４４が１番地を指定したとき、メモリアレイ４５の１番地から正しい‘１’が出力され、センスアンプ４８の動作が安定しているとき、ハイレベルを出力することとなる。この結果、後述する出力端子５９からより正確な第１ゲインデータが出力されることとなる。
【００６４】
また、本実施形態によれば、ベリファイ動作を可能とするためにメモリアレイ４５の０番地及び１番地を用いているが、これに限るものではない。例えば、メモリ制御回路４１を１チップに集積化するときの当該チップ内におけるメモリアレイ４５の配置エリア内において、０番地及び１番地（上位アドレス）が一方側のエリアに隣接して配置され、下位アドレス（例えば、２５５番地）が他方側のエリアに配置され、中位アドレス（例えば、１２８番地）が上位アドレスと下位アドレスの中間に配置されるものとする。この場合、上位、中位、下位アドレスをベリファイ動作のために用いることによって、メモリアレイ４５の配置エリア内においてバランスのとれたアドレスからの出力が正しいか否かを判別することが可能となる。この結果、メモリアレイ４５が正しい出力をしているか否かを判別するＥＸＮＯＲ回路４９の出力結果の信憑性が高くなり、より正確な第１ゲインデータを第１出力端子５９から出力することが可能となる。
【００６５】
Ｄ−ＦＦ回路５０は、例えばＣＬＫの立下りのタイミングでＥＸＮＯＲ回路４９からの出力を保持し、保持するＥＸＮＯＲ回路４９の出力を、次のＣＬＫの立下りまでＡＮＤ回路５１に出力する。また、ＥＸＮＯＲ回路４９の出力は、ＡＮＤ回路５１の入力にもなっており、当該ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力とＥＸＮＯＲ回路４９の出力の少なくとも一方がローレベルのとき、ローレベルのＶ_Ｐａｓｓ信号を出力する。尚、前述したようにＤ−ＦＦ回路５０は、ＣＬＫの立下りから次の立下りのタイミングまでＥＸＮＯＲ回路４９の出力を保持するため、ＡＮＤ回路５１にて比較されるＤ−ＦＦ回路５０の出力は、ＥＸＮＯＲ回路４９の出力の１ＣＬＫ遅れたタイミングの当該ＥＸＮＯＲ回路４９の出力となる。つまり、ＥＸＮＯＲ回路４９からの出力が２回以上連続してハイレベルとなったときのみ、ＡＮＤ回路５１は、ハイレベルを出力することとなる。
【００６６】
インバータ５３は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路５２に出力する。また、インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。
【００６７】
ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号とがともにハイレベルのとき、ハイレベルを出力する。また、ＡＮＤ回路５２は、インバータ５３の出力と、ステートマシン４６からのＥＮＢ信号の少なくとも一方がローレベルのとき、ローレベルを出力する。
【００６８】
ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力と、ＡＮＤ回路５２の出力とがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ａは、センスアンプ４８の出力とＡＮＤ回路５２の出力の少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにハイレベルを出力する。
【００６９】
Ｐ型ＭＯＳＦＥＴ５４Ａのソースは基準電圧ＶＲ５と接続され、ドレインは第１出力端子５９と接続される。Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにローレベルが印加されるとＯＮし、第１出力端子５９はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ａは、ゲートにハイレベルが印加されるとＯＦＦする。
【００７０】
インバータ８３Ａは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ａに出力する。また、インバータ８３Ａは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。
【００７１】
ＮＯＲ回路８４Ａは、センスアンプ４８の出力と、インバータ８３Ａの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ａは、センスアンプ４８の出力とインバータ８３Ａの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにローレベルを出力する。
【００７２】
Ｎ型ＭＯＳＦＥＴ５５Ａのドレインは、第１出力端子５９と接続し、ソースは接地している。Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにハイレベルが印加されるとＯＮとなり、第１出力端子５９はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ａは、ゲートにローレベルが印加されるとＯＦＦする。
【００７３】
そして、このＮ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４ＡのＯＮ動作によって、メモリアレイ４５の各アドレスに記憶された第１ゲインデータが、第１出力端子５９を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ａ、Ｐ型ＭＯＳＦＥＴ５４Ａは常にＯＦＦとなり、第１出力端子５９は、Ｈｉ−ｚとなる。
【００７４】
ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３のＣＬＫがともにハイレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５２の出力と、リングオシレータ４３からのＣＬＫの少なくとも一方がローレベルのとき、Ｐ型ＭＯＳＦＥＴ５４Ｂゲートにハイレベルを出力する。
【００７５】
Ｐ型ＭＯＳＦＥＴ５４Ｂのソースは基準電圧ＶＲ６と接続し、ドレインは第２出力端子６０と接続している。Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにローレベルが印加されるとＯＮし、第２出力端子６０はハイレベルとなる。また、Ｐ型ＭＯＳＦＥＴ５４Ｂは、ゲートにハイレベルが印加されるとＯＦＦする。
【００７６】
インバータ８３Ｂは、ＡＮＤ回路５２からのローレベルを反転したハイレベルをＮＯＲ回路８４Ｂに出力する。また、インバータ８３Ｂは、ＡＮＤ回路５２からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。
【００７７】
ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫと、インバータ８３Ｂの出力とがともにローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。また、ＮＯＲ回路８４Ｂは、リングオシレータ４３のＣＬＫとインバータ８３Ｂの出力の少なくも一方がハイレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにローレベルを出力する。
【００７８】
Ｎ型ＭＯＳＦＥＴ５５Ｂのドレインは、第２出力端子６０と接続し、ソースは接地している。Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにハイレベルが印加されるとＯＮとなり、第２出力端子６０はローレベルとなる。また、Ｎ型ＭＯＳＦＥＴ５５Ｂは、ゲートにローレベルが印加されるとＯＦＦする。
【００７９】
そして、このＮ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４ＢのＯＮ動作によって、リングオシレータ４３からのＣＬＫが、第２出力端子６０を介して出力されることとなる。尚、ＡＮＤ回路５２の出力がローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂ、Ｐ型ＭＯＳＦＥＴ５４Ｂは常にＯＦＦとなり、第２出力端子６０は、Ｈｉ−ｚとなる。
【００８０】
尚、本実施形態におけるメモリ制御回路４１は、光ディスク信号処理回路に第１ゲインデータ、ＣＬＫを送信すべく設けられているが、これはメモリ制御回路４１の適用の一例であり、相手側が光ディスク信号処理回路に限るものではない。また、上述したメモリアレイ４５は、データを紫外線消去することによりデータを繰り返し書き込み読み出しできるＥＰＲＯＭ（Erasable Programmable Read Only Memory）、データを電気消去することによりデータを繰り返し書き込み読み出しできるＥＥＰＲＯＭ（Electronically Erasable Programmable Read Only Memory、フラッシュＲＯＭを含む）等の不揮発性記憶素子で構成される。
【００８１】
＝＝データ設定回路６２の詳細＝＝
図７、図９、図１０を参照しつつ、前述のデータ設定回路６２の詳細について説明する。図９は、図７に示すデータ設定回路６２の詳細の一例を示すブロック図である。図１０は、図７に示すメモリアレイ４５への第１ゲインデータの書き込み又は読み出しを行うための外部装置３０とメモリ制御回路４１の接続を示す図である。
【００８２】
データ設定回路６２は、高電圧検出回路６６、レベルシフト回路６７、Ｍｏｄｅ切替回路６８、内部電圧切替回路６９、インバータ７０Ａ、７０Ｂを有している。
【００８３】
データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５にデータを書き込むための電圧（例えば１２Ｖ）が印加される。また、データ設定回路６２は、Ｍｏｄｅ端子６１を介した外部装置３０からの、メモリアレイ４５のデータを当該外部装置３０に読み出すための電圧（例えば５Ｖ）が印加される。尚、メモリアレイ４５に対して書き込み又は読み出しの処理を行わない場合、外部装置３０からの電圧が印加されないため、Ｍｏｄｅ端子６１は０Ｖとなる。
【００８４】
高電圧検出回路６６は、Ｍｏｄｅ端子６１に１２Ｖが印加されたことを検出し、他の回路構成を介して、メモリアレイ４５に第１ゲインデータを書き込むためのＷｒｉｔｅ信号、及びメモリセル８１への書き込み動作に必要な電圧を印加させるための制御を行う回路である。高電圧検出回路６６は、Ｎ型ＭＯＳＦＥＴ７１Ａ乃至７１Ｄ、Ｐ型ＭＯＳＦＥＴ７２、抵抗７３、インバータ７４Ａ、７４Ｂを有している。
【００８５】
Ｎ型ＭＯＳＦＥＴ７１ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｂのゲートはドレインと接続され、ソースはＰ型ＭＯＳＦＥＴ７２のソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続される。Ｐ型ＭＯＳＦＥＴ７２のゲートは基準電圧ＶＲ７と接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース及びＮ型ＭＯＳＦＥＴ７１Ｄのソースと接続され、ドレインは抵抗７３及びインバータ７４Ａの入力と接続される。抵抗７３は、一端がＰ型ＭＯＳＦＥＴ７２のドレイン及びインバータ７４Ａの入力と接続され、他端がＮ型ＭＯＳＦＥＴ７１Ｃのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７１Ｃのゲートは基準電圧ＶＲ８と接続され、ドレインは抵抗７３と接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７１Ｄのゲートは基準電圧ＶＲ９Ａと接続され、ドレインは基準電圧ＶＲ９Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７１Ｂのソース、Ｐ型ＭＯＳＦＥＴ７２のソースと接続される。
【００８６】
Ｍｏｄｅ端子６１に高電圧である１２Ｖが印加されていない場合、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２のゲートの基準電圧ＶＲ７＋当該Ｐ型ＭＯＳＦＥＴ７２の閾値電圧（以下、Ｐ型ＭＯＳＦＥＴの閾値電圧をＶｔｐという）より低い電圧レベルとなり、Ｐ型ＭＯＳＦＥＴ７２はＯＦＦとなる。また、Ｎ型ＭＯＳＦＥＴ７１Ｃは常時ＯＮであるため、ＮＯＤＥ_Ｔの電圧レベルは、略ＶＳＳ（略接地レベル）となる。つまり、インバータ７４Ａにローレベルが入力されることとなる。
【００８７】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧（以下、Ｎ型ＭＯＳＦＥＴの閾値電圧をＶｔｎという）を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。つまり、インバータ７４Ａにハイレベルが入力されることとなる。
【００８８】
尚、Ｎ型ＭＯＳＦＥＴ７１Ｄは、Ｍｏｄｅ端子６１に１２Ｖが印加されていない状態において、Ｐ型ＭＯＳＦＥＴ７２のバックゲート（バルク）がフローティングレベルとなることを防止し、高電圧検出回路６６の回路動作を安定化させるべく設けられている。詳述すると、Ｐ型ＭＯＳＦＥＴ７２のバックゲートは、ゲートの基準電圧ＶＲ７以上の電圧がソース、ドレインに印加されたとき当該Ｐ型ＭＯＳＦＥＴ７２がトランジスタとして機能を果たすように、ＮＯＤＥ_Ｓに接続される。しかしながら、Ｍｏｄｅ端子６１に１２Ｖが印加されていないとき、ＮＯＤＥ_Ｓの電圧レベルはフローティングレベルとなる。従って、Ｐ型ＭＯＳＦＥＴ７２のバックゲートもフローティングレベルとなり、高電圧検出回路６６が正常に回路動作しない可能性がある。そこで、Ｎ型ＭＯＳＦＥＴ７１Ｄは、ＮＯＤＥ_Ｓの電圧レベルがフローティングレベルとならない最低限の電圧レベル（Ｎ型ＭＯＳＦＥＴ７１Ｄのドレインの基準電圧ＶＲ９Ｂ−当該Ｎ型ＭＯＳＦＥＴ７１Ｄの閾値電圧Ｖｔｎ）を、当該ＮＯＤＥ_Ｓに印加させている。尚、Ｍｏｄｅ端子６１に１２Ｖが印加される状態においては、Ｎ型ＭＯＳＦＥＴ７１Ｄはカットオフとなり、高電圧検出回路６６による１２Ｖの検出には、影響を及ぼさない。
【００８９】
インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがローレベルのとき、ローレベルを反転したハイレベルをインバータ７４Ｂに出力する。また、インバータ７４Ａは、ＮＯＤＥ_Ｔの電圧レベルがハイレベルのとき、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。インバータ７４Ｂは、インバータ７４Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７４Ｂは、インバータ７４Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【００９０】
インバータ７０Ａは、Ｍｏｄｅ端子６１に５Ｖ又は１２Ｖが印加されると、インバータ７０Ｂにローレベルを出力する。また、インバータ７０Ａは、Ｍｏｄｅ端子６１が０Ｖになると、インバータ７０Ｂにハイレベルを出力する。インバータ７０Ｂは、インバータ７０Ａからのローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。また、インバータ７０Ｂは、インバータ７０Ａからのハイレベルを反転したローレベルを、Ｍｏｄｅ切替回路６８に出力する。
【００９１】
Ｍｏｄｅ切替回路６８は、高電圧検出回路６６及びインバータ７０Ｂの出力に基づいて、メモリアレイ４５にハイレベルのＷｒｉｔｅ信号、又はメモリアレイ４５からデータを読み出すためのハイレベルのＲｅａｄ信号、メモリアレイ４５に対して動作を行わないためのハイレベルのＳｔａｎｄｂｙ信号を送信するために設けられている。Ｍｏｄｅ切替回路６８は、インバータ７５Ａ、７５Ｂ、ＮＯＲ回路７６Ａ乃至７６Ｃを有している。
【００９２】
インバータ７５Ａは、インバータ７４Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａに出力する。また、インバータ７５Ａは、インバータ７４Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａに出力する。インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのローレベルを反転したハイレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。
【００９３】
ＮＯＲ回路７６Ａは、インバータ７５Ａの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５、レベルシフト回路６７にハイレベルのＷｒｉｔｅ信号を出力する。また、ＮＯＲ回路７６Ａは、インバータ７５Ａの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５、レベルシフト回路６７にローレベルのＷｒｉｔｅ信号を出力する。
【００９４】
ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力と、インバータ７５Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＲｅａｄ信号を出力する。また、ＮＯＲ回路７６Ｂは、インバータ７４Ｂの出力とインバータ７５Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＲｅａｄ信号を出力する。
【００９５】
ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力と、インバータ７０Ｂの出力がともにローレベルのとき、メモリアレイ４５にハイレベルのＳｔａｎｄｂｙ信号を出力する。また、ＮＯＲ回路７６Ｃは、インバータ７４Ｂの出力とインバータ７０Ｂの出力の少なくとも一方がハイレベルのとき、メモリアレイ４５にローレベルのＳｔａｎｄｂｙ信号を出力する。
【００９６】
レベルシフト回路６７は、内部電圧切替回路６９を介してメモリアレイ４５に印加される電圧を制御するために設けられている。レベルシフト回路６７は、Ｎ型ＭＯＳＦＥＴ７７Ａ乃至７７Ｆ、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂ、インバータ７９を有している。
【００９７】
Ｎ型ＭＯＳＦＥＴ７７ＡのドレインはＭｏｄｅ端子６１と接続され、ゲートはドレインと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｂのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｂのゲートは基準電圧ＶＲ１０Ａと接続され、ドレインは基準電圧ＶＲ１０Ｂと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ａのソース及びＰ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのソースと接続される。
【００９８】
Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｄのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続される。Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは、Ｎ型ＭＯＳＦＥＴ７７Ｃのドレイン及び内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続される。
【００９９】
Ｎ型ＭＯＳＦＥＴ７７Ｃのゲートは基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ｂのゲート、Ｐ型ＭＯＳＦＥＴ７８Ａのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｅのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａの出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｃのソースと接続され、ソースは接地される。Ｎ型ＭＯＳＦＥＴ７７ＤのゲートはＮ型ＭＯＳＦＥＴ７７Ｃのゲートともに基準電圧ＶＲ１１と接続され、ドレインはＰ型ＭＯＳＦＥＴ７８Ａのゲート、Ｐ型ＭＯＳＦＥＴ７８Ｂのドレイン、内部電圧切替回路６９への出力Ｈｖｏｕｔと接続され、ソースはＮ型ＭＯＳＦＥＴ７７Ｆのドレインと接続される。Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートは、インバータ７９の出力と接続され、ドレインはＮ型ＭＯＳＦＥＴ７７Ｄのソースと接続され、ソースは接地される。
【０１００】
インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。また、インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルを、Ｎ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。尚、Ｎ型ＭＯＳＦＥＴ７７Ｂは、前述の高電圧検出回路６６におけるＮ型ＭＯＳＦＥＴ７１Ｄと同様の理由で、Ｐ型ＭＯＳＦＥＴ７８Ａ、７８Ｂのバックゲートがフローティングレベルとなることを防止するために設けられているものである。
【０１０１】
Ｍｏｄｅ端子６１に１２Ｖが印加されると、ＮＯＲ回路７６ＡからのハイレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。インバータ７９は、ＮＯＲ回路７６Ａからのハイレベルを反転したローレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＦＦする。また、ＮＯＲ回路７６Ａからの当該Ｗｒｉｔｅ信号がＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、Ｎ型ＭＯＳＦＥＴ７７ＥはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＥがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＣはＯＮとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＢはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなり、当該電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１０２】
Ｍｏｄｅ端子６１に５Ｖが印加されると、ＮＯＲ回路７６ＡからのローレベルのＷｒｉｔｅ信号がレベルシフト回路６７に入力される。ＮＯＲ回路７６ＡからのローレベルがＮ型ＭＯＳＦＥＴ７７Ｅのゲートに印加されると、当該Ｎ型ＭＯＳＦＥＴ７７ＥはＯＦＦする。また、インバータ７９は、ＮＯＲ回路７６Ａからのローレベルを反転したハイレベルをＮ型ＭＯＳＦＥＴ７７Ｆのゲートに印加させる。この結果、Ｎ型ＭＯＳＦＥＴ７７ＦはＯＮする。Ｎ型ＭＯＳＦＥＴ７７ＦがＯＮすることによって、Ｎ型ＭＯＳＦＥＴ７７ＤはＯＮする。この結果、Ｐ型ＭＯＳＦＥＴ７８Ａのゲートは接地レベルＶＳＳとなり、当該Ｐ型ＭＯＳＦＥＴ７８ＡはＯＮする。また、内部電圧切替回路６９への出力Ｈｖｏｕｔには、ＶＳＳが印加される。更に、ＮＯＤＥ_Ｃの電圧レベルは、５ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧５Ｖ−Ｖｔｎとなる。そして、当該電圧５Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。或いは、Ｍｏｄｅ端子６１に０Ｖが印加されると、ＮＯＲ回路７６Ａからのローレベルによって同様に動作し、ＮＯＤＥ_Ｃの電圧レベルは、Ｎ型ＭＯＳＦＥＴ７７Ｂからの電圧レベル（基準電圧ＶＲ１０Ｂ）から当該Ｎ型ＭＯＳＦＥＴ７７Ｂの閾値電圧Ｖｔｎを減じた電圧ＶＲ１０Ｂ−Ｖｔｎとなる。そして、当該ＶＲ１０Ｂ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌに印加される。
【０１０３】
内部電圧切替回路６９は、Ｐ型ＭＯＳＦＥＴ８０Ａ、８０Ｂを有している。
【０１０４】
Ｐ型ＭＯＳＦＥＴ８０Ａは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔと接続され、ソースが基準電圧ＶＣＣ（例えば、５Ｖ）と接続され、ドレインがメモリアレイ４５と接続される。また、Ｐ型ＭＯＳＦＥＴ８０Ｂは、ゲートがレベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌと接続され、ソースがＭｏｄｅ端子６１と接続され、ドレインがメモリアレイ４５と接続される。
【０１０５】
Ｐ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧５Ｖ−Ｖｔｎ（又はＶＲ１０Ｂ−Ｖｔｎ）がゲートに印加されるとＯＮし、ソースの基準電圧ＶＣＣをメモリアレイ４５に印加させる。Ｐ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧１２Ｖ−Ｖｔｎが印加されるとＯＮし、Ｍｏｄｅ端子６１に印加された１２Ｖをメモリアレイ４５に印加させる。尚、本実施形態においては、Ｐ型ＭＯＳＦＥＴ８０ＡがＯＮするとき、つまりＭｏｄｅ端子６１に５Ｖが印加されるとき、当該Ｐ型ＭＯＳＦＥＴ８０Ａのソース側に接続された基準電圧ＶＣＣ（５Ｖ）がメモリアレイ４５に出力されるような回路構成としているが、これに限るものではない。例えば、Ｍｏｄｅ端子６１に１２Ｖが印加される場合と同様に、当該Ｍｏｄｅ端子６１に印加される５Ｖがメモリアレイ４５に出力されるような回路構成としても良い。
【０１０６】
この結果、メモリアレイ４５は、Ｍｏｄｅ端子６１に１２Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＷｒｉｔｅ信号が送信され、内部電圧切替回路６９からの１２Ｖが印加される。つまり、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１に５Ｖが印加されたとき、Ｍｏｄｅ切替回路６８からハイレベルのＲｅａｄ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、内部電圧切替回路６９からのＶＣＣによって、メモリセル８１からのデータの読み出しが行われることとなる。また、メモリアレイ４５は、Ｍｏｄｅ端子６１が０Ｖのとき、Ｍｏｄｅ切替回路６８からハイレベルのＳｔａｎｄｂｙ信号が送信され、内部電圧切替回路６９からのＶＣＣが印加される。つまり、メモリセル８１に対してデータの書き込み、読み出しが行われないこととなる。
【０１０７】
＝＝メモリ制御回路４１への第１ゲインデータの書き込み＝＝
図１、図５、図９、図１０を参照しつつ、メモリ制御回路４１への第１ゲインデータの書き込みについて説明する。尚、光ディスクからの反射光は、４分割光検出器８５の受光面Ａ乃至Ｄに対し、本来、図５（ａ）に示すように均等に照射されるべきである。しかしながら、４分割光検出器８５の組立工程における取付誤差、経時変化等により、例えば図５（ｂ）に示すように不均等に照射される可能性がある。そこで、本実施形態では、反射光が図５（ｂ）のように照射する場合における、第２演算増幅回路７Ａ乃至７Ｄの出力を、当該反射光が図５（ａ）（図５（ｂ）破線）のように照射されたときの出力に等価とする、第１ゲインデータのメモリ制御回路４１への書き込みについて説明する。つまり、図５（ｂ）に示すように不均等に照射される４分割光検出器８５の受光面Ａ乃至Ｄを、機械的又は手作業等で図５（ａ）に示すように均等に照射する位置に補正することなく、見かけ上図５（ｂ）破線に示すように均等に照射されていることと等価とする第１ゲインデータを、メモリ制御回路４１に対して書き込むものである。
【０１０８】
そのために、例えば図１０に示すように外部装置３０を光ディスク信号処理回路に接続し、当該外部装置３０にて以下の検出、算出等を行う。先ず、第２演算増幅回路７Ａ乃至７Ｄの全てのゲインを所定値に設定する。つまり、帰還抵抗８Ａ乃至８Ｄの抵抗値を、全て同じ抵抗値とする。次に、第１演算増幅回路９Ａ乃至９Ｄのゲインを例えば±０ｄＢとし、反射光が４分割光検出器８５の受光面Ａ乃至Ｄに図５（ｂ）に示すように照射するときの当該第１演算増幅回路９Ａ乃至９Ｄの出力を検出する。そして、第１演算増幅回路９Ａ乃至９Ｄの各出力を示すデータと、予め算出された反射光が図５（ａ）に示すように照射するときの第１演算増幅回路９Ａ乃至９Ｄの各出力を示すテーブルデータとの差を算出する。そして、算出された各差に基づいて、第１演算増幅回路９Ａ乃至９Ｄそれぞれに設定すべきゲインを求める。そして、当該ゲインに対応した設定データから第１ゲインデータを定める。
【０１０９】
例えば、４分割光検出器８５の受光面Ａにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、＋１ｄＢのゲインを第１演算増幅回路９Ａのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｂにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、−３ｄＢのゲインを第１演算増幅回路９Ｂのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｃにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、±０ｄＢのゲインを第１演算増幅回路９Ｃのゲインとして設定しなければならないものとする。また、４分割光検出器８５の受光面Ｄにおける反射光の光量を、図５（ｂ）破線に示す反射光の光量とするためには、＋２ｄＢのゲインを第１演算増幅回路９Ｄのゲインとして設定しなければならないものとする。尚、反射光に対する４分割光検出器８５の受光面Ａ乃至Ｄのずれが生じていない場合（図５（ａ）、（ｂ）破線）においては、第１演算増幅回路９Ａ乃至９Ｄのゲインに対して±０ｄＢが設定されることとなる。
【０１１０】
更に、第１ゲインデータのうちの第１演算増幅回路９Ａのゲインを設定するためのデータ部‘ＡＡＡＡ’は、ゲイン＋１ｄＢを４ビットで表した、例えば０００１となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｂのゲインを設定するためのデータ部‘ＢＢＢＢ’は、ゲイン−３ｄＢを４ビットで表した、例えば１０１１となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｃのゲインを設定するためのデータ部‘ＣＣＣＣ’は、ゲイン±０ｄＢを４ビットで表した、例えば００００となるものとする。また、第１ゲインデータのうちの第１演算増幅回路９Ｄのゲインを設定するためのデータ部‘ＤＤＤＤ’は、ゲイン＋２ｄＢを４ビットで表した、例えば００１０となるものとする。この結果、ヘッダ部、当該ヘッダ部及びデータ部の区切りを示す‘０’を付加した第１ゲインデータは、１１１１１００００１０１０１１００００００００１００に定まる。
【０１１１】
第１ゲインデータを算出した外部装置３０は、当該第１ゲインデータをメモリ制御回路４１に書き込むべく、１２Ｖの電圧をＭｏｄｅ端子６１に印加させる。Ｍｏｄｅ端子６１に印加された１２Ｖは、データ設定回路６２の高電圧検出回路６６、インバータ７０Ａ、レベルシフト回路６７、内部電圧切替回路６９に印加される。
【０１１２】
このため、高電圧検出回路６６のＮＯＤＥ_Ｓの電圧レベルは、Ｐ型ＭＯＳＦＥＴ７２がＯＮとなる電圧レベル（基準電圧ＶＲ７＋Ｖｔｐ）に上昇し、Ｐ型ＭＯＳＦＥＴ７２はＯＮする。更に、ＮＯＤＥ_Ｓの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７１Ａ、７１Ｂの閾値電圧を減じた電圧１２Ｖ−２Ｖｔｎとなり、ハイレベルとなる。この結果、ＮＯＤＥ_Ｔの電圧レベルがハイレベルとなり、インバータ７４Ａにハイレベルが入力される。インバータ７４Ａは、ハイレベルを反転したローレベルをインバータ７４Ｂに出力する。また、インバータ７４Ｂは、ローレベルを反転したハイレベルを、Ｍｏｄｅ切替回路６８に出力する。
【０１１３】
インバータ７０Ａは、１２Ｖのハイレベルを反転したローレベルをインバータ７０Ｂに出力する。また、インバータ７０Ｂは、ローレベルを反転したハイレベルをＭｏｄｅ切替回路６８に出力する。
【０１１４】
Ｍｏｄｅ切替回路６８のインバータ７５Ａは、高電圧検出回路６６からのハイレベルを反転したローレベルをＮＯＲ回路７６Ａに出力する。また、インバータ７５Ｂは、インバータ７０Ｂからのハイレベルを反転したローレベルを、ＮＯＲ回路７６Ａ、７６Ｂに出力する。ＮＯＲ回路７６Ａは、インバータ７５Ａ、７５Ｂの出力がともにローレベルであるため、メモリアレイ４５及びレベルシフト回路６７に対し、ハイレベルのＷｒｉｔｅ信号を出力する。
【０１１５】
レベルシフト回路６７のＮ型ＭＯＳＦＥＴ７７Ｅのゲートは、ＮＯＲ回路７６Ａのハイレベルが印加されることによってＯＮする。この結果、レベルシフト回路６７からの内部電圧切替回路６９への出力Ｈｖｏｕｔ_Ｌは、接地レベルＶＳＳとなる。また、Ｐ型ＭＯＳＦＥＴ７８Ｂは、ＯＮする。そして、ＮＯＤＥ_Ｃの電圧レベルは、１２ＶからＮ型ＭＯＳＦＥＴ７７Ａの閾値電圧Ｖｔｎを減じた電圧１２Ｖ−Ｖｔｎとなる。この結果、Ｐ型ＭＯＳＦＥＴ７８Ｂを介した電圧１２Ｖ−Ｖｔｎが、内部電圧切替回路６９への出力Ｈｖｏｕｔに印加される。
【０１１６】
内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ｂは、レベルシフト回路６７の出力Ｈｖｏｕｔ_Ｌの電圧ＶＳＳが印加されるとＯＮする。また、内部電圧切替回路６９のＰ型ＭＯＳＦＥＴ８０Ａは、レベルシフト回路６７の出力Ｈｖｏｕｔの電圧１２Ｖ−Ｖｔｐが印加されることでＯＦＦする。これにより、Ｍｏｄｅ端子６１に印加された１２Ｖがメモリアレイ４５に印加される。
【０１１７】
この結果、メモリアレイ４５には、Ｍｏｄｅ切替回路６８からのハイレベルのＷｒｉｔｅ信号が送信されるとともに、内部電圧切替回路６９からの１２Ｖが印加される。この結果、内部電圧切替回路６９からの１２Ｖによって、メモリセル８１へのデータの書き込みが順次行われる。つまり、メモリアレイ４５に対して第１ゲインデータが記憶されることとなる。尚、前述のベリファイ動作のため、メモリアレイ４５の０番地のアドレスにはＬＳＢが‘０’であるデータが記憶され、１番地のアドレスにはＬＳＢが‘１’であるデータが記憶されるものとする。また、２番地以降の各アドレスには、第１ゲインデータ（１１１１１００００１０１０１１００００００００１００）を構成する各データが順次、２番地以降の１アドレスごとに記憶されるものする。この結果、第１ゲインデータは、メモリアレイ４５の２番地乃至２７番地のアドレスに記憶されることとなる。更に、前述の第１ゲインデータ送信期間において、第１ゲインデータを例えば３回メモリ制御回路４１から光ディスク信号処理回路に送信するために、２８番地乃至５３番地のアドレスと、５４番地乃至７９番地のアドレスにも同様に第１ゲインデータが記録されるものとする。
【０１１８】
＝＝メモリ制御回路４１のベリファイ動作＝＝
図７、図８、図１１を参照しつつ、メモリ制御回路４１のベリファイ動作について説明する。図１１は、メモリ制御回路４１の動作の一例を示すタイミングチャートである。
【０１１９】
パワーオンリセット回路４２は、電源電圧端子５７に電源電圧ＶＣＣが印加されると、アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７の起動を開始するためのパルスを、当該アドレスカウンタ４４、リングオシレータ４３、ステートマシン４６、カウンタ４７に送信する。リングオシレータ４３は、パワーオンリセット回路４２からのパルスに基づいて起動し、所定周波数のＣＬＫをアドレスカウンタ４４、Ｄ−ＦＦ回路５０、ＮＡＮＤ回路８２Ｂ、ＮＯＲ回路８４Ｂ、カウンタ４７に送信する。ステートマシン４６は、パワーオンリセット回路４２からのパルスに基づいて起動すると、アドレスカウンタ４４、インバータ５３にハイレベルを出力する（ｔ１０）。更に、ステートマシン４６は、ハイレベルのＥＮＢ信号をＡＮＤ回路５２に出力する。
【０１２０】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのハイレベルを反転したローレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。このため、ＡＮＤ回路６４Ａ乃至６４Ｆの出力は、常にローレベルとなり、Ａ１乃至Ａ７は常に‘０’となる。Ｔ−ＦＦ回路６３Ａは、リングオシレータ４３からのＣＬＫの立下りのタイミングまでローレベルを保持し、Ａ０及びＴ−ＦＦ回路６３Ｂにローレベルを出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の０番地のアドレスを示す００００００００となる。そして、メモリアレイ４５の０番地のアドレスに記憶された‘０’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘０’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１１）。
【０１２１】
ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ａのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＦＦとなる。また、インバータ８３Ａは、ＡＮＤ回路５１からのローレベルを反転したハイレベルを、ＮＯＲ回路８４Ａに出力する。ＮＯＲ回路８４Ａは、インバータ８３Ａからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ａのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＦＦとなる。従って、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなる。また、ＮＡＮＤ回路８２Ｂは、ＡＮＤ回路５１からのローレベルが入力されることにより、ハイレベルをＰ型ＭＯＳＦＥＴ５４Ｂのゲートに出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＦＦとなる。また、インバータ８３Ｂは、ＡＮＤ回路５１のローレベルを反転したハイレベルを、ＮＯＲ回路８４Ｂに出力する。ＮＯＲ回路８４Ｂは、インバータ８３Ｂからのハイレベルが入力されることにより、ローレベルをＮ型ＭＯＥＦＥＴ５５Ｂのゲートに出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＦＦとなる。従って、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。
【０１２２】
次に、Ｔ−ＦＦ回路６３Ａは、ＣＬＫの立下りのタイミングで、ハイレベルをＡ０及びＴ−ＦＦ回路６３Ｂに出力する。この結果、アドレスカウンタ４４からメモリアレイ４５、ＥＸＮＯＲ回路４９に対して出力されるアドレスデータＡ０乃至Ａ７は、メモリアレイ４５の１番地のアドレスを示す０００００００１となる。この結果、メモリアレイ４５の１番地のアドレスに記憶された‘１’が読み出されてセンスアンプ４８に入力される。センスアンプ４８は、‘１’を増幅してＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１２）。ＥＸＮＯＲ回路４９は、センスアンプ４８からの出力が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルではないと判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にローレベルを出力する。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、前述したように後段の回路が動作することによって、第１出力端子５９はＨｉ−ｚとなり、データの出力は行われないこととなり、第２出力端子６０はＨｉ−ｚとなり、ＣＬＫの出力は行われないこととなる。そして、再びアドレスカウンタ４４から、メモリアレイ４５の０番地のアドレスを示す００００００００が出力され、前述の動作が繰り返されることとなる。
【０１２３】
ＥＸＮＯＲ回路４９は、例えばセンスアンプ４８にて増幅した‘０’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘０’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１３）。Ｄ−ＦＦ回路５０は、ＥＸＮＯＲ回路４９がハイレベルを出力するまでのローレベルを保持し、ＣＬＫの立下りのタイミングまでローレベルをＡＮＤ回路５１に出力する。つまり、ＡＮＤ回路５１には、ＥＸＮＯＲ回路４９からのハイレベルと、Ｄ−ＦＦ回路５０からのローレベルが入力される。この結果、ＡＮＤ回路５１は、ローレベルのＶ_Ｐａｓｓ信号を出力する。そして、Ｄ−ＦＦ回路５０は、ＣＬＫの立下りのタイミングで、前述のＥＸＮＯＲ回路４９からのハイレベルを保持し、ＡＮＤ回路５１に出力する。
【０１２４】
ＥＸＮＯＲ回路４９は、センスアンプ４８にて増幅した‘１’が、アドレスカウンタ４４からのアドレスデータのＬＳＢ‘１’を示すレベルであると判別すると、Ｄ−ＦＦ回路５０、ＡＮＤ回路５１にハイレベルを出力する（ｔ１４）。ＡＮＤ回路５１は、Ｄ−ＦＦ回路５０の出力と、ＥＸＮＯＲ回路４９の出力がともにハイレベルであるため、ハイレベルのＶ_Ｐａｓｓ信号を出力する。ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、アドレスカウンタ４４、インバータ５３にローレベルを出力する。インバータ５３は、Ｖ_Ｐａｓｓ信号がハイレベルに遷移したことをトリガーにステートマシン４６にて生成されたローレベルを反転し、ＡＮＤ回路５２にハイレベルを出力する。この結果、ＡＮＤ回路５２の出力はハイレベルとなり（ｔ１４）、当該ハイレベルをｔ１４乃至ｔ１６間出力し続ける。
【０１２５】
アドレスカウンタ４４のインバータ６５は、ステートマシン４６からのローレベルを反転したハイレベルを、ＡＮＤ回路６４Ａ乃至６４Ｆに出力する。この結果、ＡＮＤ回路６４Ａ乃至６４Ｆは、Ｔ−ＦＦ回路６３Ｂ乃至６３Ｇの出力に応じた出力をする。つまり、アドレスカウンタ４４は、メモリアレイ４５の２番地以降を示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力することとなる。この結果、ＥＸＮＯＲ回路４９において、センスアンプ４８の動作が安定しているか否かを判別するためのベリファイ動作が終了することとなる。
【０１２６】
＝＝メモリ制御回路４１の第１ゲインデータ、ＣＬＫの出力＝＝
図６、図７、図１１を参照しつつ、メモリ制御回路４１の第１ゲインデータ、ＣＬＫの出力について説明する。尚、本実施形態においては、図６に示すようにメモリ制御回路４１と光ディスク信号処理回路は接続可能であり、メモリ制御回路４１から第１出力端子５９を介して第１ゲインデータが、第２出力端子６０を介してＣＬＫが出力されるものとして説明する。
【０１２７】
ステートマシン４６は、ＡＮＤ回路５１からのハイレベルのＶ_Ｐａｓｓ信号が入力されると、カウンタ４７のカウントを開始させるための信号を当該カウンタ４７に送信する。カウンタ４７は、ステートマシン４６からの信号に基づいて、リングオシレータ４３からのＣＬＫの立下りをカウントする。そして、ステートマシン４６は、カウンタ４７のカウント値が第１ゲインデータ送信期間に対応するカウント値に達したか否かを判別する。
【０１２８】
先ず、第１出力端子５９からの第１ゲインデータの出力について説明する。
アドレスカウンタ４４は、前述したベリファイ動作が終了すると、例えばメモリアレイ４５の２番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の２番地のアドレスに記憶された、第１ゲインデータの先頭である‘１’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘１’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する（ｔ１５）。尚、ＥＸＮＯＲ回路４９は、ベリファイ動作においてセンスアンプ４８の動作が安定していることから、常にハイレベルを出力するため、以下説明を省略する。また、この結果、ＡＮＤ回路５１は、ハイレベルのＶ_ＰＡＳＳ信号を出力するため、以下説明を省略する。
【０１２９】
ＮＡＮＤ回路８２Ａは、ＡＮＤ回路５１の出力と、センスアンプ４８の出力である‘１’がともにハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ａのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＡはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ａのソースと接続された基準電圧ＶＲ５であるハイレベルが、第１出力端子５９に印加されて出力される（ｔ１５）。そして、メモリアレイ４５の３番地乃至６番地（２番地を含めてヘッダ部が記憶された番地）のアドレスに記憶された‘１’に対しても同様の動作となり、第１出力端子５９からハイレベルが出力されることとなる。
【０１３０】
アドレスカウンタ４４は、メモリアレイ４５の７番地のアドレスを示すアドレスデータを、当該メモリアレイ４５、ＥＸＮＯＲ回路４９に出力する。この結果、メモリアレイ４５の７番地のアドレスに記憶された、第１ゲインデータのヘッダ部とデータ部の区切りを示す‘０’がセンスアンプ４８に出力される。センスアンプ４８は、メモリアレイ４５からの‘０’を増幅して、ＥＸＮＯＲ回路４９、ＮＡＮＤ回路８２Ａ、ＮＯＲ回路８４Ａに出力する。
【０１３１】
インバータ８３Ａは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ａに出力する。そして、ＮＯＲ回路８４Ａは、インバータ８３Ａの出力と、センスアンプ４８の出力である‘０’がともにローレベルであるため、Ｎ型ＭＯＳＦＥＴ５５Ａのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＡはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ａのソースが接地されていることから、第１出力端子５９はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、センスアンプ４８の出力によってＰ型ＭＯＳＦＥＴ５４Ａ又はＮ型ＭＯＳＦＥＴ５５ＡがＯＮし、当該センスアンプ４８の出力に１対１に対応したデータが第１出力端子５９から出力される（ｔ１５以降）。つまり、メモリアレイ４５に記憶された第１ゲインデータ（１１１１１００００１０１０１１００００００００１００）が順次第１出力端子５９から出力されることとなる。
【０１３２】
次に、第２出力端子６０からのＣＬＫの出力について説明する。ＮＡＮＤ回路８２Ｂは、リングオシレータ４３からのＣＬＫがハイレベルのとき、ＡＮＤ回路５１の出力がハイレベルであるため、Ｐ型ＭＯＳＦＥＴ５４Ｂのゲートにローレベルを出力する。この結果、Ｐ型ＭＯＳＦＥＴ５４ＢはＯＮする。従って、Ｐ型ＭＯＳＦＥＴ５４Ｂのソースと接続された基準電圧ＶＲ６であるハイレベルが、第２出力端子６０に印加されて出力される。また、インバータ８３Ｂは、ＡＮＤ回路５１からのハイレベルを反転したローレベルをＮＯＲ回路８４Ｂに出力する。そして、ＮＯＲ回路８４Ｂは、リングオシレータ４３からのＣＬＫがローレベルのとき、Ｎ型ＭＯＳＦＥＴ５５Ｂのゲートにハイレベルを出力する。この結果、Ｎ型ＭＯＳＦＥＴ５５ＢはＯＮする。従って、Ｎ型ＭＯＳＦＥＴ５５Ｂのソースが接地されていることから、第２出力端子６０はローレベルとなる。このように、ＡＮＤ回路５１の出力がハイレベルである場合、リングオシレータ４３からのＣＬＫのレベルによってＰ型ＭＯＳＦＥＴ５４Ｂ又はＮ型ＭＯＳＦＥＴ５５ＢがＯＮし、当該ＣＬＫに１対１に対応したＣＬＫが第２出力端子６０から出力される（ｔ１４以降）。
【０１３３】
ステートマシン４６は、カウンタ４７のカウント値が第１ゲインデータ送信期間に対応するカウント値に達したと判別すると（つまり、第１ゲインデータが第１出力端子５９から３回出力されると）、アドレスカウンタ４４、センスアンプ４８、第１出力端子５９及び第２出力端子６０の出力を制御するためのＡＮＤ回路５２に対し、動作を停止するためのローレベルの信号を出力する（ｔ１６）。この結果、前述したように第１出力端子５９、第２出力端子６０はＨｉ−ｚとなる。
【０１３４】
＝＝光ディスク信号処理回路の動作＝＝
図１乃至図３、図５、図６、図１２を参照しつつ、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路の動作について説明する。図１２は、本発明に係る第１通信回路（データ処理回路）３を適用した光ディスク信号処理回路の動作の一例を示すタイミングチャートである。
【０１３５】
先ず、メモリ制御回路４１から出力される第１ゲインデータ、ＣＬＫに対する光ディスク信号処理回路の動作について説明する。
【０１３６】
パワーオンリセット回路２は、電源電圧端子１１に電源電圧ＶＣＣが印加されると、第１通信回路３、第１ゲイン設定回路４を起動するためのパルスを、当該第１通信回路３、第１ゲイン設定回路４に送信する（ｔ０）。第１ゲイン設定回路４は、パワーオンリセット回路２からのパルスに基づいて起動し、第１演算増幅回路９Ａ乃至９Ｄのゲインを±０ｄＢとすべく、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値をゼロ（短絡）とする（ｔ１）。
【０１３７】
第１通信回路３は、パワーオンリセット回路２からのパルスに基づいて起動する。そして、第１通信回路３のスイッチ回路１５Ａ、１５Ｂは、当該第１通信回路３の電源電圧が印加されて開く。ヘッダ検出回路１６は、第２入力端子１４を介して入力されるＣＬＫの立下りのタイミングで、第１入力端子１３を介して入力される第１ゲインデータを取り込む（ｔ２以降）。そして、ヘッダ検出回路１６は、５つのＣＬＫの立下りのタイミングで‘１’を取り込むと（ｔ２ｔ３間）、スイッチ回路１５Ａ、１５Ｂを閉じるための信号を、当該スイッチ回路１５Ａ、１５Ｂに送信する。スイッチ回路１５Ａ、１５Ｂは、ヘッダ検出回路１６からの信号に基づいて閉じる。これによって、第１ゲインデータのヘッダ部以降のデータ（００００１０１０１１００００００００１００）が、ＣＬＫの立下りのタイミングで、順次シフトレジスタ１９に格納されることとなる（ｔ３以降）。
【０１３８】
また、ヘッダ検出回路１６は、クロックカウンタ１７にＣＬＫをカウントさせるための信号を、当該クロックカウンタ１７に送信する。クロックカウンタ１７は、当該信号に基づいて、ＣＬＫの立下りをカウントする。また、ヘッダ検出回路１６は、データ部の区切りを示す‘０’が所定のタイミングでシフトレジスタ１９に格納されたか否かをラッチパルス発生回路１８にて判別させるべく、当該ラッチパルス発生回路１８に信号を送信する。
【０１３９】
ラッチパルス発生回路１８は、ヘッダ検出回路１６からの信号に基づき、クロックカウンタ１７のカウント値に基づく所定のタイミングで、シフトレジスタ１９に ‘０’（データ部の区切りを示す‘０’）が格納されたか否かを判別する。図３を参照しつつ詳述すると、先ず、ヘッダ部以降のデータの‘１’番目のデータ‘０’がシフトレジスタ１９に格納される。ＡＮＤ回路２２Ａは、クロックカウンタ１７のカウント値‘１’と、レジスタ２１Ｂに保持されている‘１’を示すバイナリデータが一致すると判別し、一方の論理値‘１’をＯＲ回路２３に出力する。そして、ＯＲ回路２３は、一方の論理値‘１’を出力する。ＡＮＤ回路２２Ｆは、ＯＲ回路２３からの一方の論理値‘１’と、シフトレジスタ１９に格納された‘０’を反転した‘１’とが一致すると判別し、一方の論理値‘１’を出力する。そして、ヘッダ部以降のデータの‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときについても同様に、シフトレジスタ１９に‘０’が格納されたか否かを判別されることとなる。そして、ラッチパルス発生回路１８は、‘１’‘６’、‘１１’、‘１６’、‘２１’番目のデータがシフトレジスタ１９に格納されたときの全てのＡＮＤ回路２２Ｆの出力が一方の論理値‘１’であると判別すると、ラッチ回路２０及びスイッチ回路１５Ａ、１５Ｂにラッチパルスを出力する。この結果、第１ゲインデータのヘッダ部以降のデータが全てシフトレジスタ１９に格納されたこととなる（ｔ４）。
【０１４０】
スイッチ回路１５Ａ、１５Ｂは、ラッチパルス発生回路１８からのラッチパルスに基づいて開く。この結果、第１ゲインデータ以降のデータ、ＣＬＫが第１通信回路３に入力されなくなる。ラッチ回路２０は、ラッチパルス発生回路１８からのラッチパルスに基づいて、シフトレジスタ１９に格納されたヘッダ部以降のデータをラッチし、第１ゲイン設定回路４に出力する。
【０１４１】
第１ゲイン設定回路４は、第１通信回路３からのヘッダ部以降のデータに対してデコード処理を施して、ゲイン設定抵抗１０Ａ乃至１０Ｄの抵抗値を算出する。つまり、第１ゲイン設定回路４は、第１演算増幅回路９Ａに設定すべきゲイン（＋１ｄＢ）のためのデータ部（０００１）に基づいて、ゲイン設定抵抗１０Ａに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｂに設定すべきゲイン（−３ｄＢ）のためのデータ部（１０１１）に基づいて、ゲイン設定抵抗１０Ｂに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｃに設定すべきゲイン（±０ｄＢ）のためのデータ部（００００）に基づいて、ゲイン設定抵抗１０Ｃに設定すべき当該ゲインに対応した抵抗値を算出する。また、第１ゲイン設定回路４は、第１演算増幅回路９Ｄに設定すべきゲイン（＋２ｄＢ）のためのデータ部（００１０）に基づいて、ゲイン設定抵抗１０Ｄに設定すべき当該ゲインに対応した抵抗値を算出する。そして、第１ゲイン設定回路４は、算出した抵抗値に対応する信号を、ゲイン設定抵抗１０Ａ乃至１０Ｄにそれぞれに送信する。
【０１４２】
ゲイン設定抵抗１０Ａは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ａ１、入力抵抗１０Ａ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ａのゲインは、＋１ｄＢとなる。また、ゲイン設定抵抗１０Ｂは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｂ１、入力抵抗１０Ｂ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｂのゲインは、−３ｄＢとなる。また、ゲイン設定抵抗１０Ｃは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｃ１、入力抵抗１０Ｃ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｃのゲインは、±０ｄＢとなる。また、ゲイン設定抵抗１０Ｄは、第１ゲイン設定回路４からの信号に基づき、帰還抵抗１０Ｄ１、入力抵抗１０Ｄ２の抵抗値が変化することによって、当該信号に応じた抵抗値となる。この結果、第１演算増幅回路９Ｄのゲインは、＋２ｄＢとなる。このように第１演算増幅回路９Ａ乃至９Ｄのゲインが設定されることによって、図５（ｂ）に示すように４分割光検出器８５の受光面Ａ乃至Ｄに照射されたときの第２演算増幅回路７Ａ乃至７Ｄの出力を、機械的又は手作業等で補正することなく、見かけ上図５（ｂ）破線のように照射されたときの出力に補正することが可能となる。
【０１４３】
次に、図６に示すように不図示の外部回路から出力される第２ゲインデータＡ、Ｂに対する光ディスク信号処理回路の動作について説明する。尚、本実施形態における第２ゲインデータＡ、Ｂは、ある光ディスクの媒体の種類に対応したものであって、例えば第２ゲインデータＡはＨ（ハイレベル）、第２ゲインデータＢはＭ（ミドルレベル）であるものとして、以下説明する。
【０１４４】
第２通信回路５は、抵抗２４Ａ、２４Ｂで分圧された、第１入力端子１３からのＨの第２ゲインデータＡが入力される。また、第２通信回路５は、抵抗２４Ｃ、２４Ｄで分圧された、第２入力端子１４からのＭの第２ゲインデータＢが入力される。第２通信回路５は、前述のテーブルデータから、第２ゲインデータＡがＨ、第２ゲインデータＢがＭであるときの１対１に対応したデータを読み出す。そして、第２通信回路５は、読み出したデータに対応する抵抗値を帰還抵抗８Ａ乃至８Ｄに設定するべく、当該抵抗値に対応するデータを第２ゲイン設定回路３１に送信する。第２ゲイン設定回路３１は、第２通信回路５からのデータに対して所定のデコード処理を施す。そして、第２ゲイン設定回路３１は、データに対応した抵抗値を帰還抵抗８Ａ乃至８Ｄに定めるための信号を、当該帰還抵抗８Ａ乃至８Ｄに送信する。帰還抵抗８Ａ乃至８Ｄは、第２通信回路５からの信号に基づいた抵抗値となる。この結果、第２演算増幅回路７Ａ乃至７Ｄは、第２ゲインデータＡ、Ｂのレベルに応じたゲインとなる。つまり、第２演算増幅回路７Ａ乃至７Ｄのゲインは、前述のある光ディスクに対応するゲインとなる。
【０１４５】
尚、上述した実施形態によれば、４つの受光面Ａ乃至Ｄを有する４分割光検出器８５を用いているが、これに限るものではない。例えば、全受光面の中心から同一の放射角度で隣接配置された４の整数倍の数の受光面を有する光検出器を設けても良い。そして、第２演算増幅回路７、第１演算増幅回路９を、受光面に対応する数で設けることによって、同様の効果を奏することも可能である。
【０１４６】
また、第２ゲインデータＡ、Ｂは、不図示の外部回路から出力されているが、これに限るものではない。例えば、第２ゲインデータＡ、Ｂをメモリ制御回路４１のメモリアレイ４５に予め記憶させておき、メモリ制御回路４１からの当該第２ゲインデータＡ、Ｂを第２通信回路５は処理するように設けても良い。
【０１４７】
また、第１ゲインデータ及びＣＬＫは、メモリ制御回路４１から出力されているが、これに限るものではない。例えば、第１ゲインデータ及びＣＬＫを、第２ゲインデータＡ、Ｂと同様に、不図示の外部回路からの出力させるように設けても良い。
【０１４８】
また、上述のパワーオンリセット回路２、４２は、電源電圧端子１１、５７に電源電圧ＶＣＣが印加されるとともに、パルスを発生しているがこれに限るものではない。例えば、電源電圧端子１１、５７の電源電圧ＶＣＣが所定の電圧値まで昇圧した後、パルスを発生するように設けても良い。この結果、より確実に光ディスク信号処理回路、メモリ制御回路４１は前述の処理動作を行うことが可能となる。
【０１４９】
上述した実施形態によれば、複数のデータ部と隣接する複数のデータ部を区切る、例えば‘０’とからなる第１ゲインデータに対して、‘０’に対応するクロック数をクロックカウンタ１７がカウントしたとき、ラッチパルス発生回路１８が‘０’を保持したか否かを判別することが可能となる。つまり、第１ゲインデータにおける‘０’を、正しいタイミングでシフトレジスタ１９が保持したか否かを判別することが可能となる。そして、正しいタイミングでシフトレジスタ１９が‘０’を保持したとき、第１ゲインデータをゲイン設定回路４に出力することが可能となる。この結果、第１通信回路３の後段のゲイン設定回路４における第１ゲインデータに基づく処理の誤りを軽減することが可能となる。
【０１５０】
更に、シフトレジスタ１９が‘０’を保持したことを示すラッチパルス発生回路１８のラッチパルスに基づいて、第１ゲインデータをシリアル入力するスイッチ回路１５Ａと、ＣＬＫを入力するスイッチ回路１５Ｂをオフすることによって、シフトレジスタ１９への第１ゲインデータ及びＣＬＫの入力を禁止することが可能となる。この結果、仮に第１ゲインデータ及びＣＬＫが再び第１通信回路３に送信される場合であっても、当該第１ゲインデータ及びＣＬＫに対して処理を行わずに済むこととなり、第１通信回路３の動作による負担（例えば、消費電力）を軽減することが可能となる。また、仮に第１通信回路３路が誤動作する可能性のある第１ゲインデータが送信される場合であっても、当該第１通信回路３の誤動作を防止することが可能となる。
【０１５１】
更に、ヘッダ部を検出したことを示すヘッダ検出回路１６の検出結果に基づいて、スイッチ回路１５Ａ、１５Ｂをオンし、第１ゲインデータ及びＣＬＫのシフトレジスタ１９への入力を許可することが可能となる。この結果、例えば、第１ゲインデータよりも先に入力されたデータをシフトレジスタ１９が保持することを防止することが可能となり、第１通信回路３が当該先に入力されたデータに基づいて処理することを防止することが可能となる。更に、ヘッダ部を有する第１ゲインデータに対してのみ、第１通信回路３は動作することが可能となり、当該第１通信回路３の後段のゲイン設定回路４に正確な第１ゲインデータを出力することが可能となる。
【０１５２】
更に、複数のデータ部の区切りを論理値‘０’（又は‘１’）に固定された１ビットデータとすることにより、ラッチパルス発生回路１８による判別を容易なものとすることが可能となる。この結果、ラッチパルス発生回路１８の回路構成を複雑化することなく、容易で安価な構成で提供することが可能となる。
【０１５３】
以上、本発明に係るデータ処理回路について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【０１５４】
【図１】光ディスク信号処理回路の全体構成の一例を示すブロック図である。
【図２】本発明に係る第１通信回路の詳細の一例を示すブロック図である。
【図３】ラッチパルス発生回路の一例を示すブロック図である。
【図４】ゲイン設定抵抗の一例を示す回路図である。
【図５】レーザー光が光ディスクのトラックに照射されたときのスポット光、４分割光検出器にて受光した反射光を示す図である。
【図６】光ディスク信号処理回路とメモリ制御回路の接続を示す図である。
【図７】メモリ制御回路の全体構成の一例を示すブロック図である。
【図８】アドレスカウンタの詳細の一例を示すブロック図である。
【図９】データ設定回路の詳細の一例を示すブロック図である。
【図１０】光ディスク信号処理回路、メモリ制御回路、外部装置の接続を示す図である。
【図１１】メモリ制御回路の動作の一例を示すタイミングチャートである。
【図１２】光ディスク信号処理回路の動作の一例を示すタイミングチャートである。
【符号の説明】
【０１５５】
１ 光ディスク信号処理回路
２ パワーオンリセット回路 ３ 第１通信回路
４ 第１ゲイン設定回路 ５ 第２通信回路
６ フォトダイオード ７、９ 演算増幅回路
８ 帰還抵抗 １０ ゲイン設定抵抗（帰還抵抗、入力抵抗）
１１ 電源電圧端子 １２ ＧＮＤ端子
１３ 第１入力端子 １４ 第２入力端子
１５ スイッチ回路 １６ ヘッダ検出回路
１７ クロックカウンタ １８ ラッチパルス発生回路
１９ シフトレジスタ ２０ ラッチ回路
２１ レジスタ ２２ ＡＮＤ回路
２３ ＯＲ回路 ２４ 抵抗
２５ スイッチ回路 ２６ 抵抗
３０ 外部装置 ３１ 第２ゲイン設定回路
４１ メモリ制御回路 ４２ パワーオンリセット回路
４３ リングオシレータ ４４ アドレスカウンタ
４５ メモリアレイ ４６ ステートマシン
４７ カウンタ ４８ センスアンプ
４９ ＥＸＮＯＲ回路 ５０ Ｄ−ＦＦ回路
５１、５２、６４ ＡＮＤ回路 ５３ インバータ
５４ Ｐ型ＭＯＳＦＥＴ ５５ Ｎ型ＭＯＳＦＥＴ
５７ 電源電圧端子 ５８ ＧＮＤ端子
５９ 第１出力端子 ６０ 第２出力端子
６１ Ｍｏｄｅ端子 ６２ データ設定回路
６３ Ｔ−ＦＦ回路 ６５ インバータ
６６ 高電圧検出回路 ６７ レベルシフト回路
６８ Ｍｏｄｅ切替回路 ６９ 内部電圧切替回路
７０、７４ インバータ ７５、７９ インバータ
７１、７７ Ｎ型ＭＯＳＦＥＴ ７２、７８ Ｐ型ＭＯＳＦＥＴ
７３ 抵抗 ７６ ＮＯＲ回路
８０ Ｐ型ＭＯＳＦＥＴ ８１ メモリセル
８２ ＮＡＮＤ回路 ８３ インバータ
８４ ＮＯＲ回路 ８５ ４分割光検出器
【特許請求の範囲】
【請求項１】
複数の第１データと、隣接する前記複数の第１データを区切るべく前記複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、
前記シフトレジスタが前記データ列の保持を開始することに伴って、前記クロックのカウントを開始するカウンタと、
前記カウンタが前記第２データに対応するクロック数をカウントした場合、前記シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、
前記シフトレジスタが前記第２データを保持したことを示す前記判別回路の判別結果に基づいて、前記シフトレジスタが保持する前記データ列を出力する出力回路と、
を備えたことを特徴とするデータ処理回路。
【請求項２】
前記シフトレジスタに前記データ列をシリアル入力するための第１スイッチ回路と、
前記シフトレジスタに前記クロックを入力するための第２スイッチ回路と、を備え、
前記判別回路は、前記シフトレジスタが前記第２データを保持したことを示す前記判別結果に基づいて、前記第１及び第２スイッチ回路をオフする、
ことを特徴とする請求項１に記載のデータ処理回路。
【請求項３】
前記データ列が有する当該データ列の先頭を示すヘッダデータを検出するヘッダ検出回路を備え、
前記ヘッダ検出回路は、前記ヘッダデータを検出したことを示す検出結果に基づいて、前記第１及び第２スイッチ回路をオンする、
ことを特徴とする請求項２に記載のデータ処理回路。
【請求項４】
前記第２データは、一方の論理値又は他方の論理値からなる１ビットデータである、
ことを特徴とする請求項１乃至請求項３の何れかに記載のデータ処理回路。
【請求項１】
複数の第１データと、隣接する前記複数の第１データを区切るべく前記複数の第１データの間に介在する第２データと、からなるデータ列を、所定周波数のクロックに基づいて順次保持するシフトレジスタと、
前記シフトレジスタが前記データ列の保持を開始することに伴って、前記クロックのカウントを開始するカウンタと、
前記カウンタが前記第２データに対応するクロック数をカウントした場合、前記シフトレジスタが当該第２データを保持したか否かを判別する判別回路と、
前記シフトレジスタが前記第２データを保持したことを示す前記判別回路の判別結果に基づいて、前記シフトレジスタが保持する前記データ列を出力する出力回路と、
を備えたことを特徴とするデータ処理回路。
【請求項２】
前記シフトレジスタに前記データ列をシリアル入力するための第１スイッチ回路と、
前記シフトレジスタに前記クロックを入力するための第２スイッチ回路と、を備え、
前記判別回路は、前記シフトレジスタが前記第２データを保持したことを示す前記判別結果に基づいて、前記第１及び第２スイッチ回路をオフする、
ことを特徴とする請求項１に記載のデータ処理回路。
【請求項３】
前記データ列が有する当該データ列の先頭を示すヘッダデータを検出するヘッダ検出回路を備え、
前記ヘッダ検出回路は、前記ヘッダデータを検出したことを示す検出結果に基づいて、前記第１及び第２スイッチ回路をオンする、
ことを特徴とする請求項２に記載のデータ処理回路。
【請求項４】
前記第２データは、一方の論理値又は他方の論理値からなる１ビットデータである、
ことを特徴とする請求項１乃至請求項３の何れかに記載のデータ処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１０４３３５（Ｐ２００７−１０４３３５Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００５−２９１６３０（Ｐ２００５−２９１６３０）
【出願日】平成１７年１０月４日（２００５．１０．４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１７年１０月４日（２００５．１０．４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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