【課題】ドライバＩＣチップにおける、駆動データ信号の転送に要する時間を短くする。
【解決手段】アレイを構成する被駆動素子（１０１〜１０４、１０５〜１０８）を、駆動データ信号（ＤＯＴ１〜ＤＯＴ１９２）に基づいて駆動する駆動部（ＤＲＶ）と、駆動データ信号を転送するためのシフトレジスタ（ＳＦＲａ〜ＳＦＲｄ）の前段に設けられ、遅延時間を選択可能な遅延回路（３３１〜３３４）を備える。シフトレジスタ（ＳＦＲａ〜ＳＦＲｄ）はまた，遅延時間を選択するためのデータ（Ｈｄ）を転送し、メモリ（ＭＤＭ）に記憶させる。

【特許請求の範囲】
【請求項１】
アレイを構成する被駆動素子を、駆動データ信号に基づいて駆動する駆動部と、
前記駆動データ信号を転送するためのシフトレジスタと、
前記シフトレジスタの前段に設けられ、遅延時間を選択可能な遅延回路と
を有するドライバＩＣチップにおいて、
前記遅延時間を選択するためのデータを記憶するメモリをさらに備え、
前記シフトレジスタは、前記遅延時間を選択するためのデータを転送し、前記メモリに記憶させる
ことを特徴とするドライバＩＣチップ。
【請求項２】
前記遅延回路が、縦続接続可能な複数のバッファ回路を備え、前記遅延回路の選択が、前記バッファ回路の縦続段数の選択により行われる
ことを特徴とする請求項１に記載のドライバＩＣチップ。
【請求項３】
電源投入時にパルス信号を発生し、前記メモリに所定の値にリセットする信号発生手段をさらに備える
ことを特徴とする請求項１又は２に記載のドライバＩＣチップ。
【請求項４】
前記シフトレジスタは、
第１段乃至第Ｎ段（Ｎは３以上の整数）のフリップフロップと選択回路とを備え、
第１段のフリップフロップのデータ入力端子は当該ドライバＩＣチップのデータ入力端子に接続され、
第２段乃至第（Ｎ−１）段のフリップフロップのデータ入力端子は、それぞれ第１段乃至第（Ｎ−２）段のフリップフロップの出力端子に接続され、
前記選択回路の第１及び第２の入力端子は、それぞれ第（Ｎ−２）段のフリップフロップの出力端子及び第（Ｎ−１）段のフリップフロップの出力端子に接続され、
第Ｎ段のフリップフロップのデータ入力端子は、前記選択回路の出力端子に接続され、
前記Ｎ段のフリップフロップの出力は当該ドライバＩＣチップのデータ出力端子に接続されており、
前記選択回路が前記第１の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続された（Ｎ−１）段のシフトレジスタとして作用し、
前記選択回路が前記第２の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続されたＮ段のシフトレジスタとして作用する
ことを特徴とする請求項１乃至３のいずれかに記載のドライバＩＣチップ。
【請求項５】
アレイを構成する被駆動素子を、駆動データ信号に基づいて駆動する駆動部と、
前記駆動データ信号を転送するためのシフトレジスタと
を有するドライバＩＣチップにおいて、
前記シフトレジスタは、複数個のフリップフロップを接続して成るものであり、
初段フリップフロップのデータ入力端子は、遅延時間選択信号に基づいて遅延時間を切り替え可能な遅延回路を介して当該ドライバＩＣチップのデータ入力端子に接続され、
前記遅延時間選択信号を入力する遅延時間選択信号端子をさらに有する
ことを特徴とするドライバＩＣチップ。
【請求項６】
前記遅延回路が、
複数段のインバータを直列接続してなるインバータチェーンと、
前記遅延時間選択信号に基づいて前記インバータチェーンの接続段数を切り替える切り替え回路とを有する
ことを特徴とする請求項５に記載のドライバＩＣチップ。
【請求項７】
前記ドライバＩＣチップは、端子パッドが形成される面が長方形状に形成され、
その長辺に沿って前記被駆動素子との接続のための端子が設けられ、
その一方の短辺に前記遅延時間選択信号端子が設けられている
ことを特徴とする請求項５又は６に記載のドライバＩＣチップ。
【請求項８】
前記シフトレジスタは、
第１段乃至第Ｎ段（Ｎは３以上の整数）のフリップフロップと選択回路とを備え、
第１段のフリップフロップのデータ入力端子は当該ドライバＩＣチップのデータ入力端子に接続され、
第２段乃至第（Ｎ−１）段のフリップフロップのデータ入力端子は、それぞれ第１段乃至第（Ｎ−２）段のフリップフロップの出力端子に接続され、
前記選択回路の第１及び第２の入力端子は、それぞれ第（Ｎ−２）段のフリップフロップの出力端子及び第（Ｎ−１）段のフリップフロップの出力端子に接続され、
第Ｎ段のフリップフロップのデータ入力端子は、前記選択回路の出力端子に接続され、
前記Ｎ段のフリップフロップの出力は当該ドライバＩＣチップのデータ出力端子に接続されており、
前記選択回路が前記第１の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続された（Ｎ−１）段のシフトレジスタとして作用し、
前記選択回路が前記第２の入力端子への入力を選択して出力端子から出力するときは、前記シフトレジスタはカスケード接続されたＮ段のシフトレジスタとして作用する
ことを特徴とする請求項５乃至７のいずれかに記載のドライバＩＣチップ。
【請求項９】
請求項１乃至４のいずれかに記載のドライバＩＣチップを複数個カスケード接続して成る駆動装置。
【請求項１０】
請求項５乃至８のいずれかに記載のドライバＩＣチップを複数個カスケード接続して成る駆動装置であって、
第１段のドライバＩＣチップの前記遅延時間選択信号端子には、前記遅延時間を第１の値にするため遅延時間選択信号が入力され、
前記第２段以降のドライバＩＣチップの前記遅延時間選択信号端子には、前記遅延時間を前記第１の値よりも短い第２の値にする遅延時間選択信号が入力されている
ことを特徴とする駆動装置。
【請求項１１】
前記遅延時間を第１の値にするための遅延時間選択信号が、前記遅延時間選択信号端子をグランド電位に接続することにより与えられ、
前記遅延時間を前記第２の値にする遅延時間選択信号が、前記遅延時間選択信号端子を開放することにより与えられる
ことを特徴とする請求項１０に記載の駆動装置
【請求項１２】
前記被駆動素子と、
請求項９乃至１１のいずれかに記載の駆動装置とを備え、
前記被駆動素子が印刷用被駆動素子である
ことを特徴とするプリントヘッド。
【請求項１３】
前記ドライバＩＣチップの前記シフトレジスタが前記被駆動素子のための補正データの転送を行うとともに、前記印刷用被駆動素子の前記駆動データ信号としての印刷データ信号の転送を行うものであり、
前記ドライバＩＣチップにデータ転送のためのクロック信号を供給する制御部をさらに備え、
前記制御部は、前記補正データの転送時においては、前記印刷データ信号の転送時に比べ、より低い周波数のクロック信号を供給する
ことを特徴とする請求項１２に記載のプリントヘッド。
【請求項１４】
前記印刷用被駆動素子が、発光素子又は発熱素子である
ことを特徴とする請求項１２又は１３に記載のプリントヘッド。
【請求項１５】
請求項１２乃至１４のいずれかに記載のプリントヘッドを備え、
感光体ドラムに静電潜像を形成する露光装置と、
前記感光体ドラム上に前記静電潜像に対応したトナー像を形成する現像部と、
前記感光体ドラム上のトナー像を印刷用紙に転写する転写部とを備えた
ことを特徴とする画像形成装置。
【請求項１６】
前記被駆動素子と、
請求項９乃至１１のいずれかに記載の駆動装置とを備え、
前記被駆動素子が発光素子である
ことを特徴とする表示装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５】

【図４６】

【図４７】

【図４８】

【図４９】

【図５０】

【図５１】

【図５２】

【図５３】

【図５４】

【図５５】

【図５６】

【公開番号】特開２０１３−２８１６８（Ｐ２０１３−２８１６８Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１２−１８９９５０（Ｐ２０１２−１８９９５０）
【出願日】平成２４年８月３０日（２０１２．８．３０）
【分割の表示】特願２００７−１１１４５０（Ｐ２００７−１１１４５０）の分割
【原出願日】平成１９年４月２０日（２００７．４．２０）
【出願人】（５９１０４４１６４）株式会社沖データ (2,444)
【出願人】（５００００２５７１）株式会社沖デジタルイメージング (186)
【Ｆターム（参考）】