バススイッチ回路
【課題】より確実に信号を伝送することが可能なバススイッチ回路を提供する。
【解決手段】バススイッチ回路は、第１、第２の入出力端子間に接続されたバススイッチ素子を備える。バススイッチ回路は、第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子を備える。バススイッチ回路は、第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子を備える。バススイッチ回路は、第１の信号と、第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路を備える。バススイッチ回路は、第１の信号、第２の信号、および、遅延信号に基づいて、第１および第２の制御信号を出力する制御信号生成回路と、を備える。
【解決手段】バススイッチ回路は、第１、第２の入出力端子間に接続されたバススイッチ素子を備える。バススイッチ回路は、第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子を備える。バススイッチ回路は、第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子を備える。バススイッチ回路は、第１の信号と、第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路を備える。バススイッチ回路は、第１の信号、第２の信号、および、遅延信号に基づいて、第１および第２の制御信号を出力する制御信号生成回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、バススイッチ回路に関する。
【背景技術】
【０００２】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やベースバンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表されるシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の電源電圧は、使用プロセスや低消費電力化のため、低電圧化が進んでいる。
【０００３】
一方、従来から使用されてきているシステムやアナログ信号を処理するシステムの電源電圧は、従来システムとの互換性を維持する必要があること等により、低電圧化の進展が遅い。
【０００４】
この結果、電源電圧が異なる回路相互間で信号の伝達を行う場合、信号のレベル変換を行うバススイッチ回路が必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２２７８
【特許文献２】特開平１０−９３４１６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
より確実に信号を伝送することが可能なバススイッチ回路を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったバススイッチ回路は、第１の入出力端子と第２の入出力端子との間に接続されたバススイッチ素子を備える。バススイッチ回路は、前記第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子を備える。バススイッチ回路は、前記第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子を備える。バススイッチ回路は、前記第１の入出力端子に印加される第１の電圧に従って変化する第１の信号と、前記第２の入出力端子に印加される第２の電圧に従って変化する第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路を備える。バススイッチ回路は、前記第１の信号、前記第２の信号、および、前記遅延信号に基づいて、前記第１の制御信号および前記第２の制御信号を出力する制御信号生成回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例に係るバススイッチ回路１００Ｘの回路構成を示す回路図である。
【図２】図２は、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子に印加される電圧ＶＡ、ＶＢと時間との関係を示す図である。
【図３】図３は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子ＴＡ、ＴＢ、及び、接続点α、βの信号波形を示す波形図である。
【図４】図４は、実施例１に係るバススイッチ回路１００の回路構成の一例を示す回路図である。
【図５】図５は、図４に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。
【図６】図６は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図４に示す実施例１に係るバススイッチ回路１００の各信号の波形を示す波形図である。
【図７】図７は、実施例２に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図８】図８は、実施例３に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図９】図９は、実施例４に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図１０】図１０は、図９に示すパルス生成回路１０２を有するバススイッチ回路１００の各信号の波形の一例を示す波形図である。
【図１１】図１１は、実施例５に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【０００９】
（比較例）
以下、実施例の比較対象となる比較例について説明する。
【００１０】
図１は、比較例に係るバススイッチ回路１００Ｘの回路構成を示す回路図である。
【００１１】
図１に示すように、バススイッチ回路１００Ｘは、第１の入出力端子ＴＡと、第２の入出力端子ＴＢと、信号レベル変換回路１０１Ｘと、パルス生成回路１０２Ｘと、を備える。
【００１２】
信号レベル変換回路１０１Ｘは、第１の抵抗素子ＲＡと、第２の抵抗素子ＲＢと、バススイッチ素子ＢＳと、第１のアシスト用スイッチ素子（第１のスイッチ素子）ＰＡと、第２のアシスト用スイッチ素子（第２のスイッチ素子）ＰＢと、を有する。
【００１３】
また、パルス生成回路１０２Ｘは、インバータＩＮＶと、遅延回路を構成する抵抗素子Ｒおよび容量Ｃと、ＮＡＮＤ回路Ｎと、バッファＢと、を有する。
【００１４】
なお、第２の電源電圧ＶｃｃＢは、第１の電源電圧ＶｃｃＡよりも高く設定されている。また、バススイッチ素子ＢＳのゲートには、第２の電源電圧ＶｃｃＢが印加されている。
【００１５】
ここで、図２は、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子に印加される電圧ＶＡ、ＶＢと時間との関係を示す図である。
【００１６】
図２に示すように、比較例に係るバススイッチ回路１００Ｘにおいて、例えば、第１の入出力端子ＴＡが“Ｌｏｗ”レベル（接地電圧）から“Ｈｉｇｈ”レベル（第１の電源電圧ＶｃｃＡ）に変化する（期間Ｔ１〜Ｔ２）。なお、期間Ｔ１においては、バススイッチ素子ＢＳは、ゲートに第２の電源電圧ＶｃｃＢが印加されてオン状態であるが、期間Ｔ２においては、第１の入出力端子ＴＡの電圧が第２の電源電圧ＶｃｃＢ−しきい値電圧Ｖｔｈ以上になるため、バススイッチ素子ＢＳはオフ状態になる。
【００１７】
このバススイッチ素子ＢＳがオフ状態のとき、電圧ＶＡが“Ｈｉｇｈ”レベルになることによりバッファＢの出力が“Ｈｉｇｈ”レベルになる。これにより、ＮＡＮＤ回路Ｎの出力に接続された接続点βの電圧が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。そして、該遅延回路による遅延時間の経過後、接続点αの電圧が“Ｌｏｗ”レベルになることにより、接続点βの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００１８】
すなわち、比較例に係るバススイッチ回路１００Ｘは、第１の入出力端子ＴＡが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、パルス生成回路１０２Ｘにより１ショットの或る幅のパルス信号を生成する。
【００１９】
このパルス信号により、第１、第２の入出力端子ＴＡ、ＴＢに接続された第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢがオンする。
【００２０】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから所定のレベルの出力信号が出力されることになる（図２の期間Ｔ３）。すなわち、信号の伝送が高速化されることになる。
【００２１】
その後、第１の入出力端子ＴＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する（図２の期間Ｔ４〜Ｔ５）。このとき、バススイッチ素子ＢＳがオン状態になるため、第２の入出力端子ＴＢの電圧（出力電圧）ＶＢは、第１の入出力端子ＴＡの第１の電圧（入力電圧）ＶＡの低下に追随して、低下する。この間、接続点βの電圧は変化しないため、該パルス信号は発生しない。すなわち、第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢは、オフしたままである。
【００２２】
次に、図１に示す比較例に係るバススイッチ回路１００Ｘが、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合の問題点について説明する。ここでは、特に、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きいものとする。
【００２３】
図３は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子ＴＡ、ＴＢ、及び、接続点α、βの信号波形を示す波形図である。
【００２４】
図３に示すように、例えば、第２の入出力端子ＴＢの電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、第１の入出力端子ＴＡの電圧ＶＡも“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００２５】
ここで、第１の入出力端子ＴＡに接続された負荷容量が大きいため、電圧ＶＢの変化の傾きよりも、電圧ＶＡの変化の傾きが小さくなる。したがって、電圧ＶＡがバッファＢの回路しきい値以下になるタイミングが、接点αの電圧がＮＡＮＤ回路Ｎの回路しきい値以上になるタイミングよりも、遅くなる。
【００２６】
これにより、接点αの電圧がＮＡＮＤ回路Ｎの回路しきい値以上になることにより、接続点βの電圧が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。その後、電圧ＶＡがバッファＢの回路しきい値以下になることにより、接続点βの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００２７】
したがって、上記場合にも、パルス生成回路１０２Ｘは、１ショットのパルス信号を生成してしまう。このパルス信号により、第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢがオンされる。
【００２８】
すなわち、本来、“Ｌｏｗ”レベルの信号を伝送すべきところ、該パルス信号の発生により、第１、第２の入出力端子ＴＡ、ＴＢが“Ｈｉｇｈ”レベルに持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの信号が出力され得る。
【００２９】
以上のように、比較例に係るバススイッチ回路１００Ｘでは、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなると、所定の信号を伝送することができない問題がある。
【００３０】
そこで、以下の各実施例では、入出力端子に接続された負荷容量の大きさに拘わらず、より確実に所定の信号を伝送することが可能なバススイッチ回路について提案する。
【００３１】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００３２】
図４は、実施例１に係るバススイッチ回路１００の回路構成の一例を示す回路図である。
【００３３】
図４に示すように、バススイッチ回路１００は、第１の入出力端子ＴＡと、第２の入出力端子ＴＢと、信号レベル変換回路１０１と、パルス生成回路１０２と、を備える。
【００３４】
第１の入出力端子ＴＡは、例えば、第１の論理回路（図示せず）が接続される。この第１の論理回路から第１の入出力端子ＴＡに信号が入力され、または、この第１の入出力端子ＴＡから該第１の論理回路に信号が出力される。
【００３５】
第２の入出力端子ＴＢは、例えば、第２の論理回路（図示せず）が接続される。この第２の論理回路から第２の入出力端子ＴＢに信号が入力され、または、この第２の入出力端子ＴＢから該第２の論理回路に信号が出力される。
【００３６】
なお、第１の入出力端子ＴＡに接続される負荷容量は、例えば、第２の入出力端子ＴＢに接続される負荷容量よりも、大きい場合がある。しかし、第１の入出力端子ＴＡに接続される負荷容量は、第２の入出力端子ＴＢに接続される負荷容量よりも、小さくてもよく（すなわち、大きさが異なってもよく）、また、等しくてもよい。
【００３７】
また、信号レベル変換回路１０１は、図４に示すように、例えば、バススイッチ素子ＢＳと、第１のアシスト用スイッチ素子ＰＡと、第２のアシスト用スイッチ素子ＰＢと、第１の抵抗素子ＲＡと、第２の抵抗素子ＲＢと、を有する。
【００３８】
バススイッチ素子ＢＳは、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間に接続されている。このバススイッチ素子ＢＳは、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間で信号を伝達するための信号伝達回路であり、例えば、ＭＯＳトランジスタである。この場合、バススイッチ素子ＢＳは、第１の入出力端子ＴＡに一端（ソース）が接続され、第２の入出力端子ＴＢに他端（ドレイン）が接続され、第２の電源電圧ＶｃｃＢがゲートに印加されている。したがって、第１の入出力端子ＴＡの電圧が所定レベル以下であれば、このバススイッチ素子ＢＳはオンした状態である。
【００３９】
なお、このバススイッチ素子ＢＳは、ＭＯＳトランジスタ以外の他のスイッチ素子や、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間で信号を伝達するための信号伝達回路であればよい。
【００４０】
また、第１のアシスト用スイッチ素子ＰＡは、第１の入出力端子ＴＡと第１の電源電圧ＶｃｃＡが印加される第１の電圧線（第１の電源）１０１ａとの間に接続されている。
【００４１】
この第１のアシスト用スイッチ素子ＰＡは、第１のアシスト制御信号（第１の制御信号）ＡｓｓｉｓｔＡによりオン／オフが制御される。例えば、第１のアシスト用スイッチ素子ＰＡは、第１のアシスト制御信号ＡｓｓｉｓｔＡによりオンすることにより、第１の入出力端子ＴＡの第１の電圧ＶＡを第１の電源電圧ＶｃｃＡにプルアップする。
【００４２】
この第１のアシスト用スイッチ素子ＰＡは、例えば、ＭＯＳトランジスタであり、第１のアシスト用スイッチ素子ＰＡのゲートに第１のアシスト制御信号ＡｓｓｉｓｔＡが印加される。なお、第１のアシスト用スイッチ素子ＰＡは、ＭＯＳトランジスタ以外の他のスイッチ素子であってもよい。
【００４３】
また、第２のアシスト用スイッチ素子ＰＢは、第２の入出力端子ＴＢと第２の電源電圧ＶｃｃＢが印加される第２の電圧線（第２の電源）１０１ｂとの間に接続されている。この第２のアシスト用スイッチ素子ＰＢは、第２のアシスト制御信号（第２の制御信号）ＡｓｓｉｓｔＢによりオン／オフが制御される。例えば、第２のアシスト用スイッチ素子ＰＢは、第２のアシスト制御信号ＡｓｓｉｓｔＢによりオンすることにより、第２の入出力端子ＴＢの第２の電圧ＶＢを第２の電源電圧ＶｃｃＢにプルアップする。
【００４４】
この第２のアシスト用スイッチ素子ＰＢは、例えば、ＭＯＳトランジスタであり、第２のアシスト用スイッチ素子ＰＢのゲートに第２のアシスト制御信号ＡｓｓｉｓｔＢが印加される。なお、第２のアシスト用スイッチ素子ＰＢは、ＭＯＳトランジスタ以外の他のスイッチ素子であってもよい。
【００４５】
また、第１の抵抗素子ＲＡは、第１の入出力端子ＴＡと第１の電圧線１０１ａとの間に接続されている。
【００４６】
第２の抵抗素子ＲＢは、第２の入出力端子ＴＢと第２の電圧線１０１ｂとの間に接続されている。
【００４７】
また、図４に示すように、パルス生成回路１０２は、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路（制御信号生成回路）１０２ｂと、を有する。
【００４８】
第１のバッファＢ１は、第１の入出力端子ＴＡに端子Ｔ１を介して入力が接続され、第１のレベルシフタＬＳ１に出力が接続されている。この第１のバッファＢ１は、第１の入出力端子ＴＡの第１の電圧ＶＡが入力され、波形成形して第１のレベルシフタＬＳ１に出力するようになっている。この第１のバッファＢ１は、第１の電源電圧ＶｃｃＡで動作するようになっている。
【００４９】
第２のバッファＢ２は、第２の入出力端子ＴＢに端子Ｔ２を介して入力が接続され、第２のレベルシフタＬＳ２に出力が接続されている。この第２のバッファＢ２は、第２の入出力端子ＴＢの電圧が入力され、波形成形して第２のレベルシフタＬＳ２に出力するようになっている。この第２のバッファＢ２は、第１の電源電圧ＶｃｃＡで動作するようになっている。
【００５０】
なお、これらの第１、第２のバッファＢ１、Ｂ２は、必要に応じて、省略してもよい。
【００５１】
また、第１のレベルシフタＬＳ１は、第１のバッファＢ１が出力した信号のレベルを変換（第１の電源電圧ＶｃｃＡ系から第２の電源電圧ＶｃｃＢ系に変換）して得られた第１の信号ｗを出力するようになっている。
【００５２】
第２のレベルシフタＬＳ２は、第２のバッファＢ２が出力した信号のレベルを変換（第１の電源電圧ＶｃｃＡ系から第２の電源電圧ＶｃｃＢ系に変換）して得られた第２の信号ｘを出力するようになっている。
【００５３】
なお、第２の電源電圧ＶｃｃＢは、本実施例１では、第１の電源電圧ＶｃｃＡよりも高く設定されているが、後述のように、第２の電源電圧ＶｃｃＢは、第１の電源電圧ＶｃｃＡと等しく設定されていてもよい。この場合、後述のように、第１、第２のレベルシフタＬＳ１、ＬＳ２を省略可能である。
【００５４】
また、遅延信号生成回路１０２ａは、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【００５５】
この遅延信号生成回路１０２ａは、例えば、ＮＯＲ回路１０２ａ１と、遅延回路１０２ａ２と、を有する。
【００５６】
ＮＯＲ回路１０２ａ１は、第１の信号ｗと第２の信号ｘとが入力され、入力された第１、第２の信号ｗ、ｘを否定論理和演算することにより得られた演算信号ｙを出力する。
【００５７】
遅延回路１０２ａ２は、演算信号ｙが入力され、入力された演算信号ｙを予め設定した遅延時間だけ遅延させて得られた遅延信号ｚを出力する。
【００５８】
アシスト制御信号生成回路１０２ｂは、第１の信号ｗ、第２の信号ｘ、および、遅延信号ｚに基づいて、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢを出力するようになっている。
【００５９】
このアシスト制御信号生成回路１０２ｂは、例えば、第１のＮＡＮＤ回路１０２ｂ１と、第２のＮＡＮＤ回路１０２ｂ２と、を有する。
【００６０】
第１のＮＡＮＤ回路１０２ｂ１は、第１の信号ｗ、遅延信号ｚ、および第１のアシスト制御信号ＡｓｓｉｓｔＡが入力され、これらの入力された信号を否定論理積演算することにより得られた第２のアシスト制御信号ＡｓｓｉｓｔＢを、端子Ｔ４を介して、出力する。
【００６１】
第２のＮＡＮＤ回路１０２ｂ２は、第２の信号ｘ、遅延信号ｚ、および第２のアシスト制御信号ＡｓｓｉｓｔＢが入力され、これらの入力された信号を否定論理積演算することにより得られた第１のアシスト制御信号ＡｓｓｉｓｔＡを、端子Ｔ３を介して、出力する。
【００６２】
ここで、以上のような構成を有するバススイッチ回路１００の動作について説明する。
【００６３】
図５は、図４に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。なお、この図５では、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合について示している。
【００６４】
図５に示すように、時間ｔ１において、第１の入出力端子ＴＡに“Ｈｉｇｈ”レベルの信号が入力されることにより、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｌｏｗ”レベル（例えば、接地電圧）から“Ｈｉｇｈ”レベル（第１の電源電圧ＶｃｃＡ）に遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第２の電源電圧ＶｃｃＢ）に遷移し始める。
【００６５】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【００６６】
アシスト制御信号生成回路１０２ｂの第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００６７】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【００６８】
アシスト制御信号生成回路１０２ｂの第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化を受けても、上述のように、第２のアシスト制御信号ＡｓｓｉｓｔＢが“Ｌｏｗ”レベルになっているため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００６９】
一方、遅延信号生成回路１０２ａのＮＯＲ回路１０２ａ１は、第１の信号ｗが“Ｈｉｇｈ”レベルになるのに追随して第２の信号ｘが“Ｈｉｇｈ”レベルになるのを受けて、演算信号ｙの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００７０】
そして、遅延信号生成回路１０２ａの遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００７１】
すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化させる。
【００７２】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００７３】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けて、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００７４】
このように、アシスト制御信号生成回路１０２は、第１の電圧ＶＡが立ち上がる（第１の電源電圧ＶｃｃＡに向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオンするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【００７５】
すなわち、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【００７６】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【００７７】
次に、時間ｔ２において、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【００７８】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。
【００７９】
第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【００８０】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。
【００８１】
第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００８２】
一方、ＮＯＲ回路１０２ａ１は、第１の信号ｗが“Ｌｏｗ”レベルになるのに追随して第２の信号ｘが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００８３】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００８４】
すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【００８５】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【００８６】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００８７】
このように、アシスト制御信号生成回路１０２ｂは、第１の電圧ＶＡが立ち下がる（接地電圧に向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオフするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【００８８】
すなわち、第１の電圧ＶＡが立ち下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。
【００８９】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【００９０】
なお、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。この場合、遅延信号生成回路１０２ａは、第２の信号ｘの変化に追随して第１の信号ｗが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を変化させる。
【００９１】
そして、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち上がる（第２の電源電圧ＶｃｃＢに向けて変化する）場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオンするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。これにより、第１のアシスト制御信号ＡｓｓｉｓｔＡが或る幅で”Ｌｏｗ”レベルとなり、第２のアシスト制御信号ＡｓｓｉｓｔＢは“Ｈｉｇｈ”レベルに維持される。
【００９２】
したがって、第２の電圧ＶＢが立ち上がる場合、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【００９３】
一方、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち下がる（接地電圧に向けて変化する）場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオフするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。
【００９４】
これにより、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢは、“Ｈｉｇｈ”レベルに維持される。
【００９５】
すなわち、第２の電圧ＶＢが立ち下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。
【００９６】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【００９７】
次に、既述の比較例において問題となった、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きい場合に、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する動作について説明する。
【００９８】
図６は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図４に示す実施例１に係るバススイッチ回路１００の各信号の波形を示す波形図である。
【００９９】
図６に示すように、先ず、時間ｔ３において、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第２の電圧ＶＢの変化により、第１の入出力端子ＴＢの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【０１００】
そして、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０１】
ここで、既述のように、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きい。このため、第２の電圧ＶＢの変化の傾きよりも、第１の電圧ＶＡの変化の傾きが小さくなる。これにより、第１の電圧ＶＡが第１のバッファＢ１の回路しきい値を下回るまでに、第１の入出力端子ＴＡに接続された負荷容量が小さい場合よりも、時間を要する。
【０１０２】
そして、第１の電圧ＶＡが、第１のバッファＢ１の回路しきい値を下回ると、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０３】
一方、ＮＯＲ回路１０２ａ１は、第２の信号ｘが“Ｌｏｗ”レベルになるのに追随して第１の信号ｗが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【０１０４】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第２の信号ｘの変化に追随して第１の信号ｗが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【０１０５】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【０１０６】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０７】
このように、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち下がる場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオフするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。
【０１０８】
すなわち、パルス信号生成回路１０２は、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きくても、第２の電圧ＶＢが立ち下がる場合、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成しない。
【０１０９】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【０１１０】
このように、実施例１に係るバススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１１１】
以上のように、本実施例１に係るバススイッチ回路によれば、より確実に信号を伝送することができる。
【実施例２】
【０１１２】
既述の実施例１では、第２の電源電圧Ｖｃｃｂが第１の電源電圧ＶｃｃＡよりも高い（すなわち、電源が２つである）場合について説明した。
【０１１３】
本実施例２では、第２の電源電圧Ｖｃｃｂが第１の電源電圧ＶｃｃＡと等しい（すなわち、電源が１つである）場合について説明する。この場合、パルス生成回路１０２のレベルシフタを省略することができる。
【０１１４】
図７は、実施例２に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図７において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。また、図７に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１１５】
図７に示すように、パルス生成回路１０２は、第１のバッファＢ１と、第２のバッファＢ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１１６】
第１のバッファＢ１は、第１の入出力端子ＴＡの電圧が入力され、第１の信号ｗを出力する。
【０１１７】
また、第２のバッファＢ２は、第２の入出力端子ＴＢの電圧が入力され、第２の信号ｘを出力する。
【０１１８】
すなわち、既述のように、第２の電源電圧ＶｃｃＢは、前記第１の電源電圧ＶｃｃＡと等しいため、実施例２に係るパルス生成回路１０２は、実施例１と比較して第１、第２のレベルシフタＬＳ１、ＬＳ２が省略されている。
【０１１９】
この実施例２に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１２０】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例１と同様である。
【０１２１】
すなわち、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１２２】
以上のように、本実施例２に係るバススイッチ回路によれば、実施例１と同様に、より確実に信号を伝送することができる。
【実施例３】
【０１２３】
既述の実施例１、２では、第１、第２の信号ｗ、ｘをＮＯＲ回路で否定論理和演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。
【０１２４】
本実施例３では、第１、第２の信号ｗ、ｘを遅延回路で遅延させ、得られた信号をＮＯＲ回路で否定論理和演算し、得られた信号を遅延信号として出力する場合について説明する。
【０１２５】
図８は、実施例３に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図８において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。また、図８に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１２６】
図８に示すように、パルス生成回路１０２は、実施例１と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１２７】
遅延信号生成回路１０２ａは、実施例１と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１２８】
この遅延信号生成回路１０２ａは、実施例１と同様に、例えば、ＮＯＲ回路１０２ａ１と、遅延回路１０２ａ２１、１０２ａ２２と、を有する。
【０１２９】
遅延回路１０２ａ２１は、第１の信号ｗが入力され、入力された第１の信号ｗを予め設定した遅延時間だけ遅延させて出力する。
【０１３０】
遅延回路１０２ａ２２は、第２の信号ｘが入力され、第２の信号ｘを予め設定した遅延時間だけ遅延させて出力する。
【０１３１】
なお、遅延回路１０２ａ２１の遅延時間と遅延回路１０２ａ２２の遅延時間とは、本実施例では同じであるが、必要に応じて、異なるように設定してもよい。
【０１３２】
ＮＯＲ回路１０２ａ１は、遅延した第１の信号ｗと第２の信号ｘが入力され、これらの信号を否定論理和演算して得られた信号を遅延信号ｚとして出力する。
【０１３３】
この実施例３に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１３４】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例１と同様である。
【０１３５】
すなわち、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１３６】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢ（第１の電源電圧ＶｃｃＢ）まで持ち上げられ、第２の入出力端子ＴＢから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１３７】
また、第２の電圧ＶＢが立ち上がる場合、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。
【０１３８】
これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１３９】
すなわち、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合、第１の電圧ＶＡが立ち上がるときには、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１４０】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１４１】
また、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第２の電圧ＶＢが立ち上がるときには、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。
【０１４２】
これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１４３】
また、実施例３に係るパルス信号生成回路１０２は、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きくても、第２の電圧ＶＢが立ち下がる場合、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成しない。
【０１４４】
これにより、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１４５】
以上のように、本実施例３に係るバススイッチ回路によれば、実施例１、２と同様に、より確実に信号を伝送することができる。
【実施例４】
【０１４６】
既述の実施例１ないし３では、パルス生成回路が、入力信号の立ち上がり時に、“Ｌｏｗ”レベルの１ショットのパルス信号を出力する場合について説明した。この場合、該パルス信号によりアシスト用スイッチ素子がオンして、出力信号が接地電圧から正の電源電圧にプルアップされる。
【０１４７】
一方、本実施例４では、パルス生成回路１０２が、入力信号の立ち下がり時に、“Ｈｉｇｈ”レベルの１ショットのパルス信号を出力する場合について説明する。このパルス生成回路１０２は、実施例１に示す信号レベル変換回路１０１の回路の極性を逆にしたバススイッチ回路に適用される。この場合、該パルス信号によりアシスト用スイッチ素子がオンすることになり、出力信号が接地電圧から負の電源電圧にプルダウンされる。
【０１４８】
図９は、実施例４に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図９において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。既述のように、図９に示すパルス生成回路１０２は、図４に示す信号レベル変換回路１０１の回路の極性を逆にしたバススイッチ回路に適用される。
【０１４９】
図９に示すように、パルス生成回路１０２は、実施例１と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１５０】
遅延信号生成回路１０２ａは、実施例１と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１５１】
この遅延信号生成回路１０２ａは、例えば、ＮＡＮＤ回路１０２ａ３と、遅延回路１０２ａ４と、を有する。
【０１５２】
ＮＡＮＤ回路１０２ａ３は、第１の信号ｗと第２の信号ｘとが入力され、これらの信号を否定論理積演算することにより得られた演算信号ｙを出力する。
【０１５３】
遅延回路１０２ａ４は、演算信号ｙが入力され、入力された演算信号ｙを予め設定した遅延時間だけ遅延させた遅延信号ｚを出力する。
【０１５４】
また、アシスト制御信号生成回路１０２ｂは、実施例１と同様に、第１の信号ｗ、第２の信号ｘ、および、遅延信号ｚに基づいて、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢを出力するようになっている。
【０１５５】
このアシスト制御信号生成回路１０２ｂは、例えば、第１のＮＯＲ回路１０２ｂ３と、第２のＮＯＲ回路１０２ｂ４と、を有する。
【０１５６】
第１のＮＯＲ回路１０２ｂ３は、第１の信号ｗ、遅延信号ｚ、および第１のアシスト制御信号ＡｓｓｉｓｔＡが入力され、これらの信号を否定論理和演算し、得られた信号を第２のアシスト制御信号ＡｓｓｉｓｔＢとして端子Ｔ４を介して出力する。
【０１５７】
第２のＮＯＲ回路１０２ｂ４は、第２の信号ｘ、遅延信号ｚ、および第２のアシスト制御信号ＡｓｓｉｓｔＢが入力され、これらの信号を否定論理和演算し、得られた信号を第１のアシスト制御信号ＡｓｓｉｓｔＡとして端子Ｔ３を介して出力する。
【０１５８】
この実施例４に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１５９】
なお、実施例１と同様に、第１、第２のバッファＢ１、Ｂ２は、必要に応じて、省略してもよい。
【０１６０】
また、第１の電源電圧ＶｃｃＡが第２の電源電圧ＶｃｃＢと等しい場合は、第１、第２のレベルシフタＬＳ１、ＬＳ２を省略してもよい。
【０１６１】
次に、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作について説明する。
【０１６２】
図１０は、図９に示すパルス生成回路１０２を有するバススイッチ回路１００の各信号の波形の一例を示す波形図である。なお、この図１０では、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合について示している。
【０１６３】
図１０に示すように、時間ｔ４において、第１の入出力端子ＴＡに信号が入力されることにより、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｌｏｗ”レベル（例えば、負の第１の電源電圧ＶｃｃＡ）から“Ｈｉｇｈ”レベル（接地電圧）に遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｌｏｗ”レベル（負の第２の電源電圧ＶｃｃＢ）から“Ｈｉｇｈ”レベル（接地電圧）に遷移し始める。
【０１６４】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【０１６５】
アシスト制御信号生成回路１０２ｂの第１のＮＯＲ回路１０２ｂ３は、この第１の信号ｗの変化を受けても、遅延信号ｚが“Ｈｉｇｈ”レベルになっているため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルに維持する。
【０１６６】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【０１６７】
アシスト制御信号生成回路１０２ｂの第２のＮＯＲ回路１０２ｂ４は、この第２の信号ｘの変化を受けても、遅延信号ｚが“Ｈｉｇｈ”レベルになっているため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１６８】
一方、遅延信号生成回路１０２ａのＮＡＮＤ回路１０２ａ３は、第１の信号ｗが“Ｈｉｇｈ”レベルになるのに追随して第２の信号ｘが“Ｈｉｇｈ”レベルになるのを受けて、演算信号ｙの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【０１６９】
そして、遅延信号生成回路１０２ａの遅延回路１０２ａ４は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化させる。
【０１７０】
そして、第１のＮＯＲ回路１０２ｂ３は、遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｈｉｇｈ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルに維持する。また、第２のＮＯＲ回路１０２ｂ４は、遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｈｉｇｈ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１７１】
このように、アシスト制御信号生成回路１０２は、第１の電圧ＶＡが立ち上がる（接地電圧に向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子（ここではｎＭＯＳトランジスタ）ＰＢをオフするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力している。
【０１７２】
したがって、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。これにより、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。
【０１７３】
次に、時間ｔ５において、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【０１７４】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第１のＮＯＲ回路１０２ｂ３は、この第１の信号ｗの変化を受けて、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにする。
【０１７５】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第２のＮＯＲ回路１０２ｂ４は、この第２の信号ｘの変化を受けても、第２のアシスト制御信号ＡｓｓｉｓｔＢが“Ｈｉｇｈ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１７６】
一方、ＮＡＮＤ回路１０２ａ３は、第１の信号ｗが“Ｌｏｗ”レベルになるのに追随して第２の信号ｘが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【０１７７】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【０１７８】
そして、第１のＮＯＲ回路１０２ｂ３は、この遅延信号ｚの論理の変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする。また、第２のＮＯＲ路１０２ｂ４は、この遅延信号ｚの論理の変化を受けて、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１７９】
このように、アシスト制御信号生成回路１０２ｂは、第１の電圧ＶＡが立ち下がる（第１の電源電圧ＶｃｃＡに向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオンするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【０１８０】
すなわち、第１の電圧ＶＡが下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１８１】
これにより、第２の入出力端子ＴＢの電圧ＶＢがプルダウンされ、第２の入出力端子ＴＢから“Ｌｏｗ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１８２】
なお、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。
【０１８３】
このように、実施例４に係るパルス生成回路１０２を備えたバススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１８４】
以上のように、本実施例４に係るバススイッチ回路によれば、より確実に信号を伝送することができる。
【実施例５】
【０１８５】
既述の実施例４では、第１、第２の信号ｗ、ｘをＮＡＮＤ回路で否定論理積演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。
【０１８６】
本実施例５では、第１、第２の信号ｗ、ｘを遅延回路で遅延させ、得られた信号をＮＡＮＤ回路で否定論理積演算し、得られた信号を遅延信号として出力する場合について説明する。
【０１８７】
図１１は、実施例５に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図１１において、図９の符号と同じ符号は、特に説明がない限り実施例４と同様の構成を示す。また、図１１に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１８８】
図１１に示すように、パルス生成回路１０２は、実施例４と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１８９】
遅延信号生成回路１０２ａは、実施例４と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１９０】
この遅延信号生成回路１０２ａは、実施例４と同様に、例えば、ＮＡＮＤ回路１０２ａ３と、遅延回路１０２ａ４と、を有する。
【０１９１】
遅延回路１０２ａ４は、第１の信号ｗと第２の信号ｘとが入力され、入力された第１の信号ｗと第２の信号ｘとを予め設定した遅延時間だけ遅延させて出力する。
【０１９２】
ＮＡＮＤ回路１０２ａ３は、遅延した第１の信号ｗと第２の信号ｘが入力され、これらの信号の否定論理積を演算しえられた信号を遅延信号ｚとして出力する。
【０１９３】
この実施例５に係るパルス生成回路１０２のその他の構成は、実施例４と同様である。
【０１９４】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例４と同様である。
【０１９５】
すなわち、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例４と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１９６】
以上のように、本実施例５に係るバススイッチ回路によれば、実施例４と同様に、より確実に信号を伝送することができる。
【０１９７】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１９８】
１００ バススイッチ回路
１０１ 信号レベル変換回路
１０２ パルス生成回路
１０２ａ 遅延信号生成回路
１０２ｂ アシスト制御信号生成回路
Ｂ１ 第１のバッファ
Ｂ２ 第２のバッファ
ＢＳ バススイッチ素子
ＬＳ１ 第１のレベルシフタ
ＬＳ２ 第２のレベルシフタ
ＰＡ 第１のアシスト用スイッチ素子
ＰＢ 第２のアシスト用スイッチ素子
ＲＡ 第１の抵抗素子
ＲＢ 第２の抵抗素子
ＴＡ 第１の入出力端子
ＴＢ 第２の入出力端子
Ｔ１〜Ｔ４ 端子
【技術分野】
【０００１】
実施形態は、バススイッチ回路に関する。
【背景技術】
【０００２】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やベースバンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に代表されるシステムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の電源電圧は、使用プロセスや低消費電力化のため、低電圧化が進んでいる。
【０００３】
一方、従来から使用されてきているシステムやアナログ信号を処理するシステムの電源電圧は、従来システムとの互換性を維持する必要があること等により、低電圧化の進展が遅い。
【０００４】
この結果、電源電圧が異なる回路相互間で信号の伝達を行う場合、信号のレベル変換を行うバススイッチ回路が必要となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２２７８
【特許文献２】特開平１０−９３４１６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
より確実に信号を伝送することが可能なバススイッチ回路を提供する。
【課題を解決するための手段】
【０００７】
実施例に従ったバススイッチ回路は、第１の入出力端子と第２の入出力端子との間に接続されたバススイッチ素子を備える。バススイッチ回路は、前記第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子を備える。バススイッチ回路は、前記第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子を備える。バススイッチ回路は、前記第１の入出力端子に印加される第１の電圧に従って変化する第１の信号と、前記第２の入出力端子に印加される第２の電圧に従って変化する第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路を備える。バススイッチ回路は、前記第１の信号、前記第２の信号、および、前記遅延信号に基づいて、前記第１の制御信号および前記第２の制御信号を出力する制御信号生成回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、比較例に係るバススイッチ回路１００Ｘの回路構成を示す回路図である。
【図２】図２は、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子に印加される電圧ＶＡ、ＶＢと時間との関係を示す図である。
【図３】図３は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子ＴＡ、ＴＢ、及び、接続点α、βの信号波形を示す波形図である。
【図４】図４は、実施例１に係るバススイッチ回路１００の回路構成の一例を示す回路図である。
【図５】図５は、図４に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。
【図６】図６は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図４に示す実施例１に係るバススイッチ回路１００の各信号の波形を示す波形図である。
【図７】図７は、実施例２に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図８】図８は、実施例３に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図９】図９は、実施例４に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【図１０】図１０は、図９に示すパルス生成回路１０２を有するバススイッチ回路１００の各信号の波形の一例を示す波形図である。
【図１１】図１１は、実施例５に係るパルス生成回路１０２の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【０００９】
（比較例）
以下、実施例の比較対象となる比較例について説明する。
【００１０】
図１は、比較例に係るバススイッチ回路１００Ｘの回路構成を示す回路図である。
【００１１】
図１に示すように、バススイッチ回路１００Ｘは、第１の入出力端子ＴＡと、第２の入出力端子ＴＢと、信号レベル変換回路１０１Ｘと、パルス生成回路１０２Ｘと、を備える。
【００１２】
信号レベル変換回路１０１Ｘは、第１の抵抗素子ＲＡと、第２の抵抗素子ＲＢと、バススイッチ素子ＢＳと、第１のアシスト用スイッチ素子（第１のスイッチ素子）ＰＡと、第２のアシスト用スイッチ素子（第２のスイッチ素子）ＰＢと、を有する。
【００１３】
また、パルス生成回路１０２Ｘは、インバータＩＮＶと、遅延回路を構成する抵抗素子Ｒおよび容量Ｃと、ＮＡＮＤ回路Ｎと、バッファＢと、を有する。
【００１４】
なお、第２の電源電圧ＶｃｃＢは、第１の電源電圧ＶｃｃＡよりも高く設定されている。また、バススイッチ素子ＢＳのゲートには、第２の電源電圧ＶｃｃＢが印加されている。
【００１５】
ここで、図２は、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子に印加される電圧ＶＡ、ＶＢと時間との関係を示す図である。
【００１６】
図２に示すように、比較例に係るバススイッチ回路１００Ｘにおいて、例えば、第１の入出力端子ＴＡが“Ｌｏｗ”レベル（接地電圧）から“Ｈｉｇｈ”レベル（第１の電源電圧ＶｃｃＡ）に変化する（期間Ｔ１〜Ｔ２）。なお、期間Ｔ１においては、バススイッチ素子ＢＳは、ゲートに第２の電源電圧ＶｃｃＢが印加されてオン状態であるが、期間Ｔ２においては、第１の入出力端子ＴＡの電圧が第２の電源電圧ＶｃｃＢ−しきい値電圧Ｖｔｈ以上になるため、バススイッチ素子ＢＳはオフ状態になる。
【００１７】
このバススイッチ素子ＢＳがオフ状態のとき、電圧ＶＡが“Ｈｉｇｈ”レベルになることによりバッファＢの出力が“Ｈｉｇｈ”レベルになる。これにより、ＮＡＮＤ回路Ｎの出力に接続された接続点βの電圧が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。そして、該遅延回路による遅延時間の経過後、接続点αの電圧が“Ｌｏｗ”レベルになることにより、接続点βの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００１８】
すなわち、比較例に係るバススイッチ回路１００Ｘは、第１の入出力端子ＴＡが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、パルス生成回路１０２Ｘにより１ショットの或る幅のパルス信号を生成する。
【００１９】
このパルス信号により、第１、第２の入出力端子ＴＡ、ＴＢに接続された第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢがオンする。
【００２０】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから所定のレベルの出力信号が出力されることになる（図２の期間Ｔ３）。すなわち、信号の伝送が高速化されることになる。
【００２１】
その後、第１の入出力端子ＴＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する（図２の期間Ｔ４〜Ｔ５）。このとき、バススイッチ素子ＢＳがオン状態になるため、第２の入出力端子ＴＢの電圧（出力電圧）ＶＢは、第１の入出力端子ＴＡの第１の電圧（入力電圧）ＶＡの低下に追随して、低下する。この間、接続点βの電圧は変化しないため、該パルス信号は発生しない。すなわち、第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢは、オフしたままである。
【００２２】
次に、図１に示す比較例に係るバススイッチ回路１００Ｘが、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合の問題点について説明する。ここでは、特に、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きいものとする。
【００２３】
図３は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図１に示す比較例に係るバススイッチ回路１００Ｘの第１、第２の入出力端子ＴＡ、ＴＢ、及び、接続点α、βの信号波形を示す波形図である。
【００２４】
図３に示すように、例えば、第２の入出力端子ＴＢの電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、第１の入出力端子ＴＡの電圧ＶＡも“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。
【００２５】
ここで、第１の入出力端子ＴＡに接続された負荷容量が大きいため、電圧ＶＢの変化の傾きよりも、電圧ＶＡの変化の傾きが小さくなる。したがって、電圧ＶＡがバッファＢの回路しきい値以下になるタイミングが、接点αの電圧がＮＡＮＤ回路Ｎの回路しきい値以上になるタイミングよりも、遅くなる。
【００２６】
これにより、接点αの電圧がＮＡＮＤ回路Ｎの回路しきい値以上になることにより、接続点βの電圧が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。その後、電圧ＶＡがバッファＢの回路しきい値以下になることにより、接続点βの電圧が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。
【００２７】
したがって、上記場合にも、パルス生成回路１０２Ｘは、１ショットのパルス信号を生成してしまう。このパルス信号により、第１、第２のアシスト用スイッチ素子ＰＡ、ＰＢがオンされる。
【００２８】
すなわち、本来、“Ｌｏｗ”レベルの信号を伝送すべきところ、該パルス信号の発生により、第１、第２の入出力端子ＴＡ、ＴＢが“Ｈｉｇｈ”レベルに持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの信号が出力され得る。
【００２９】
以上のように、比較例に係るバススイッチ回路１００Ｘでは、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなると、所定の信号を伝送することができない問題がある。
【００３０】
そこで、以下の各実施例では、入出力端子に接続された負荷容量の大きさに拘わらず、より確実に所定の信号を伝送することが可能なバススイッチ回路について提案する。
【００３１】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【００３２】
図４は、実施例１に係るバススイッチ回路１００の回路構成の一例を示す回路図である。
【００３３】
図４に示すように、バススイッチ回路１００は、第１の入出力端子ＴＡと、第２の入出力端子ＴＢと、信号レベル変換回路１０１と、パルス生成回路１０２と、を備える。
【００３４】
第１の入出力端子ＴＡは、例えば、第１の論理回路（図示せず）が接続される。この第１の論理回路から第１の入出力端子ＴＡに信号が入力され、または、この第１の入出力端子ＴＡから該第１の論理回路に信号が出力される。
【００３５】
第２の入出力端子ＴＢは、例えば、第２の論理回路（図示せず）が接続される。この第２の論理回路から第２の入出力端子ＴＢに信号が入力され、または、この第２の入出力端子ＴＢから該第２の論理回路に信号が出力される。
【００３６】
なお、第１の入出力端子ＴＡに接続される負荷容量は、例えば、第２の入出力端子ＴＢに接続される負荷容量よりも、大きい場合がある。しかし、第１の入出力端子ＴＡに接続される負荷容量は、第２の入出力端子ＴＢに接続される負荷容量よりも、小さくてもよく（すなわち、大きさが異なってもよく）、また、等しくてもよい。
【００３７】
また、信号レベル変換回路１０１は、図４に示すように、例えば、バススイッチ素子ＢＳと、第１のアシスト用スイッチ素子ＰＡと、第２のアシスト用スイッチ素子ＰＢと、第１の抵抗素子ＲＡと、第２の抵抗素子ＲＢと、を有する。
【００３８】
バススイッチ素子ＢＳは、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間に接続されている。このバススイッチ素子ＢＳは、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間で信号を伝達するための信号伝達回路であり、例えば、ＭＯＳトランジスタである。この場合、バススイッチ素子ＢＳは、第１の入出力端子ＴＡに一端（ソース）が接続され、第２の入出力端子ＴＢに他端（ドレイン）が接続され、第２の電源電圧ＶｃｃＢがゲートに印加されている。したがって、第１の入出力端子ＴＡの電圧が所定レベル以下であれば、このバススイッチ素子ＢＳはオンした状態である。
【００３９】
なお、このバススイッチ素子ＢＳは、ＭＯＳトランジスタ以外の他のスイッチ素子や、第１の入出力端子ＴＡと第２の入出力端子ＴＢとの間で信号を伝達するための信号伝達回路であればよい。
【００４０】
また、第１のアシスト用スイッチ素子ＰＡは、第１の入出力端子ＴＡと第１の電源電圧ＶｃｃＡが印加される第１の電圧線（第１の電源）１０１ａとの間に接続されている。
【００４１】
この第１のアシスト用スイッチ素子ＰＡは、第１のアシスト制御信号（第１の制御信号）ＡｓｓｉｓｔＡによりオン／オフが制御される。例えば、第１のアシスト用スイッチ素子ＰＡは、第１のアシスト制御信号ＡｓｓｉｓｔＡによりオンすることにより、第１の入出力端子ＴＡの第１の電圧ＶＡを第１の電源電圧ＶｃｃＡにプルアップする。
【００４２】
この第１のアシスト用スイッチ素子ＰＡは、例えば、ＭＯＳトランジスタであり、第１のアシスト用スイッチ素子ＰＡのゲートに第１のアシスト制御信号ＡｓｓｉｓｔＡが印加される。なお、第１のアシスト用スイッチ素子ＰＡは、ＭＯＳトランジスタ以外の他のスイッチ素子であってもよい。
【００４３】
また、第２のアシスト用スイッチ素子ＰＢは、第２の入出力端子ＴＢと第２の電源電圧ＶｃｃＢが印加される第２の電圧線（第２の電源）１０１ｂとの間に接続されている。この第２のアシスト用スイッチ素子ＰＢは、第２のアシスト制御信号（第２の制御信号）ＡｓｓｉｓｔＢによりオン／オフが制御される。例えば、第２のアシスト用スイッチ素子ＰＢは、第２のアシスト制御信号ＡｓｓｉｓｔＢによりオンすることにより、第２の入出力端子ＴＢの第２の電圧ＶＢを第２の電源電圧ＶｃｃＢにプルアップする。
【００４４】
この第２のアシスト用スイッチ素子ＰＢは、例えば、ＭＯＳトランジスタであり、第２のアシスト用スイッチ素子ＰＢのゲートに第２のアシスト制御信号ＡｓｓｉｓｔＢが印加される。なお、第２のアシスト用スイッチ素子ＰＢは、ＭＯＳトランジスタ以外の他のスイッチ素子であってもよい。
【００４５】
また、第１の抵抗素子ＲＡは、第１の入出力端子ＴＡと第１の電圧線１０１ａとの間に接続されている。
【００４６】
第２の抵抗素子ＲＢは、第２の入出力端子ＴＢと第２の電圧線１０１ｂとの間に接続されている。
【００４７】
また、図４に示すように、パルス生成回路１０２は、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路（制御信号生成回路）１０２ｂと、を有する。
【００４８】
第１のバッファＢ１は、第１の入出力端子ＴＡに端子Ｔ１を介して入力が接続され、第１のレベルシフタＬＳ１に出力が接続されている。この第１のバッファＢ１は、第１の入出力端子ＴＡの第１の電圧ＶＡが入力され、波形成形して第１のレベルシフタＬＳ１に出力するようになっている。この第１のバッファＢ１は、第１の電源電圧ＶｃｃＡで動作するようになっている。
【００４９】
第２のバッファＢ２は、第２の入出力端子ＴＢに端子Ｔ２を介して入力が接続され、第２のレベルシフタＬＳ２に出力が接続されている。この第２のバッファＢ２は、第２の入出力端子ＴＢの電圧が入力され、波形成形して第２のレベルシフタＬＳ２に出力するようになっている。この第２のバッファＢ２は、第１の電源電圧ＶｃｃＡで動作するようになっている。
【００５０】
なお、これらの第１、第２のバッファＢ１、Ｂ２は、必要に応じて、省略してもよい。
【００５１】
また、第１のレベルシフタＬＳ１は、第１のバッファＢ１が出力した信号のレベルを変換（第１の電源電圧ＶｃｃＡ系から第２の電源電圧ＶｃｃＢ系に変換）して得られた第１の信号ｗを出力するようになっている。
【００５２】
第２のレベルシフタＬＳ２は、第２のバッファＢ２が出力した信号のレベルを変換（第１の電源電圧ＶｃｃＡ系から第２の電源電圧ＶｃｃＢ系に変換）して得られた第２の信号ｘを出力するようになっている。
【００５３】
なお、第２の電源電圧ＶｃｃＢは、本実施例１では、第１の電源電圧ＶｃｃＡよりも高く設定されているが、後述のように、第２の電源電圧ＶｃｃＢは、第１の電源電圧ＶｃｃＡと等しく設定されていてもよい。この場合、後述のように、第１、第２のレベルシフタＬＳ１、ＬＳ２を省略可能である。
【００５４】
また、遅延信号生成回路１０２ａは、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【００５５】
この遅延信号生成回路１０２ａは、例えば、ＮＯＲ回路１０２ａ１と、遅延回路１０２ａ２と、を有する。
【００５６】
ＮＯＲ回路１０２ａ１は、第１の信号ｗと第２の信号ｘとが入力され、入力された第１、第２の信号ｗ、ｘを否定論理和演算することにより得られた演算信号ｙを出力する。
【００５７】
遅延回路１０２ａ２は、演算信号ｙが入力され、入力された演算信号ｙを予め設定した遅延時間だけ遅延させて得られた遅延信号ｚを出力する。
【００５８】
アシスト制御信号生成回路１０２ｂは、第１の信号ｗ、第２の信号ｘ、および、遅延信号ｚに基づいて、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢを出力するようになっている。
【００５９】
このアシスト制御信号生成回路１０２ｂは、例えば、第１のＮＡＮＤ回路１０２ｂ１と、第２のＮＡＮＤ回路１０２ｂ２と、を有する。
【００６０】
第１のＮＡＮＤ回路１０２ｂ１は、第１の信号ｗ、遅延信号ｚ、および第１のアシスト制御信号ＡｓｓｉｓｔＡが入力され、これらの入力された信号を否定論理積演算することにより得られた第２のアシスト制御信号ＡｓｓｉｓｔＢを、端子Ｔ４を介して、出力する。
【００６１】
第２のＮＡＮＤ回路１０２ｂ２は、第２の信号ｘ、遅延信号ｚ、および第２のアシスト制御信号ＡｓｓｉｓｔＢが入力され、これらの入力された信号を否定論理積演算することにより得られた第１のアシスト制御信号ＡｓｓｉｓｔＡを、端子Ｔ３を介して、出力する。
【００６２】
ここで、以上のような構成を有するバススイッチ回路１００の動作について説明する。
【００６３】
図５は、図４に示すバススイッチ回路１００の各信号の波形の一例を示す波形図である。なお、この図５では、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合について示している。
【００６４】
図５に示すように、時間ｔ１において、第１の入出力端子ＴＡに“Ｈｉｇｈ”レベルの信号が入力されることにより、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｌｏｗ”レベル（例えば、接地電圧）から“Ｈｉｇｈ”レベル（第１の電源電圧ＶｃｃＡ）に遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベル（第２の電源電圧ＶｃｃＢ）に遷移し始める。
【００６５】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【００６６】
アシスト制御信号生成回路１０２ｂの第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００６７】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【００６８】
アシスト制御信号生成回路１０２ｂの第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化を受けても、上述のように、第２のアシスト制御信号ＡｓｓｉｓｔＢが“Ｌｏｗ”レベルになっているため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００６９】
一方、遅延信号生成回路１０２ａのＮＯＲ回路１０２ａ１は、第１の信号ｗが“Ｈｉｇｈ”レベルになるのに追随して第２の信号ｘが“Ｈｉｇｈ”レベルになるのを受けて、演算信号ｙの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００７０】
そして、遅延信号生成回路１０２ａの遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【００７１】
すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化させる。
【００７２】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００７３】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けて、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００７４】
このように、アシスト制御信号生成回路１０２は、第１の電圧ＶＡが立ち上がる（第１の電源電圧ＶｃｃＡに向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオンするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【００７５】
すなわち、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【００７６】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【００７７】
次に、時間ｔ２において、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【００７８】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。
【００７９】
第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【００８０】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。
【００８１】
第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００８２】
一方、ＮＯＲ回路１０２ａ１は、第１の信号ｗが“Ｌｏｗ”レベルになるのに追随して第２の信号ｘが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００８３】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【００８４】
すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【００８５】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【００８６】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【００８７】
このように、アシスト制御信号生成回路１０２ｂは、第１の電圧ＶＡが立ち下がる（接地電圧に向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオフするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【００８８】
すなわち、第１の電圧ＶＡが立ち下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。
【００８９】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【００９０】
なお、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。この場合、遅延信号生成回路１０２ａは、第２の信号ｘの変化に追随して第１の信号ｗが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を変化させる。
【００９１】
そして、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち上がる（第２の電源電圧ＶｃｃＢに向けて変化する）場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオンするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。これにより、第１のアシスト制御信号ＡｓｓｉｓｔＡが或る幅で”Ｌｏｗ”レベルとなり、第２のアシスト制御信号ＡｓｓｉｓｔＢは“Ｈｉｇｈ”レベルに維持される。
【００９２】
したがって、第２の電圧ＶＢが立ち上がる場合、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【００９３】
一方、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち下がる（接地電圧に向けて変化する）場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオフするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。
【００９４】
これにより、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢは、“Ｈｉｇｈ”レベルに維持される。
【００９５】
すなわち、第２の電圧ＶＢが立ち下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。
【００９６】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【００９７】
次に、既述の比較例において問題となった、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きい場合に、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する動作について説明する。
【００９８】
図６は、第１の入出力端子ＴＡに接続された負荷容量が第２の入出力端子ＴＢに接続された負荷容量よりも大きい場合における、図４に示す実施例１に係るバススイッチ回路１００の各信号の波形を示す波形図である。
【００９９】
図６に示すように、先ず、時間ｔ３において、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第２の電圧ＶＢの変化により、第１の入出力端子ＴＢの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【０１００】
そして、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第２のＮＡＮＤ回路１０２ｂ２は、この第２の信号ｘの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０１】
ここで、既述のように、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きい。このため、第２の電圧ＶＢの変化の傾きよりも、第１の電圧ＶＡの変化の傾きが小さくなる。これにより、第１の電圧ＶＡが第１のバッファＢ１の回路しきい値を下回るまでに、第１の入出力端子ＴＡに接続された負荷容量が小さい場合よりも、時間を要する。
【０１０２】
そして、第１の電圧ＶＡが、第１のバッファＢ１の回路しきい値を下回ると、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第１のＮＡＮＤ回路１０２ｂ１は、この第１の信号ｗの変化に拘わらず、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０３】
一方、ＮＯＲ回路１０２ａ１は、第２の信号ｘが“Ｌｏｗ”レベルになるのに追随して第１の信号ｗが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【０１０４】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第２の信号ｘの変化に追随して第１の信号ｗが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【０１０５】
そして、第１のＮＡＮＤ回路１０２ｂ１は、この遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルに維持する。
【０１０６】
また、第２のＮＡＮＤ回路１０２ｂ２は、この遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｌｏｗ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１０７】
このように、アシスト制御信号生成回路１０２ｂは、第２の電圧ＶＢが立ち下がる場合、第２の信号ｘの変化の後、遅延信号ｚの論理の変化までの間、第１のアシスト用スイッチ素子ＰＡをオフするように第１のアシスト制御信号ＡｓｓｉｓｔＡを出力する。
【０１０８】
すなわち、パルス信号生成回路１０２は、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きくても、第２の電圧ＶＢが立ち下がる場合、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成しない。
【０１０９】
これにより、第１の入出力端子ＴＡから“Ｌｏｗ”レベルの出力信号が出力されることになる。
【０１１０】
このように、実施例１に係るバススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１１１】
以上のように、本実施例１に係るバススイッチ回路によれば、より確実に信号を伝送することができる。
【実施例２】
【０１１２】
既述の実施例１では、第２の電源電圧Ｖｃｃｂが第１の電源電圧ＶｃｃＡよりも高い（すなわち、電源が２つである）場合について説明した。
【０１１３】
本実施例２では、第２の電源電圧Ｖｃｃｂが第１の電源電圧ＶｃｃＡと等しい（すなわち、電源が１つである）場合について説明する。この場合、パルス生成回路１０２のレベルシフタを省略することができる。
【０１１４】
図７は、実施例２に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図７において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。また、図７に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１１５】
図７に示すように、パルス生成回路１０２は、第１のバッファＢ１と、第２のバッファＢ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１１６】
第１のバッファＢ１は、第１の入出力端子ＴＡの電圧が入力され、第１の信号ｗを出力する。
【０１１７】
また、第２のバッファＢ２は、第２の入出力端子ＴＢの電圧が入力され、第２の信号ｘを出力する。
【０１１８】
すなわち、既述のように、第２の電源電圧ＶｃｃＢは、前記第１の電源電圧ＶｃｃＡと等しいため、実施例２に係るパルス生成回路１０２は、実施例１と比較して第１、第２のレベルシフタＬＳ１、ＬＳ２が省略されている。
【０１１９】
この実施例２に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１２０】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例１と同様である。
【０１２１】
すなわち、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１２２】
以上のように、本実施例２に係るバススイッチ回路によれば、実施例１と同様に、より確実に信号を伝送することができる。
【実施例３】
【０１２３】
既述の実施例１、２では、第１、第２の信号ｗ、ｘをＮＯＲ回路で否定論理和演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。
【０１２４】
本実施例３では、第１、第２の信号ｗ、ｘを遅延回路で遅延させ、得られた信号をＮＯＲ回路で否定論理和演算し、得られた信号を遅延信号として出力する場合について説明する。
【０１２５】
図８は、実施例３に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図８において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。また、図８に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１２６】
図８に示すように、パルス生成回路１０２は、実施例１と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１２７】
遅延信号生成回路１０２ａは、実施例１と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１２８】
この遅延信号生成回路１０２ａは、実施例１と同様に、例えば、ＮＯＲ回路１０２ａ１と、遅延回路１０２ａ２１、１０２ａ２２と、を有する。
【０１２９】
遅延回路１０２ａ２１は、第１の信号ｗが入力され、入力された第１の信号ｗを予め設定した遅延時間だけ遅延させて出力する。
【０１３０】
遅延回路１０２ａ２２は、第２の信号ｘが入力され、第２の信号ｘを予め設定した遅延時間だけ遅延させて出力する。
【０１３１】
なお、遅延回路１０２ａ２１の遅延時間と遅延回路１０２ａ２２の遅延時間とは、本実施例では同じであるが、必要に応じて、異なるように設定してもよい。
【０１３２】
ＮＯＲ回路１０２ａ１は、遅延した第１の信号ｗと第２の信号ｘが入力され、これらの信号を否定論理和演算して得られた信号を遅延信号ｚとして出力する。
【０１３３】
この実施例３に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１３４】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例１と同様である。
【０１３５】
すなわち、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１３６】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢ（第１の電源電圧ＶｃｃＢ）まで持ち上げられ、第２の入出力端子ＴＢから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１３７】
また、第２の電圧ＶＢが立ち上がる場合、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。
【０１３８】
これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから所定のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１３９】
すなわち、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合、第１の電圧ＶＡが立ち上がるときには、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１４０】
これにより、第２の入出力端子ＴＢの電圧ＶＢが第２の電源電圧ＶｃｃＢまで持ち上げられ、第２の入出力端子ＴＢから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１４１】
また、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第２の電圧ＶＢが立ち上がるときには、パルス信号生成回路１０２は、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成する。
【０１４２】
これにより、第１の入出力端子ＴＡの電圧ＶＡが第１の電源電圧ＶｃｃＡまで持ち上げられ、第１の入出力端子ＴＡから“Ｈｉｇｈ”のレベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１４３】
また、実施例３に係るパルス信号生成回路１０２は、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が、第２の入出力端子ＴＢに接続された負荷容量よりも、大きくても、第２の電圧ＶＢが立ち下がる場合、第１のアシスト用スイッチ素子ＰＡをオンする１ショットのパルス信号を生成しない。
【０１４４】
これにより、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例１と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１４５】
以上のように、本実施例３に係るバススイッチ回路によれば、実施例１、２と同様に、より確実に信号を伝送することができる。
【実施例４】
【０１４６】
既述の実施例１ないし３では、パルス生成回路が、入力信号の立ち上がり時に、“Ｌｏｗ”レベルの１ショットのパルス信号を出力する場合について説明した。この場合、該パルス信号によりアシスト用スイッチ素子がオンして、出力信号が接地電圧から正の電源電圧にプルアップされる。
【０１４７】
一方、本実施例４では、パルス生成回路１０２が、入力信号の立ち下がり時に、“Ｈｉｇｈ”レベルの１ショットのパルス信号を出力する場合について説明する。このパルス生成回路１０２は、実施例１に示す信号レベル変換回路１０１の回路の極性を逆にしたバススイッチ回路に適用される。この場合、該パルス信号によりアシスト用スイッチ素子がオンすることになり、出力信号が接地電圧から負の電源電圧にプルダウンされる。
【０１４８】
図９は、実施例４に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図９において、図４の符号と同じ符号は、特に説明がない限り実施例１と同様の構成を示す。既述のように、図９に示すパルス生成回路１０２は、図４に示す信号レベル変換回路１０１の回路の極性を逆にしたバススイッチ回路に適用される。
【０１４９】
図９に示すように、パルス生成回路１０２は、実施例１と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１５０】
遅延信号生成回路１０２ａは、実施例１と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１５１】
この遅延信号生成回路１０２ａは、例えば、ＮＡＮＤ回路１０２ａ３と、遅延回路１０２ａ４と、を有する。
【０１５２】
ＮＡＮＤ回路１０２ａ３は、第１の信号ｗと第２の信号ｘとが入力され、これらの信号を否定論理積演算することにより得られた演算信号ｙを出力する。
【０１５３】
遅延回路１０２ａ４は、演算信号ｙが入力され、入力された演算信号ｙを予め設定した遅延時間だけ遅延させた遅延信号ｚを出力する。
【０１５４】
また、アシスト制御信号生成回路１０２ｂは、実施例１と同様に、第１の信号ｗ、第２の信号ｘ、および、遅延信号ｚに基づいて、第１のアシスト制御信号ＡｓｓｉｓｔＡおよび第２のアシスト制御信号ＡｓｓｉｓｔＢを出力するようになっている。
【０１５５】
このアシスト制御信号生成回路１０２ｂは、例えば、第１のＮＯＲ回路１０２ｂ３と、第２のＮＯＲ回路１０２ｂ４と、を有する。
【０１５６】
第１のＮＯＲ回路１０２ｂ３は、第１の信号ｗ、遅延信号ｚ、および第１のアシスト制御信号ＡｓｓｉｓｔＡが入力され、これらの信号を否定論理和演算し、得られた信号を第２のアシスト制御信号ＡｓｓｉｓｔＢとして端子Ｔ４を介して出力する。
【０１５７】
第２のＮＯＲ回路１０２ｂ４は、第２の信号ｘ、遅延信号ｚ、および第２のアシスト制御信号ＡｓｓｉｓｔＢが入力され、これらの信号を否定論理和演算し、得られた信号を第１のアシスト制御信号ＡｓｓｉｓｔＡとして端子Ｔ３を介して出力する。
【０１５８】
この実施例４に係るパルス生成回路１０２のその他の構成は、実施例１と同様である。
【０１５９】
なお、実施例１と同様に、第１、第２のバッファＢ１、Ｂ２は、必要に応じて、省略してもよい。
【０１６０】
また、第１の電源電圧ＶｃｃＡが第２の電源電圧ＶｃｃＢと等しい場合は、第１、第２のレベルシフタＬＳ１、ＬＳ２を省略してもよい。
【０１６１】
次に、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作について説明する。
【０１６２】
図１０は、図９に示すパルス生成回路１０２を有するバススイッチ回路１００の各信号の波形の一例を示す波形図である。なお、この図１０では、第１の入出力端子ＴＡから第２の入出力端子ＴＢに信号を伝送する場合について示している。
【０１６３】
図１０に示すように、時間ｔ４において、第１の入出力端子ＴＡに信号が入力されることにより、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｌｏｗ”レベル（例えば、負の第１の電源電圧ＶｃｃＡ）から“Ｈｉｇｈ”レベル（接地電圧）に遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｌｏｗ”レベル（負の第２の電源電圧ＶｃｃＢ）から“Ｈｉｇｈ”レベル（接地電圧）に遷移し始める。
【０１６４】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【０１６５】
アシスト制御信号生成回路１０２ｂの第１のＮＯＲ回路１０２ｂ３は、この第１の信号ｗの変化を受けても、遅延信号ｚが“Ｈｉｇｈ”レベルになっているため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルに維持する。
【０１６６】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。
【０１６７】
アシスト制御信号生成回路１０２ｂの第２のＮＯＲ回路１０２ｂ４は、この第２の信号ｘの変化を受けても、遅延信号ｚが“Ｈｉｇｈ”レベルになっているため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１６８】
一方、遅延信号生成回路１０２ａのＮＡＮＤ回路１０２ａ３は、第１の信号ｗが“Ｈｉｇｈ”レベルになるのに追随して第２の信号ｘが“Ｈｉｇｈ”レベルになるのを受けて、演算信号ｙの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。
【０１６９】
そして、遅延信号生成回路１０２ａの遅延回路１０２ａ４は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへ変化させる。
【０１７０】
そして、第１のＮＯＲ回路１０２ｂ３は、遅延信号ｚの論理の変化を受けても、第１の信号ｗが“Ｈｉｇｈ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルに維持する。また、第２のＮＯＲ回路１０２ｂ４は、遅延信号ｚの論理の変化を受けても、第２の信号ｘが“Ｈｉｇｈ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１７１】
このように、アシスト制御信号生成回路１０２は、第１の電圧ＶＡが立ち上がる（接地電圧に向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子（ここではｎＭＯＳトランジスタ）ＰＢをオフするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力している。
【０１７２】
したがって、第１の電圧ＶＡが立ち上がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成しない。これにより、第１の入出力端子ＴＡから“Ｈｉｇｈ”レベルの出力信号が出力されることになる。
【０１７３】
次に、時間ｔ５において、第１の入出力端子ＴＡの第１の電圧ＶＡが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。この第１の電圧ＶＡの変化により、第２の入出力端子ＴＢの第２の電圧ＶＢが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移し始める。
【０１７４】
そして、上記第１の電圧ＶＡの変化により、第１の信号ｗが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第１のＮＯＲ回路１０２ｂ３は、この第１の信号ｗの変化を受けて、遅延信号ｚの論理が“Ｌｏｗ”レベルであるため、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルにする。
【０１７５】
また、上記第２の電圧ＶＢの変化により、第２の信号ｘが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。第２のＮＯＲ回路１０２ｂ４は、この第２の信号ｘの変化を受けても、第２のアシスト制御信号ＡｓｓｉｓｔＢが“Ｈｉｇｈ”レベルであるため、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｌｏｗ”レベルに維持する。
【０１７６】
一方、ＮＡＮＤ回路１０２ａ３は、第１の信号ｗが“Ｌｏｗ”レベルになるのに追随して第２の信号ｘが“Ｌｏｗ”レベルになるのを受けて、演算信号ｙの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。
【０１７７】
そして、遅延回路１０２ａ２は、演算信号ｙの論理が変化してから、該遅延時間の経過後、遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化させる。すなわち、遅延信号生成回路１０２ａは、第１の信号ｗの変化に追随して第２の信号ｘが変化してから、予め設定された遅延時間だけ遅延して遅延信号ｚの論理を“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルへ変化させる。
【０１７８】
そして、第１のＮＯＲ回路１０２ｂ３は、この遅延信号ｚの論理の変化を受けて、第２のアシスト制御信号ＡｓｓｉｓｔＢを“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルにする。また、第２のＮＯＲ路１０２ｂ４は、この遅延信号ｚの論理の変化を受けて、第１のアシスト制御信号ＡｓｓｉｓｔＡを“Ｈｉｇｈ”レベルに維持する。
【０１７９】
このように、アシスト制御信号生成回路１０２ｂは、第１の電圧ＶＡが立ち下がる（第１の電源電圧ＶｃｃＡに向けて変化する）場合、第１の信号ｗの変化の後、遅延信号ｚの論理の変化までの間、第２のアシスト用スイッチ素子ＰＢをオンするように第２のアシスト制御信号ＡｓｓｉｓｔＢを出力する。
【０１８０】
すなわち、第１の電圧ＶＡが下がる場合、パルス信号生成回路１０２は、第２のアシスト用スイッチ素子ＰＢをオンする１ショットのパルス信号を生成する。
【０１８１】
これにより、第２の入出力端子ＴＢの電圧ＶＢがプルダウンされ、第２の入出力端子ＴＢから“Ｌｏｗ”レベルの出力信号が出力されることになる。すなわち、信号の伝送が高速化されることになる。
【０１８２】
なお、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合も同様に説明される。この場合、信号の入力の方向が入れ替わるのに応じて動作する順番が入れ変わるだけである。
【０１８３】
このように、実施例４に係るパルス生成回路１０２を備えたバススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１８４】
以上のように、本実施例４に係るバススイッチ回路によれば、より確実に信号を伝送することができる。
【実施例５】
【０１８５】
既述の実施例４では、第１、第２の信号ｗ、ｘをＮＡＮＤ回路で否定論理積演算し、得られた演算信号を遅延回路で遅延させて遅延信号を出力する場合について説明した。
【０１８６】
本実施例５では、第１、第２の信号ｗ、ｘを遅延回路で遅延させ、得られた信号をＮＡＮＤ回路で否定論理積演算し、得られた信号を遅延信号として出力する場合について説明する。
【０１８７】
図１１は、実施例５に係るパルス生成回路１０２の回路構成の一例を示す回路図である。なお、図１１において、図９の符号と同じ符号は、特に説明がない限り実施例４と同様の構成を示す。また、図１１に示すパルス生成回路１０２は、実施例１と同様に、図４に示すバススイッチ回路１００に適用される。
【０１８８】
図１１に示すように、パルス生成回路１０２は、実施例４と同様に、第１のバッファＢ１と、第２のバッファＢ２と、第１のレベルシフタＬＳ１と、第２のレベルシフタＬＳ２と、遅延信号生成回路１０２ａと、アシスト制御信号生成回路１０２ｂと、を有する。
【０１８９】
遅延信号生成回路１０２ａは、実施例４と同様に、第１の入出力端子ＴＡに印加される第１の電圧ＶＡに従って変化する第１の信号ｗと、第２の入出力端子ＴＢに印加される第２の電圧ＶＢに従って変化する第２の信号ｘとに基づいて、遅延信号ｚを出力するようになっている。
【０１９０】
この遅延信号生成回路１０２ａは、実施例４と同様に、例えば、ＮＡＮＤ回路１０２ａ３と、遅延回路１０２ａ４と、を有する。
【０１９１】
遅延回路１０２ａ４は、第１の信号ｗと第２の信号ｘとが入力され、入力された第１の信号ｗと第２の信号ｘとを予め設定した遅延時間だけ遅延させて出力する。
【０１９２】
ＮＡＮＤ回路１０２ａ３は、遅延した第１の信号ｗと第２の信号ｘが入力され、これらの信号の否定論理積を演算しえられた信号を遅延信号ｚとして出力する。
【０１９３】
この実施例５に係るパルス生成回路１０２のその他の構成は、実施例４と同様である。
【０１９４】
また、以上のような構成を有するパルス生成回路１０２を備えたバススイッチ回路１００の動作は、実施例４と同様である。
【０１９５】
すなわち、バススイッチ回路１００は、第２の入出力端子ＴＢから第１の入出力端子ＴＡに信号を伝送する場合にも、実施例４と同様に、第１の入出力端子ＴＡに接続された負荷容量が大きくなっても、所定の信号を伝送することができる。
【０１９６】
以上のように、本実施例５に係るバススイッチ回路によれば、実施例４と同様に、より確実に信号を伝送することができる。
【０１９７】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１９８】
１００ バススイッチ回路
１０１ 信号レベル変換回路
１０２ パルス生成回路
１０２ａ 遅延信号生成回路
１０２ｂ アシスト制御信号生成回路
Ｂ１ 第１のバッファ
Ｂ２ 第２のバッファ
ＢＳ バススイッチ素子
ＬＳ１ 第１のレベルシフタ
ＬＳ２ 第２のレベルシフタ
ＰＡ 第１のアシスト用スイッチ素子
ＰＢ 第２のアシスト用スイッチ素子
ＲＡ 第１の抵抗素子
ＲＢ 第２の抵抗素子
ＴＡ 第１の入出力端子
ＴＢ 第２の入出力端子
Ｔ１〜Ｔ４ 端子
【特許請求の範囲】
【請求項１】
第１の入出力端子と第２の入出力端子との間に接続され、前記第１の入出力端子と前記第２の入出力端子との間で信号を伝達する信号伝達回路と、
前記第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子と、
前記第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子と、
前記第１の入出力端子に印加される第１の電圧に従って変化する第１の信号と、前記第２の入出力端子に印加される第２の電圧に従って変化する第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路と、
前記第１の信号、前記第２の信号、および、前記遅延信号に基づいて、前記第１の制御信号および前記第２の制御信号を出力する制御信号生成回路と、を備える
ことを特徴とするバススイッチ回路。
【請求項２】
前記信号伝達回路は、バススイッチ素子であることを特徴とする請求項１に記載のバススイッチ回路。
【請求項３】
前記遅延信号生成回路は、
前記第２の信号の変化に追随して前記第１の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、
前記制御信号生成回路は、
前記第２の電圧が前記第２の電源電圧に向けて変化する場合、前記第２の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第１のスイッチ素子をオンするように前記第１の制御信号を出力し、一方、前記第２の電圧が前記接地電圧に向けて変化する場合、前記第２の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第１のスイッチ素子をオフするように前記第１の制御信号を出力する
ことを特徴とする請求項１または２に記載のバススイッチ回路。
【請求項４】
前記遅延信号生成回路は、
前記第１の信号の変化に追随して前記第２の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、
前記制御信号生成回路は、
前記第１の電圧が前記第１の電源電圧に向けて変化する場合、前記第１の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第２のスイッチ素子をオンするように前記第２の制御信号を出力し、一方、前記第１の電圧が前記接地電圧に向けて変化する場合、前記第１の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第２のスイッチ素子をオフするように前記第２の制御信号を出力する
ことを特徴とする請求項１ないし３のいずれか一項に記載のバススイッチ回路。
【請求項５】
前記遅延信号生成回路は、
前記第１の信号と前記第２の信号とが入力され、演算信号を出力するＮＯＲ回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させて得られた前記遅延信号を出力する遅延回路と、を有するか、若しくは、前記第１の信号と前記第２の信号とが入力され、入力された前記第１の信号と前記第２の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第１の信号と前記第２の信号が入力され、前記遅延信号を出力するＮＯＲ回路と、を有し、
前記アシスト信号生成回路は、
前記第１の信号、前記遅延信号、および前記第１の制御信号が入力され、前記第２の制御信号を出力する第１のＮＡＮＤ回路と、前記第２の信号、前記遅延信号、および前記第２の制御信号が入力され、前記第１の制御信号を出力する第２のＮＡＮＤ回路と、を有する
ことを特徴とする請求項１ないし４のいずれか一項に記載のバススイッチ回路。
【請求項６】
前記遅延信号生成回路は、
前記第１の信号と前記第２の信号とが入力され、演算信号を出力するＮＡＮＤ回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させた遅延信号を出力する遅延回路と、を有するか、若しくは、前記第１の信号と前記第２の信号とが入力され、入力された前記第１の信号と前記第２の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第１の信号と前記第２の信号が入力され、前記遅延信号を出力するＮＡＮＤ回路と、を有し、
前記アシスト信号生成回路は、
前記第１の信号、前記遅延信号、および前記第１の制御信号が入力され、前記第２の制御信号を出力する第１のＮＯＲ回路と、前記第２の信号、前記遅延信号、および前記第２の制御信号が入力され、前記第１の制御信号を出力する第２のＮＯＲ回路と、を有する
ことを特徴とする請求項１ないし４のいずれか一項に記載のバススイッチ回路。
【請求項７】
前記第１の入出力端子に接続される負荷容量は、前記第２の入出力端子に接続される負荷容量とは、大きさが異なる
ことを特徴とする請求項１ないし６のいずれか一項に記載のバススイッチ回路。
【請求項８】
前記第１の入出力端子に接続される負荷容量は、前記第２の入出力端子に接続される負荷容量よりも、大きい
ことを特徴とする請求項１ないし７のいずれか一項に記載のバススイッチ回路。
【請求項９】
前記第２の電源電圧は、前記第１の電源電圧よりも高いことを特徴とする請求項１ないし８のいずれか一項に記載のバススイッチ回路。
【請求項１０】
前記第１の入出力端子の電圧が入力され、前記第１の電源電圧で動作する第１のバッファと、
前記第２の入出力端子の電圧が入力され、前記第１の電源電圧で動作する第２のバッファと、
前記第１のバッファが出力した信号のレベルを変換して得られた前記第１の信号を出力する第１のレベルシフタと、
前記第２のバッファが出力した信号のレベルを変換して得られた前記第２の信号を出力する第２のレベルシフタと、をさらに備える
ことを特徴とする請求項９に記載のバススイッチ回路。
【請求項１１】
前記第２の電源電圧は、前記第１の電源電圧と等しいことを特徴とする請求項１ないし８のいずれか一項に記載のバススイッチ回路。
【請求項１２】
前記第１の入出力端子の電圧が入力され、前記第１の信号を出力する第１のバッファと、
前記第２の入出力端子の電圧が入力され、前記第２の信号を出力する第２のバッファと、をさらに備える
ことを特徴とする請求項１１に記載のバススイッチ回路。
【請求項１３】
前記第１の入出力端子と前記第１の電圧線との間に接続された第１の抵抗素子を、さらに備える
ことを特徴とする請求項１ないし１２のいずれか一項に記載のバススイッチ回路。
【請求項１４】
前記第２の入出力端子と前記第２の電圧線との間に接続された第２の抵抗素子を、さらに備える
ことを特徴とする請求項１３に記載のバススイッチ回路。
【請求項１５】
前記第１のスイッチ素子および第２のスイッチ素子は、ＭＯＳトランジスタであることを特徴とする請求項１ないし１４のいずれか一項に記載のバススイッチ回路。
【請求項１】
第１の入出力端子と第２の入出力端子との間に接続され、前記第１の入出力端子と前記第２の入出力端子との間で信号を伝達する信号伝達回路と、
前記第１の入出力端子と第１の電源電圧が印加される第１の電圧線との間に接続され、第１の制御信号により制御される第１のスイッチ素子と、
前記第２の入出力端子と第２の電源電圧が印加される第２の電圧線との間に接続され、第２の制御信号により制御される第２のスイッチ素子と、
前記第１の入出力端子に印加される第１の電圧に従って変化する第１の信号と、前記第２の入出力端子に印加される第２の電圧に従って変化する第２の信号とに基づいて、遅延信号を出力する遅延信号生成回路と、
前記第１の信号、前記第２の信号、および、前記遅延信号に基づいて、前記第１の制御信号および前記第２の制御信号を出力する制御信号生成回路と、を備える
ことを特徴とするバススイッチ回路。
【請求項２】
前記信号伝達回路は、バススイッチ素子であることを特徴とする請求項１に記載のバススイッチ回路。
【請求項３】
前記遅延信号生成回路は、
前記第２の信号の変化に追随して前記第１の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、
前記制御信号生成回路は、
前記第２の電圧が前記第２の電源電圧に向けて変化する場合、前記第２の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第１のスイッチ素子をオンするように前記第１の制御信号を出力し、一方、前記第２の電圧が前記接地電圧に向けて変化する場合、前記第２の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第１のスイッチ素子をオフするように前記第１の制御信号を出力する
ことを特徴とする請求項１または２に記載のバススイッチ回路。
【請求項４】
前記遅延信号生成回路は、
前記第１の信号の変化に追随して前記第２の信号が変化してから、予め設定された遅延時間だけ遅延して前記遅延信号の論理を変化させ、
前記制御信号生成回路は、
前記第１の電圧が前記第１の電源電圧に向けて変化する場合、前記第１の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第２のスイッチ素子をオンするように前記第２の制御信号を出力し、一方、前記第１の電圧が前記接地電圧に向けて変化する場合、前記第１の信号の変化の後、前記遅延信号の前記論理の変化までの間、前記第２のスイッチ素子をオフするように前記第２の制御信号を出力する
ことを特徴とする請求項１ないし３のいずれか一項に記載のバススイッチ回路。
【請求項５】
前記遅延信号生成回路は、
前記第１の信号と前記第２の信号とが入力され、演算信号を出力するＮＯＲ回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させて得られた前記遅延信号を出力する遅延回路と、を有するか、若しくは、前記第１の信号と前記第２の信号とが入力され、入力された前記第１の信号と前記第２の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第１の信号と前記第２の信号が入力され、前記遅延信号を出力するＮＯＲ回路と、を有し、
前記アシスト信号生成回路は、
前記第１の信号、前記遅延信号、および前記第１の制御信号が入力され、前記第２の制御信号を出力する第１のＮＡＮＤ回路と、前記第２の信号、前記遅延信号、および前記第２の制御信号が入力され、前記第１の制御信号を出力する第２のＮＡＮＤ回路と、を有する
ことを特徴とする請求項１ないし４のいずれか一項に記載のバススイッチ回路。
【請求項６】
前記遅延信号生成回路は、
前記第１の信号と前記第２の信号とが入力され、演算信号を出力するＮＡＮＤ回路と、前記演算信号が入力され、入力された前記演算信号を予め設定した遅延時間だけ遅延させた遅延信号を出力する遅延回路と、を有するか、若しくは、前記第１の信号と前記第２の信号とが入力され、入力された前記第１の信号と前記第２の信号とを予め設定した遅延時間だけ遅延させて出力する遅延回路と、遅延した前記第１の信号と前記第２の信号が入力され、前記遅延信号を出力するＮＡＮＤ回路と、を有し、
前記アシスト信号生成回路は、
前記第１の信号、前記遅延信号、および前記第１の制御信号が入力され、前記第２の制御信号を出力する第１のＮＯＲ回路と、前記第２の信号、前記遅延信号、および前記第２の制御信号が入力され、前記第１の制御信号を出力する第２のＮＯＲ回路と、を有する
ことを特徴とする請求項１ないし４のいずれか一項に記載のバススイッチ回路。
【請求項７】
前記第１の入出力端子に接続される負荷容量は、前記第２の入出力端子に接続される負荷容量とは、大きさが異なる
ことを特徴とする請求項１ないし６のいずれか一項に記載のバススイッチ回路。
【請求項８】
前記第１の入出力端子に接続される負荷容量は、前記第２の入出力端子に接続される負荷容量よりも、大きい
ことを特徴とする請求項１ないし７のいずれか一項に記載のバススイッチ回路。
【請求項９】
前記第２の電源電圧は、前記第１の電源電圧よりも高いことを特徴とする請求項１ないし８のいずれか一項に記載のバススイッチ回路。
【請求項１０】
前記第１の入出力端子の電圧が入力され、前記第１の電源電圧で動作する第１のバッファと、
前記第２の入出力端子の電圧が入力され、前記第１の電源電圧で動作する第２のバッファと、
前記第１のバッファが出力した信号のレベルを変換して得られた前記第１の信号を出力する第１のレベルシフタと、
前記第２のバッファが出力した信号のレベルを変換して得られた前記第２の信号を出力する第２のレベルシフタと、をさらに備える
ことを特徴とする請求項９に記載のバススイッチ回路。
【請求項１１】
前記第２の電源電圧は、前記第１の電源電圧と等しいことを特徴とする請求項１ないし８のいずれか一項に記載のバススイッチ回路。
【請求項１２】
前記第１の入出力端子の電圧が入力され、前記第１の信号を出力する第１のバッファと、
前記第２の入出力端子の電圧が入力され、前記第２の信号を出力する第２のバッファと、をさらに備える
ことを特徴とする請求項１１に記載のバススイッチ回路。
【請求項１３】
前記第１の入出力端子と前記第１の電圧線との間に接続された第１の抵抗素子を、さらに備える
ことを特徴とする請求項１ないし１２のいずれか一項に記載のバススイッチ回路。
【請求項１４】
前記第２の入出力端子と前記第２の電圧線との間に接続された第２の抵抗素子を、さらに備える
ことを特徴とする請求項１３に記載のバススイッチ回路。
【請求項１５】
前記第１のスイッチ素子および第２のスイッチ素子は、ＭＯＳトランジスタであることを特徴とする請求項１ないし１４のいずれか一項に記載のバススイッチ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１２８３５（Ｐ２０１３−１２８３５Ａ）
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４３０４１（Ｐ２０１１−１４３０４１）
【出願日】平成２３年６月２８日（２０１１．６．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月１７日（２０１３．１．１７）
【国際特許分類】
【出願日】平成２３年６月２８日（２０１１．６．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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